CN117406546B - 一种掩模版及其图形修正方法 - Google Patents

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Abstract

本发明公开了一种掩模版及其图形修正方法，掩模版用于半导体结构的曝光步骤，掩模版至少包括：多个图版，图版包括遮盖区域和光刻区域，遮盖区域和光刻区域连接，多个光刻区域的图案拼接并形成掩模版的光刻图案，其中本次曝光所使用的图版为二级图版，前一次曝光所使用的图版为一级图版；切割道，设置在图版上；以及第一辅助图案，设置在一级图版上，第一辅助图案位于光刻区域，且第一辅助图案分布在切割道中，其中第一辅助图案在二级图版上的正投影位于遮盖区域内。本发明提供了一种掩模版及其图形修正方法，能够准确地实现对半导体结构的多次曝光，提升制程良率。

Description

一种掩模版及其图形修正方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种掩模版及其图形修正方法。
背景技术
在半导体制造的光刻制程中，要求硅片表面的图案与掩模版上的图形准确对准，这种特性指标就是套准精度。当图形的形成要多次用到掩模版时，套准精度过差会影响硅片表面上不同图案间的总布局宽容度。并且套准精度过差时，金属接触结构（Contact，CT）可能会被连接到错误的位置上，致使半导体产品的性能不过关，或是出现短路和断路等问题，影响半导体制造的良率。
而在形成硅片表面图案时，过分集中的掩模版图形会影响到曝光效果。在多次曝光的情况下，不合适的掩模版图形会导致后续曝光的图案直接覆盖前面的图案，导致制程良率降低。
发明内容
本发明的目的在于提供一种掩模版及其图形修正方法，能够准确地实现对半导体结构的多次曝光，提升制程良率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种掩模版，所述掩模版用于半导体结构的曝光步骤，所述掩模版至少包括：
多个图版，所述图版包括遮盖区域和光刻区域，所述遮盖区域和所述光刻区域连接，多个所述光刻区域的图案拼接并形成所述掩模版的光刻图案，其中本次曝光所使用的图版为二级图版，前一次曝光所使用的图版为一级图版；
切割道，设置在所述图版上；以及
第一辅助图案，设置在所述一级图版上，所述第一辅助图案位于所述光刻区域，且所述第一辅助图案分布在所述切割道中，其中所述第一辅助图案在所述二级图版上的正投影位于所述遮盖区域内。
在本发明一实施例中，所述掩模版包括第二辅助图案，所述第二辅助图案设置在所述二级图版上，且所述第二辅助图案在所述一级图版上的正投影位于所述遮盖区域内。
在本发明一实施例中，所述二级图版的遮盖区域面积大于等于所述一级图版的遮盖区域面积。
在本发明一实施例中，所述掩模版包括对准区域，所述对准区域设置在所述切割道中，其中所述对准区域中设置对准标记。
在本发明一实施例中，所述第一辅助图案阵列分布在所述切割道的空白区域，且所述第一辅助图案为等间距分布。
在本发明一实施例中，相邻列或相邻行的所述辅助图案交错分布。
在本发明一实施例中，所述半导体结构包括半导体层，所述半导体层堆叠设置，按照所述半导体层的形成顺序，所述掩模版的辅助图案面积递增。
本发明提供了一种掩模版的图形修正方法，包括以下步骤：
在所述掩模版上设置辅助图案，其中所述辅助图案位于切割道中，且所述辅助图案分布在所述切割道的空白区域；
根据半导体结构的曝光次数，将所述掩模版划分为多个图版，所述图版包括光刻区域和遮盖区域，其中本次曝光所使用的图版为二级图版，前一次曝光所使用的图版为一级图版，其中所述一级图版上的辅助图案为第一辅助图案；
所述半导体结构包括光阻层，将一级图版的图案转移至所述光阻层上，并获取所述光阻层上所述第一辅助图案的位置；以及
延伸所述二级图版的遮盖区域，直到所述第一辅助图案在所述二级图版上的正投影位于所述遮盖区域内。
在本发明一实施例中，所述二级图版包括第二辅助图案，所述第二辅助图案设置在所述光刻区域，当曝光后的所述第二辅助图案与所述第一辅助图案重叠，延伸所述二级图版的遮盖区域。
在本发明一实施例中，延伸所述二级图版的遮盖区域的步骤包括：
获取曝光后所述第一辅助图案的坐标数组；
获取所述二级图版中所述遮盖区域的坐标集合；以及
当所述坐标数组中任一坐标点位于所述坐标集合外，调整所述遮盖区域的边界，直到所述坐标集合覆盖所述坐标数组。
如上所述，本发明提供了一种掩模版及其图形修正方法，通过本发明的掩模版对半导体结构进行曝光，能够提升半导体结构的曝光效果，避免发生过曝，从而提升光阻层上图案的成型准确度。并且本发明意想不到的技术效果是，根据本发明提供的掩模版及其图形修正方法，在提升曝光效果的同时，能够适应高精度制程，并且在多个图版的运用过程中，能够避免不同的图版之间出现干涉，从而提升半导体结构的制造良率。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中掩模版的曝光示意图。
图2为本发明一实施例中芯片和切割道的结构示意图。
图3为本发明一实施例中对准区域和对准标记的结构示意图。
图4为本发明一实施例中第一余量和第二余量的示意图。
图5为本发明一实施例中辅助图案的分布示意图。
图6为本发明一实施例中相邻列辅助图案的分布示意图。
图7为本发明一实施例中一级图版的结构示意图。
图8为本发明一实施例中一级图版的结构示意图。
图9为本发明一实施例中二级图版的结构示意图。
图10为本发明一实施例中二级图版的结构示意图。
图11为本发明一实施例中步骤S10至步骤S40的流程图。
图12为本发明一实施例中一级图版的曝光示意图。
图13为本发明一实施例中二级图版的曝光示意图。
图14为本发明一实施例中二级图版和第一辅助图案的相交示意图。
图15为本发明一实施例中分界线n的迁移示意图。
图16为本发明一实施例中步骤S40的流程图。
图17为本发明一实施例中二级图版和第一辅助图案的相交示意图。
图中：100、掩模版；101、一级图版；1011、第一光刻区域；1012、第一遮盖区域；1013、第一辅助图案；1014、第一对准区域；1015、第一对准标记；1016、第一功能图案；102、二级图版；1021、第二光刻区域；1022、第二遮盖区域；1023、第二辅助图案；1024、第二对准区域；1025、第二对准标记；1026、第二功能图案；200、半导体结构；201、衬底；202、半导体层；2021、功能区；2022、切割道；300、光阻层；400、对准区域；401、外层对准图案；402、内层对准图案；500、辅助图案；a、第一余量；b、第二余量；B、切割道宽度；B0、第一距离。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在半导体的光刻制程中，为了成功地在硅片上形成图案，必须将掩膜版上的图形对准硅片预备形成图案的位置。在光刻制程中，只有每个曝光投影形成的图形都能正确地和硅片上的图案位置匹配，集成电路才能有相应的功能。在光刻制程中，根据集成电路设计需求，设计出符合功能需求的掩模版图形。接着对掩模版图形进行光学邻近校正（OpticalProximity Correction，OPC）后，以保证转移到硅片上的掩模版图形能形成符合集成电路设计的图案。接着通过曝光和显影，将掩模版图形转移到硅片上，从而在硅片上形成满足集成电路设计的层级图案。并不断重复上述过程，从而垒出符合设计需求的层级图案结构。其中，每一层层级图案结构的设置都需要进行图形的对准。在本实施例中，通过对准标记来对准每一层层级图案结构。
请参阅图1和图2所示，本发明提供了一种掩模版及其图形修正方法，其中版图图形设置在掩模版100上。如图1所示，在对半导体结构200进行曝光时，掩模版100悬空安装在半导体结构200上。其中，半导体结构200包括衬底201和半导体层202。在本实施例中，半导体层202可以是金属互连结构、介质层、器件层和封装层等等。本发明不限定半导体层202的具体结构，也不限定衬底201的厚度和类型。在半导体结构200中，半导体层202设置在衬底201上，且半导体结构200包括多个堆叠的半导体层202。在半导体层202中，如图2所示，半导体层202包括功能区2021和切割道2022。其中，功能区2021用于形成芯片颗粒。切割道2022呈网格状分布，且切割道2022分隔不同的功能区2021。在本实施例中，不同切割道2022的宽度可以相等，也可以不相等。当功能区2021用于形成同一类芯片颗粒，多个切割道2022的宽度相等。当功能区2021用于形成不同类芯片颗粒，多个切割道2022的宽度可以不相等。在本实施例中，在形成当前的半导体层202时，在前一半导体层202上设置光阻层300，并通过掩模版100对光阻层300进行曝光，从而将掩模版100上的图案转移至光阻层300。
请参阅图2和图3所示，在本发明一实施例中，切割道2022中设置对准图区域400。其中对准区域400中设置多个对准标记。在本实施例中，对准标记包括外层对准图案401和内层对准图案402。其中，外层对准图案401和内层对准图案402的形状一致。且外层对准图案401和内层对准图案402可以是四边形、线型结构等等，其中线型结构可以是十字形或条形等等。如图3所示，本实施例中的外层对准图案401和内层对准图案402为矩形，且具体可以是四个条形图案组成的矩形。本发明不限定对准标记在对准区域400中的位置。在本实施例中，对准区域400和切割道2022的边缘的距离为第一距离B0，且B0＞0。在前一个半导体层202上设置新的半导体层202时，通过比较当层对准标记和前层对准标记的边缘偏移量，能够获得当层光阻图案的对准精度。当边缘偏移量较大，例如边缘偏移量大于预设阈值时，可以洗去原本的光刻胶，并重新进行光刻胶的铺设和曝光，以保证新的半导体层202具有较高的对准精度，从而提升良率。其中，切割道2022中可以有多个对准区域400，本发明不限定对准区域400的数量。
请参阅图3至图5所示，在本发明一实施例中，切割道2022设置多个辅助图案500。其中，辅助图案500为多边形、圆形和椭圆形等形状，本发明不限定辅助图案500的具体形状。在本实施例中，辅助图案500例如为矩形，且具体为正方形。并且，多个辅助图案500为矩阵型线性阵列分布。在本实施例中，辅助图案500的边长为第一参数i1，相邻的辅助图案500的间距为第二参数i2。其中，沿着远离衬底201表面的方向，辅助图案500的面积逐层增大。具体的，当要形成的半导体层202为金属互连层时，辅助图案500的尺寸为例如5μm×5μm。具体的，第一参数i1为例如5μm，第二参数i2为例如3μm。其中，当要形成的半导体层202为封顶金属互连层时，辅助图案500的尺寸为例如7μm×7μm。具体的，第一参数i1为例如7μm，第二参数i2为例如3μm。其中封顶金属互连层为堆叠层级中最顶部的金属互连层。当要形成的半导体层202为栅极层时，辅助图案500的尺寸为例如2.2μm×2.2μm。具体的，第一参数i1为例如0.8μm，第二参数i2为例如1μm。当要形成衬底201中的工作区时，例如源极区和漏极区等等，辅助图案500的尺寸为例如2μm×2μm。具体的，第一参数i1为例如1μm，第二参数i2为例如1μm。
请参阅图3至图5所示，在本发明一实施例中，辅助图案500位于对准区域400和切割道2022的侧壁之间。辅助图案500和切割道2022的侧壁的最小距离为第一余量a，辅助图案500和对准区域400的最小距离为第二余量b。在本实施例中，当要形成衬底201中的工作区时，例如源极区和漏极区等等，第一余量a＞2μm，第二余量b≥1μm。当要形成的半导体层202为器件层时，第一余量a＞1.9μm，第二余量b≥1μm，其中器件层例如为栅极层。以切割道2022的宽度为B，其中B＞40μm。当要形成的半导体层202为金属互连层时，第一余量a＞（B-40）/2，第二余量b≥1μm。在本实施例中，当切割道2022的边缘和对准区域400的距离大于等于辅助图案500的边长和第一余量，以及第二余量的和，即B0≥i1+a+b时，在切割道2022中设置辅助图案500。当切割道2022的边缘和对准区域400的距离小于辅助图案500的边长和第一余量，以及第二余量的和，即B0＜i1+a+b时，对应区域不设置辅助图案500。
请参阅图4至图6所示，在本发明一实施例中，如图5所示，在满足辅助图案500的边长要求i1、相邻辅助图案500的间距i2，以及第一余量a和第二余量b的情况下，本发明对辅助图案500的数量不做限制。其中，沿着切割道2022的延伸方向，辅助图案500呈线性阵列排布，且每列辅助图案500的间距为i2。在本实施例中，相邻列辅助图案500与切割道2022边缘的距离差为补偿距离i0，其中补偿距离i0为例如1μm。
请参阅图1、图5至图9所示，在本发明一实施例中，通过多次曝光在半导体层202上形成完整的设计图案。在本实施例中，通过例如2次曝光将掩模版100上的图案转移至光阻层300上。具体的，掩模版100包括一级图版101和二级图版102。其中一级图版101用于对光阻层300进行第一次曝光，并在光阻层300上形成部分预设图案。其中，二级图版102用于对光阻层300进行第二次曝光，补完光阻层300上的预设图案。在本发明的其他实施例中，也可以通过例如3次和例如4次曝光，将掩模版100上的图案转移至光阻层300上。在本实施例中，一级图版101和二级图版102的面积相等。
请参阅图1、图5至图9所示，在本发明一实施例中，一级图版101包括第一光刻区域1011和第一遮盖区域1012，第一光刻区域1011和第一遮盖区域1012连接。如图8所示，在本实施例中，一级图版101可以是矩形。在本发明的其他实施例中，一级图版101还可以是圆形。在本实施例中，第一光刻区域1011和第一遮盖区域1012的面积相等，且第一光刻区域1011和第一遮盖区域1012对称。具体的，以晶圆结构为例，晶圆具有对称轴m，第一光刻区域1011和第一遮盖区域1012关于对称轴m对称。在本实施例中，第一光刻区域1011包括第一辅助图案1013和第一对准区域1014，以及第一对准标记1015。其中，第一辅助图案1013与部分辅助图案500对应。具体的，第一光刻区域1011覆盖部分半导体层202，且在本实施例中，第一辅助图案1013与被覆盖的对应半导体层202的辅助图案500一致。其中，第一对准区域1014与被覆盖的对应半导体层202的对准区域400一致。其中，第一对准标记1015与被覆盖的对应半导体层202的对准标记一致。在本实施例中，第一光刻区域1011包括第一功能图案1016。第一功能图案1016与功能区2021要形成的图案对应。本发明对第一功能图案1016的图案形状不作限定。
请参阅图5、图9和图10所示，在本发明一实施例中，二级图版102包括第二光刻区域1021和第二遮盖区域1022，第二光刻区域1021和第二遮盖区域1022连接。如图9和图10所示，分界线n为第二光刻区域1021和第二遮盖区域1022的分界线。在本实施例中，第二光刻区域1021的面积小于等于第一光刻区域1011的面积，第二遮盖区域1022的面积大于等于第一光刻区1011的面积。在本实施例中，第二光刻区域1021包括第二辅助图案1023、第二对准区域1024和第二对准标记1025。其中，第二辅助图案1023与部分辅助图案500对应。具体的，第二光刻区域1021覆盖部分半导体层202，且在本实施例中，第二辅助图案1023与被覆盖的对应半导体层202的辅助图案500一致。其中，第二对准区域1024与被覆盖的对应半导体层202的对准区域400一致。其中，第二对准标记1025与被覆盖的对应半导体层202的对准标记一致。在本实施例中，第二光刻区域1021包括第二功能图案1026。第二功能图案1026与功能区2021要形成的图案对应。本发明对第二功能图案1026的图案形状不作限定。
请参阅图5至图10所示，在本发明一实施例中，第一遮盖区域1012和第二遮盖区域1022为空白区域。在本实施例中，第二遮盖区域1022的面积大于等于第一遮盖区域1012的面积。其中第二遮盖区域1022和第一遮盖区域1012的宽度差小于切割道2022的宽度。需要说明的是，分界线n位于切割道2022中，且分界线n设置于相邻两列第二辅助图案1023之间，以确保在第二次曝光形成辅助图案500时，两次曝光所形成的辅助图案500不发生重合。
请参阅图1至图11所示，本发明提供了一种掩模版图形的修正方法，根据本发明提供的修正方法可以对本发明所述版图图形进行修正。具体的，所述版图图形的修正方法包括步骤S10至步骤S40。
步骤S10、提供一掩模版，在掩模版上设置辅助图案，其中辅助图案位于切割道中，且辅助图案分布在切割道的空白区域中。
步骤S20、根据曝光次数将掩模版划分为多个图版，且图版包括光刻区和遮盖区，其中本次曝光所用的图版为二级图版，前一次曝光所用的图版为一级图版。
步骤S30、将一级图版的图案转移至光阻层上，并获取光阻层上辅助图案的位置。
步骤S40、延伸二级图版的遮盖区域，直到第一辅助图案在二级图版上的正投影位于遮盖区域内。
请参阅图1至图9，以及图11所示，在本发明一实施例中，在步骤S10中，提供的掩模版为对应半导体层202完整图形设计的图版。如图5、图7和图9所示，提供掩模版100，掩模版100包括功能图案和对准标记，其中功能图案对应形成集成电路布线的电路图案，可以是用于形成衬底201中的工作区，如源极漏极等，也可以在蚀刻制程中用于形成衬底201中的沟槽，也可以在沉积制程中用于形成半导体层202，也可以用于形成金属互连结构等等，本发明不具体限定掩模版100的功能图案。其中对准标记设置在切割道2022中，用于调整相邻半导体层202间的对准精度。在本实施例中，对准标记可以如图5所示。切割道2022中设置对准区域400，对准标记设置在对准区域400中。其中，对准标记包括外层对准图案401和内层对准图案402。其中，外层对准图案401和内层对准图案402的形状一致。且外层对准图案401和内层对准图案402可以是四边形、线型结构等等，其中线型结构可以是十字形或条形等等。在步骤S10中，接着在切割道2022上设置辅助图案500。
请参阅图1至图9，以及图11所示，在本发明一实施例中，在步骤S10中，辅助图案500分布在切割道2022中。其中辅助图案500为多边形、圆形和椭圆形等形状，本发明不限定辅助图案500的具体形状。对于不同的半导体层202，沿着远离衬底201表面的方向，辅助图案500的面积逐层增大。在设置辅助图案500时，辅助图案500的设置满足设置规则。当掩模版100用于形成不同的半导体层202，辅助图案500的尺寸可以不同。在本实施例中，辅助图案500位于对准区域400和切割道2022的侧壁之间。辅助图案500和切割道2022的侧壁的最小距离为第一余量a，辅助图案500和对准区域400的最小距离为第二余量b。根据掩模版100的用途以及切割道2022的宽度B，例如用于形成衬底201中的工作区，例如用于形成金属互连层，例如用于形成器件层，调整第一余量a和第二余量b。
请参阅图1至图9，以及图11所示，在本发明一实施例中，在步骤S20中，为提升半导体制程的加工精度，可以分多次曝光处理半导体层202，每次曝光都使用不同的图版。在步骤S20中，将掩模版100上的图案分布到多个的图版上，并使多个图版上的图案各不相同。通过多个图版将不同的图案分批次形成到光阻层300上。其中图版包括光刻区和遮盖区，其中遮盖区不设置图案，光刻区包括光刻图案。其中光刻图案包括对准标记、功能图案和辅助图案。本发明不限定图版的个数。
请参阅图1至图9，以及图11所示，在本发明一实施例中，在步骤S20中，例如通过2次对半导体层202进行曝光。掩模版100包括一级图版101和二级图版102。其中，先用一级图版101对光阻层300进行曝光，接着通过二级图版102对光阻层300进行曝光。其中一级图版101和二级图版102的面积相等。具体的，一级图版101包括第一光刻区域1011和第一遮盖区域1012。二级图版102包括第二光刻区域1021和第二遮盖区域1022。第一遮盖区域1012和第二遮盖区域1022的面积之和大于等于第一光刻区域1011和第二光刻区域1021的面积之和。拼接第一光刻区域1011和第二光刻区域1021，能够形成掩模版100的完整功能图案和对准标记。
请参阅图1至图7，以及图11和图12所示，在本发明一实施例中，在步骤S30中，将一级图版101的图案转移至光阻层300上，并获取光阻层300上辅助图案500的位置。具体的，将一级图版101对准半导体结构200，并对半导体结构200进行曝光。其中光阻层300上对准光刻区的区域被曝光形成光刻图案，光阻层300上对准遮盖区的区域保持不变，如图12所示。在本实施例中，在通过一级图版101对光阻层300进行曝光前，通过光学邻近校正（OpticalProximity Correction，OPC）对一级图版101进行调整。在本实施例中，可以通过基于模型的光学邻近校正获得一级图版101经过模拟光刻获得的模拟图形。具体的，获取光学邻近校正模型，设定光刻机的模拟参数。其中，光学邻近校正模型可以是经过多次验证的校正模型，能够模拟光刻条件，并用光学模型和光刻胶化学反应模型来计算出一级图版101经曝光后的模拟图形。根据模拟图形对一级图版101进行校正，以保证形成的模拟图形与设计图案一致。其中，模拟图形和设计图案的图形误差在阈值范围内，则认为模拟图形和设计图案一致。而形成的辅助图案500是有误差的，其中一级图版101在光阻层300上形成的辅助图案和预设的图案不是完全一致的。并且二级图版102在调整时，形成的辅助图案500位置也会发生偏差，因此在第一光刻区域1011和第二光刻区域1021的设计接缝处，会出现图案的重叠，部分区域的重复曝光会导致光阻层300的图案相较于预期图案出现较大偏差。因此在本实施例中，在步骤S30中，在一级图版101的对应光刻完成后，获取光阻层300上辅助图案的位置。在本发明的其他实施例中，也可以在一级图版101光刻之前，在一级图版101经过光学邻近修正后，模拟曝光后光阻层300上辅助图案500的位置。
请参阅图1、图7至图16所示，在本发明一实施例中，在步骤S40中，延伸二级图版102的遮盖区域，直到遮盖区域的边缘位于相邻的辅助图案500之间。当第二遮盖区域1022的边缘与第一辅助图案1013相交，延伸第二遮盖区域1022的边缘，直到第二遮盖区域1022的边缘不再与第一辅助图案1013相交，如图15所示。具体的，步骤S40包括步骤S41至步骤S46。
步骤S41、判断二级图版的光刻区域与一级图版的辅助图案是否重叠。
步骤S42、当二级图版的光刻区域与一级图版的辅助图案重叠，获取一级图版中位于边缘的辅助图案坐标，并执行步骤S43至步骤S45。
步骤S43、获取二级图版中遮盖区域的边缘坐标。
步骤S44、获取辅助图案坐标和遮盖区域边缘坐标的差值，并作为遮盖区域的坐标补正量。
步骤S45、根据坐标补正量，调整遮盖区域的边缘坐标，并返回步骤S41。
步骤S46、当二级图版的光刻区域与一级图版的辅助图案不重叠，维持二级图版的图形。
请参阅图1、图7至图16所示，在本发明一实施例中，在步骤S41中，如图14所示，第二遮盖区域1022的边缘为分界线n。在一级图版101被调整后或一级图版101已完成光刻任务后，第一辅助图案1013的图形如图14所示。其中，分界线n为遮盖区域的边界之一。本实施例中以分界线n为例说明边界相交问题。需要说明的是，第二遮盖区域1022包括多个边界，根据第二遮盖区域1022的图形不同，边界的数量也会发生改变，本发明不限定第二遮盖区域1022的边界数量。在本实施例中，第二遮盖区域1022的边界为例如4个。其中，以边界线n为例说明本发明的技术方案。在本实施例中，可以通过曝光模拟的方式，以模拟图形来获取二级图版102和第一辅助图案1013的相交情况。也可以通过坐标计算建模获取二级图版102和第一辅助图案1013的相交情况。
请参阅图1、图7至图16所示，在本发明一实施例中，在步骤S42中，在二级图版102的曝光模拟图中，边界线n若穿过第一辅助图案1013，则判断二级图版102和第一辅助图案1013相交。其中，当边界线n未穿过第一辅助图案1013，而第二辅助图案1023与第一辅助图案1013出现重叠，也判断二级图版102和第一辅助图案1013相交，如图17所示。在本发明另一实施例中，在步骤S42中，在光阻层300上建立坐标系，坐标原点可以是光阻层300表面的中心点或光阻层300表面的任意一点。并以光阻层300的延伸方向为横坐标，以光阻层300延伸方向的垂直方向为纵坐标，形成坐标系。在通过一级图版101对光阻层300曝光后，获取光阻层300上辅助图案500的坐标，且具体的，获取位于边缘的辅助图案500的坐标，作为第一辅助图案1013的坐标。其中，位于边缘的第一辅助图案1013有多个，因此在步骤S42中，建立有关第一辅助图案1013坐标的数组，作为坐标数组。接着根据第二遮盖区域1022的多个分界线，建立第二遮盖区域1022的坐标集合。当所述坐标数组中任一坐标落在了坐标集合外，则在步骤S41中认为二级图版102和第一辅助图案1013相交。并执行步骤S42和步骤S43，分别记录坐标数组和坐标集合。
请参阅图1、图7至图16所示，在本发明一实施例中，在步骤S44中，在二级图版102和第一辅助图案1013相交的情况下，获取分界线n和坐标数组的最大差值。例如，分界线n的坐标为x=1，并且坐标集合的条件之一为x≥1。坐标数组为<(0.5，1)，(0.1，2)，(0.25，3)>。则分界线n和坐标数组的最大差值在坐标点（0.1，2）和分界线n之间产生，且差值为0.9。因此在步骤S44中，将坐标补正量设置为0.9。在步骤S45中，延伸第二遮盖区域1022的边界，以消除坐标补正量。例如，将边界线从x=1调整为x=0.1。在本实施例中，逐一调整第二遮盖区域1022的每个边界，避免二级图版102和第一辅助图案1013相交。在步骤S45后，返回步骤S41，重新判断二级图版102和第一辅助图案1013的相交情况，直到二级图版102和第一辅助图案1013无重叠。当二级图版102和第一辅助图案1013无重叠，执行步骤S46，维持二级图版102的版型。需要说明的是，在执行步骤S40前，通过光学邻近校正修正二级图版102。在步骤S40后，通过二级图版102对光阻层300进行曝光，形成完整的光阻图案。
请参阅图1、图7至图16所示，在本发明一实施例中，根据对准标记可以获取当前的半导体层202的对准精度。当对准精度过低，可以去除光阻层300，并重新形成新的光阻层，重新开始曝光。其中，一级图版101和二级图版102可以保持不变。在本实施例中，可以在一级图版101和二级图版102曝光完成后，分别计算当前半导体层202的对准精度。任一对准精度过低，都可以重新设置光阻层300。
本发明提供了一种掩模版及其图形修正方法，用于半导体结构的曝光步骤。掩模版包括多个图版。其中，图版包括遮盖区域和光刻区域，遮盖区域和光刻区域连接。多个光刻区域的图案拼接并形成掩模版的光刻图案，其中本次曝光所使用的图版为二级图版，前一次曝光所使用的图版为一级图版。在本实施例中，图版上设置切割道和第一辅助图案。第一辅助图案位于光刻区域，且第一辅助图案分布在切割道中，其中第一辅助图案在二级图版上的正投影位于遮盖区域内。通过本发明的掩模版对半导体结构进行曝光，能够提升半导体结构的曝光效果，避免发生过曝，从而提升光阻层上图案的成型准确度。并且本发明意想不到的技术效果是，根据本发明提供的掩模版及其图形修正方法，在提升曝光效果的同时，能够适应高精度制程，并且在多个图版的运用过程中，能够避免不同的图版之间出现干涉，从而提升半导体结构的制造良率。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (8)

1.一种掩模版的图形修正方法，其特征在于，包括以下步骤：
在所述掩模版上设置辅助图案，其中所述辅助图案位于切割道中，且所述辅助图案分布在所述切割道的空白区域；
根据半导体结构的曝光次数，将所述掩模版划分为多个图版，所述图版包括光刻区域和遮盖区域，其中本次曝光所使用的图版为二级图版，前一次曝光所使用的图版为一级图版，其中所述一级图版上的辅助图案为第一辅助图案；
所述半导体结构包括光阻层，将所述一级图版的图案转移至所述光阻层上，并获取所述光阻层上所述第一辅助图案的位置；以及
延伸所述二级图版的遮盖区域，直到所述第一辅助图案在所述二级图版上的正投影位于所述遮盖区域内；
其中，延伸所述二级图版的遮盖区域的步骤包括：
获取曝光后所述第一辅助图案的坐标数组；
获取所述二级图版中所述遮盖区域的坐标集合；以及
当所述坐标数组中任一坐标点位于所述坐标集合外，调整所述遮盖区域的边界，直到所述坐标集合覆盖所述坐标数组。
2.一种掩模版，用于实现如权利要求1所述的一种掩模版的修正方法，其特征在于，所述掩模版用于半导体结构的曝光步骤，所述掩模版至少包括：
多个图版，所述图版包括遮盖区域和光刻区域，所述遮盖区域和所述光刻区域连接，多个所述光刻区域的图案拼接并形成所述掩模版的光刻图案，其中本次曝光所使用的图版为二级图版，前一次曝光所使用的图版为一级图版；
切割道，设置在所述图版上；以及
第一辅助图案，设置在所述一级图版上，所述第一辅助图案位于所述光刻区域，且所述第一辅助图案分布在所述切割道中，其中所述第一辅助图案在所述二级图版上的正投影位于所述遮盖区域内。
3.根据权利要求2所述的一种掩模版，其特征在于，所述掩模版包括第二辅助图案，所述第二辅助图案设置在所述二级图版上，且所述第二辅助图案在所述一级图版上的正投影位于所述遮盖区域内。
4.根据权利要求2所述的一种掩模版，其特征在于，所述二级图版的遮盖区域面积大于等于所述一级图版的遮盖区域面积。
5.根据权利要求2所述的一种掩模版，其特征在于，所述掩模版包括对准区域，所述对准区域设置在所述切割道中，其中所述对准区域中设置对准标记。
6.根据权利要求5所述的一种掩模版，其特征在于，所述第一辅助图案阵列分布在所述切割道的空白区域，且所述第一辅助图案为等间距分布。
7.根据权利要求4所述的一种掩模版，其特征在于，相邻列或相邻行的所述辅助图案交错分布。
8.根据权利要求2所述的一种掩模版，其特征在于，所述半导体结构包括半导体层，所述半导体层堆叠设置，按照所述半导体层的形成顺序，所述掩模版的辅助图案面积递增。
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