JP2004111802A - 半導体装置及び固体撮像装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 238000003384 imaging method Methods 0.000 title claims description 39
- 238000000034 method Methods 0.000 title claims description 21
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 239000007787 solid Substances 0.000 claims 1
- 230000035945 sensitivity Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 15
- 230000009467 reduction Effects 0.000 description 12
- 238000012546 transfer Methods 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000012545 processing Methods 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 238000007687 exposure technique Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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- General Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Abstract
【課題】つなぎ位置を跨ぐ領域及び跨がない領域を有する配線層が存在する半導体装置において、つなぐ位置を跨ぐ領域を有する配線層をつなぎ露光で形成すると、アライメントマージンを考慮してパターン形成されるので、一括露光で形成する場合よりも、配線幅、配線間スペースで有利にならなかった。
【解決手段】複数の配線層を有する半導体装置の製造方法において、
第一の配線層は所望パターンを複数に分割し、前記分割されたパターンをつなぎ合わせて露光することでパターン形成され、
第二の配線層は一括露光によりパターン形成されることを特徴とする半導体装置の製造方法。
【選択図】 図１
【解決手段】複数の配線層を有する半導体装置の製造方法において、
第一の配線層は所望パターンを複数に分割し、前記分割されたパターンをつなぎ合わせて露光することでパターン形成され、
第二の配線層は一括露光によりパターン形成されることを特徴とする半導体装置の製造方法。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及び固体撮像装置の製造方法に関し、特に所望パターンを複数に分割し、分割されたパターンをつなぎ合わせて露光するつなぎ露光を用いた半導体装置及び固体撮像装置の製造方法である。
【０００２】
【従来の技術】
半導体基板上にチップサイズの大きな半導体装置を形成する場合、例えば特開平５−６８４９号公報に記載された半導体装置の製造方法等が知られている。
【０００３】
【特許文献１】
特開平５−６８４９号公報
【０００４】
図１３（Ａ）〜（Ｃ）は、特開平５−６８４９号公報に記載された半導体装置の製造方法である。
【０００５】
図１３（Ａ）は、従来技術の半導体装置の製造方法を説明するための半導体基板上のファーストレイヤーの模式的パターン図、図１３（Ｂ）は図１３（Ａ）のファーストレイヤーを形成するために用いられる第１のレチクルの模式的パターン図、図１３（Ｃ）はセカンドレイヤーを形成するための第２のレチクルの模式的パターン図である。
【０００６】
第１のレチクル１０５内には、パターンＡ，Ｂ，Ｃが３分割されて設けられており、それぞれのパターン中にはＩＣパターンが形成されている。パターンＡ，Ｂ，Ｃをたてに並べ、つなぎ合わせ、つなぎ合わせたパターンＡ，Ｂ，Ｃで１チップを構成している。
【０００７】
第１のレチクル１０５を、縮小投影型露光装置にセットし、その装置に付随するシステムにより、半導体基板１０１（以降ウェハー１０１と記す）に、図１３（Ａ）に示されているつなぎ合わされたパターンが焼き付けられるように、ウェハー１０１上のファーストレイヤーのレイアウトをプログラムする。図１３（Ｂ）に示されるアライメントマーク１０３は、ダイバイダイ方式のアライメントマークであり、図１３（Ａ）に示されるように、露光された後、半導体基板上では、つなぎ合わされた各パターンＡ，Ｂ，Ｃの両側に形成され、セカンドレイヤーに対するアライメントマーク（親マーク）１０２となる。
【０００８】
また、ファーストレイヤーを焼き付ける際、第１のレチクル１０５は、縮小投影型露光装置のマスキングブレードの位置を、各ショット（パターンＡ，Ｂ，Ｃ）ごとにかえることにより、パターンＡの部分を焼き付けるときにはパターンＢ，Ｃの部分は、このブレードによりかくし、光が透過しないようにしている。パターンＢ，Ｃをそれぞれ焼き付けるときも同様である。
【０００９】
パターンＡ，Ｂ，Ｃが形成された後、そのパターンによってエッチング、不純物拡散、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｔｉｏｎ）膜等の堆積等の通常の半導体製造プロセスを施した後、セカンドレイヤーにおけるパターンを形成する。
【００１０】
次にセカンドレイヤーでは、図１３（Ｃ）に示される第２のレチクル１０６を使用し、ファーストレイヤーで形成された親マークであるアライメントマーク１０２を子マークであるアライメントマーク１０４に合わせるようにアライメントされる。つまり、パターンＡ’は、パターンＡに重なり、パターンＢ’はパターンＢに重なるようにアライメントされる。パターンＡ’，Ｂ’，Ｃ’が露光されるときは、ファーストレイヤーと同様、マスキングブレードの位置を変えることにより行なわれる。
【００１１】
また、従来技術においては、つなぎ位置を跨ぐ配線が微細加工対応の縮小投影装置を用いて所望パターンを複数に分割し、分割されたパターンをつなぎ合わせて露光するつなぎ露光技術を用いて形成される場合、つなぎ位置を跨ぐ配線は図１４に示すように、つなぎ位置に関して左右のショットのアライメント精度を考慮したマージンをもった配線としていた。
【００１２】
【発明が解決しようとする課題】
しかしながら、つなぎ位置を跨ぐ領域を有する配線層及び跨がない配線層が存在するような複数層の配線層を有する半導体装置及び固体撮像装置において、つなぐ位置を跨ぐ領域を有する配線層を分割されたパターンをつなぎ合わせて形成すると、前述した通りアライメントマージンを考慮してパターン形成されるので、工程数を増やして微細加工対応の縮小投影装置を用いているのにもかかわらず露光面積の大きい縮小投影装置を用いて一括露光で形成する場合よりも、配線幅、配線間スペースで有利にならなかった。
【００１３】
【課題を解決するための手段】
本発明は、上記課題に鑑みなされたものであり、その目的は、つなぎ露光を用いた半導体装置の製造方法において、工程数を削減し、効率的に感度の高い半導体装置の製造方法を提供することにある。
【００１４】
上記課題を解決するために本発明の半導体装置の製造方法は、複数の配線層を有する半導体装置の製造方法において、第一の配線層は所望パターンを複数に分割し、前記分割されたパターンをつなぎ合わせて露光することでパターン形成され、第二の配線層は一括露光によりパターン形成されることを特徴とする。
【００１５】
又、本発明の別の目的は、つなぎ露光を用いた固体撮像装置の製造方法において、工程数を削減し、効率的に感度の高い半導体装置の製造方法を提供することにある。
【００１６】
上記課題を解決するために本発明の固体撮像装置は、光を信号電荷に変換する光電変換領域を有する画素と、第一の配線層と第二の配線層とからなる複数の配線層と、を有する固体撮像装置の製造方法において、第一の配線層は所望パターンを複数に分割し、前記分割されたパターンをつなぎ合わせて露光することでパターン形成され、第二の配線層は一括露光によりパターン形成されることを特徴とする。
【００１７】
【発明の実施の形態】
（実施形態１）
図１は、本発明の半導体装置の製造方法を用いて形成された半導体装置の上面図である。尚、本実施形態においては半導体装置の一例として、光を信号電荷に変換する光電変換領域を有する固体撮像装置を例にあげて説明するが、本発明は固体撮像装置に限定されず、複数の配線層を有する半導体装置であれば良い。
【００１８】
尚、図１において、１は光電変換領域としてのフォトダイオード、２は増幅トランジスタとしてのソースフォロア入力ＭＯＳトランジスタ、３は転送スイッチとしての転送ＭＯＳトランジスタ、４はリセットスイッチとしてのリセットＭＯＳトランジスタ、５は選択スイッチとしての選択ＭＯＳトランジスタ、６は第一の配線層としての垂直信号線（垂直方向配線）、１１は単位画素領域を表している。尚、本実施形態の単位画素領域１１はフォトダイオード１、ソースフォロア入力ＭＯＳトランジスタ２、転送ＭＯＳトランジスタ及び選択ＭＯＳトランジスタを含んだ相補性金属酸化膜半導体（ＣＭＯＳ）を一例として用いているが、本発明は本画素構造に限定されない。１２は第二の配線層としての駆動配線（水平方向配線）、１３は第二の配線層としてのＧＮＤ配線（水平方向配線）、１４はトランジスタのソース・ドレイン領域、Ｘ−Ｘ’はつなぎ露光技術を用いて複数のパターンをつないだ際のつなぎ位置である。
【００１９】
尚、第一の配線層及び第二の配線層は、それぞれが複数の配線層であっても良い。
【００２０】
例えば、本実施形態においては第一配線層として駆動配線１２及び
ＧＮＤ配線１３が同一の配線層で形成されているが、別々の配線層で形成されていても良い。
【００２１】
又、本図においてＧＮＤとＧＮＤ配線およびゲートと駆動配線の接続は省略されている。
【００２２】
又、図１は２画素のみを示しているが、実際の固体撮像装置は、このような構造の画素が２次元状に多数隣接して配置されている。
【００２３】
本実施形態においては、つなぎ位置を跨がない垂直信号線６は、例えば微細加工対応の縮小投影装置でつなぎ露光により形成し、つなぎ位置を跨ぐ領域を有する駆動配線１２及びＧＮＤ配線１３は露光面積の大きい縮小投影装置を用いて一括露光により形成していることを特徴とする。
【００２４】
すなわち、つなぎ位置を跨ぐ領域を有する第二の配線層は露光面積の大きい縮小投影装置を用いて一括露光することを特徴とする。
【００２５】
又、つなぎ位置を跨がない第一の配線層は、つなぎ位置を跨ぐことがないため、微細加工対応の縮小投影装置で微細配線を形成することが可能である。すなわち、所望パターンを複数に分割し、分割されたパターンをつなぎ合わせて露光することでパターン形成を得る。
【００２６】
従って、本実施形態の半導体装置の製造方法は、つなぎ位置を跨がない配線層を微細加工対応の縮小投影装置を用いてつなぎ露光で形成し、つなぎ位置を跨ぐ領域を有する配線層は露光面積の大きい縮小投影装置を用いて一括露光する。すなわち、つなぎ位置を跨ぐ領域を有する配線層はマージンを考慮に入れて微細加工対応の縮小投影露光装置を用いてつなぎ露光で配線層を形成する場合に比べて、工程数を各段に減らすことが可能となり、効率的に、感度の高い固体撮像装置を得ることが可能となる。
【００２７】
尚、例えば半導体装置としての固体撮像装置が、図１に示すような画素を複数有し、長辺を横方向、短辺を縦方向とした長方形を有する場合、縮小投影装置でのパターン形成におけるショット内の有効な領域のアスペクト比はおよそ縦：横＝１：１であるために、効率の良いつなぎ露光としては、図２に示す水平方向に２分割あるいは図３に示す３分割する方法が考えられる。
【００２８】
図２はチップ２００をつなぎ位置２０１により、パターンＬ、パターンＲに２分割し、それぞれをショットＬ、ショットＲで露光するものである。
【００２９】
図３はチップ３００をつなぎ位置３０１、つなぎ位置３０２により、パターンＬ、パターンＭ、パターンＲに３分割し、それぞれをショットＬ、ショットＭ、ショットＲで露光するものである。
【００３０】
図４（Ａ）は垂直方向配線であるｍｅｔａｌ１をつなぎ露光によってパターン形成する様子を説明する図であり、１チップを図中分割位置によって２分割し、ショットＬ、ショットＲによってつなぎ露光することにより所望パターンを形成する。図１の単位画素においてつなぎ位置４０１は、ｍｅｔａｌ１を跨がないような位置に選ぶ。図４（Ｂ）はｍｅｔａｌ２を一括露光によってパターン形成する様子を説明している。
【００３１】
以上説明したように本発明の半導体装置及び固体撮像装置の製造方法によって、高開口率の確保、従って感度向上、或いは、適切な開口形状を得ることにより周辺画素の感度向上を図ることが可能となる。
【００３２】
また、縮小投影装置のショット内では像高が大きくなるに従って解像度が低下する。例えば像高が大きくなると図４（Ａ）のつなぎ位置４０１付近で解像度が低下する。すなわちつなぎ位置４０１付近においてパターンが存在する場合、解像度の低下によるパターン不良の発生が起こり得る。このようなパターン不良を避ける為に、図５（Ｂ）に示すように１チップをつなぎ位置５０１及び５０２によって３分割し、ショットＬ、ショットＭ、ショットＲによってつなぎ露光することにより所望パターンを形成する方法も考えられる。これにより像高の低い、従って解像度の高いレンズ中央に近い部分での良好なパターン形成により半導体装置或いは固体撮像装置を形成することが可能である。
【００３３】
尚、つなぎ位置の位置及びつなぎ回数は、チップの大きさ或いは露光装置の性能によって適宜決まり得るものであり、本実施形態の回数に限定されない。
【００３４】
次に、図６は本発明の半導体装置及び固体撮像装置の製造方法で形成された固体撮像装置に搭載可能なＣＭＯＳセンサの単位画素の一例を示した回路図である。
【００３５】
尚、既に前述した部分と同様の部分には同一符号を付している。
【００３６】
具体的に説明するに、フォトダイオード１は転送ＭＯＳトランジスタ３を介してソースフォロア入力ＭＯＳトランジスタ２のゲートに接続され、ソースフォロア入力ＭＯＳトランジスタのソースは選択ＭＯＳトランジスタ５を介して垂直信号線６へと接続されている。また、ソースフォロア入力ＭＯＳトランジスタ２のゲートを所定電位にリセットするリセットＭＯＳトランジスタ４が設けられている。また、駆動時の過渡的なＧＮＤ電位の変動を抑制するために画素毎にＧＮＤに接続されるＧＮＤ配線が設けられている（本図では省略）。
【００３７】
次に、本画素の動作を図７の等価回路図および図８のタイミングチャートを用いて説明する。図７において、単位画素は図６の等価回路図で示されるものである。また、図７において単位画素とＧＮＤの接続は省略されている。垂直走査回路７によってある行（ｎ行とする）が選択されたとき、まずリセット信号φＲＥＳ（ｎ）がローとなり、リセットスイッチがオフする。次に選択信号φＳＥＬ（ｎ）がハイとなり、選択スイッチがオンとなりことで増幅ＭＯＳトランジスタのソースは垂直出力線と導通し、選択された画素と定電流負荷８によって、ソースフォロア回路が形成される。つづいてφＴＮがハイとなり、転送ゲートを介して画素のリセット状態に対応するＮ出力がラインメモリ９に読み出される。その後、転送パルスφＴＸ（ｎ）によって転送スイッチが一定期間オンとなり、光電変換素子で発生した光信号が増幅ＭＯＳトランジスタのゲートに転送される。ひきつづきφＴＳがハイとなり、光信号に対応したＳ出力がラインメモリに読み出される。次に、逐次、水平走査回路によって選択された列のＮ信号、Ｓ信号が読み出され、これら相関のあるＮ信号とＳ信号の差分を実行することにより、光応答出力が得られる。
【００３８】
このように、選択された行の画素の信号を同時にラインメモリに転送した後に逐次読み出すため、画素の駆動を行う選択ＭＯＳトランジスタ、転送ＭＯＳトランジスタ、リセットＭＯＳトランジスタの制御線はつなぎ位置を跨ぐ水平方向の配線により構成され、つなぎ位置を跨がない信号線は垂直方向の配線で構成される。尚、本実施形態においては、ＧＮＤ線はつなぎ位置を跨ぐ領域を有する水平方向で形成されている。
【００３９】
（実施形態２）
図９は本発明の半導体装置の製造方法を用いて形成された半導体装置の上面図である。尚、本実施形態においては第一実施形態と同様に半導体装置の一例として、光を信号電荷に変換する光電変換領域を有する固体撮像装置を例にあげて説明するが、本発明は固体撮像装置に限定されず、複数の配線層を有する半導体装置であれば良い。
【００４０】
２０は第一の配線層としてつなぎ位置を跨がない配線層としてのＧＮＤ配線である。
【００４１】
尚、既に前述した部分と同様の部分には同一符号を付している。
【００４２】
図９で示される単位画素は高開口率を確保するため、つなぎ位置を跨ぐ領域を有する第二の配線層として駆動配線１２、つなぎ位置を跨がない第一の配線層線としてＧＮＤ配線２０及び垂直出力線６を垂直方向配線としている。本例では、第二の配線層としての水平方向配線はｍｅｔａｌ２で構成され、第一の配線層はｍｅｔａｌ１で構成されている。
【００４３】
本実施形態は図６で示される単位画素のＧＮＤ線を垂直方向配線で構成した場合のレイアウト図の一例であり、本図においてゲートと駆動配線の接続は省略されている。
【００４４】
また、図９は２画素のみを示しているが、実際の固体撮像装置は、このような構造の画素が２次元状に多数隣接して配置されている。
【００４５】
本実施形態が第一実施形態と異なる点は、第一実施形態ではＧＮＤ配線１３はつなぎ位置を跨ぐ領域を有する様に一括露光で配置していたのに対し、本実施形態ではＧＮＤ配線２０はつなぎ位置を跨がない様につなぎ露光技術を用いて形成されている点である。
【００４６】
具体的に説明するに、前述したようにつなぎ位置を跨ぐ領域を有する配線層は、つなぎ露光技術を用いてもマージンを考慮する必要があるので一括露光に比べて配線幅、配線間スペースで有利になり得ない。すなわち、つなぎ位置を跨ぐ領域を有する第二の配線層は一括露光、つなぎ露光いずれの方法を用いた場合でも配線幅、配線間スペースに関して微細加工を行うことができず、開口率の低下、感度の低下、或いは開口形状の偏り、周辺画素の感度低下、また更には、分割位置の左右のショットのアライメントズレに起因する感度ズレがあった。従って、つなぎ位置を跨ぐ領域を有する第二の配線層は少ない程良い。
【００４７】
さらに具体的に説明するに、図１０（Ａ）は実施形態１の図１に示す固体撮像装置が例えば画素数３００万画素の固体撮像装置の中央付近に配置された中央画素の際の線１０−１０’における模式的断面図、図１０（Ｂ）は実施形態１の図１に示す固体撮像装置が例えば画素数３００万画素の端部付近に配置された周辺画素の際の線１０−１０’における模式的断面図、図１１（Ａ）は本実施形態の図９に示す固体撮像装置が例えば画素数３００万画素の固体撮像装置の中央付近に配置された中央画素の際の線１１−１１における模式的断面、図１０（Ｂ）は本実施形態の図９に示す固体撮像装置が例えば画素数３００万画素の端部付近に配置された周辺画素の際の線１１−１１’における模式的断面図である。
【００４８】
図１０（Ａ）及び図１０（Ｂ）においてｍｅｔａｌ２の配線層は、選択ＭＯＳトランジスタ５、転送ＭＯＳトランジスタ３、リセットＭＯＳトランジスタ４の駆動配線１２及びＧＮＤ配線層１３を有する配線層である。また、ｍｅｔａｌ２は遮光層兼電源を兼ねている。図１０（Ａ）で示される中央画素は、ｍｅｔａｌ２の配線層であるＧＮＤ配線層１３と転送ＭＯＳトランジスタ３の駆動配線１２とによって光路が決定されている。しかしながら図１０（Ｂ）に示すように、周辺画素では中央画素に比べて斜め方向から入射する光が多いため中央画素（図１０（Ａ））と比較して光路が遮られる量が多く、従って周辺画素では中央画素よりも感度が低くなる。さらに、ｍｅｔａｌ２の配線層によって開口部が規定されているため、つなぎ位置の左右のショットのアライメントズレの違いによってつなぎ位置の左右で感度が異なるという問題も起こり得る。
【００４９】
一方、図１１（Ａ）及び図１１（Ｂ）ではＧＮＤ配線１３が無いため、光路は転送ＭＯＳトランジスタ３と選択ＭＯＳトランジスタ５の駆動配線で開口部が規定される。従って、周辺画素（図１１（Ｂ））において光が斜めから入射しても開口部が広いため光路が遮られ難い。従って、中央画素と周辺画素との感度のバラツキが低減された固体撮像装置が提供できる。さらには、つなぎ露光技術を用いて半導体装置及び固体撮像装置を製造した場合、つなぎ位置の左右のショットにおけるアライメントズレに起因する感度ズレが防げる。
【００５０】
尚、実施形態１及び本実施形態において、第二の配線層をｍｅｔａｌ１で構成し、第一の配線層をｍｅｔａｌ２で構成しても良い。この場合、ｍｅｔａｌ２をつなぎ露光によりパターン形成し、ｍｅｔａｌ１を一括露光によりパターン形成することにより、本発明の効果が得られる。
【００５１】
また、本発明は、単位画素の等価回路図が図４に示される例に限らず、つなぎ露光、一括露光の両者を用いてパターン形成を行う半導体装置及び固体撮像装置について適用可能なものである。例えば、図１２の等価回路図で示される単位画素を行列状に配置して成る固体撮像装置においても同様の効果が得られる。図１２と図４は、図４においては選択ＭＯＳトランジスタ５がソースフォロア入力ＭＯＳトランジスタ２に対して垂直出力線６側に接続されるのに対して、図１２においては選択ＭＯＳトランジスタ５がソースフォロア入力ＭＯＳトランジスタ２に対して電源側に接続される点で異なる。尚、動作タイミングは両者同様である。
【００５２】
【発明の効果】
以上述べたように、複数の配線層を有する半導体装置或いは固体撮像装置の製造方法において、つなぎ位置を跨ぐ領域を有する配線層を一括露光によりパターン形成し、つなぎ位置を跨がない配線層をつなぎ露光パターン形成することで工程数を各段に減らすことが可能となり、効率的に、感度の高い半導体装置或いは固体撮像装置を得ることが可能となった。
【００５３】
又、画素部の構成に関して、画素の駆動線を水平方向配線とし、駆動線以外の配線を垂直方向配線とすることにより、有効な微細化による高開口率の確保、従って感度向上、或いは、適切な開口形状を得ることによる周辺画素の感度向上、及び、つなぎ位置での感度ズレのない良好な画質を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の固体撮像装置の製造方法を用いて形成された固体撮像装置の実施形態１の単位画素の上面図である。
【図２】実施形態１におけるつなぎ露光を説明するための上面図である。
【図３】実施形態１におけるつなぎ露光を説明するための上面図である。
【図４】本発明の半導体装置の製造方法を説明した図である。
【図５】本発明の半導体装置の製造方法を説明した図である。
【図６】実施形態１のＣＭＯＳセンサの単位画素の等価回路図である。
【図７】実施形態１のＣＭＯＳセンサの動作を説明する等価回路図である。
【図８】実施形態１のＣＭＯＳセンサの動作を説明するタイミング図である。
【図９】本発明の固体撮像装置の製造方法を用いて形成された固体撮像装置の実施形態２の単位画素の上面図である。
【図１０】図１における線８−８’における模式的断面図である。
【図１１】図９における線９−９’における模式的断面図である。
【図１２】本発明の固体撮像装置の製造方法で形成された固体撮像装置の等価回路図である。
【図１３】従来技術の半導体装置の製造方法を説明するための模式的パターン図である。
【図１４】従来技術において、つなぎ露光を用いた際のつなぎ位置での配線形状を説明する図である。
【符号の説明】
１ フォトダイオード
２ ソースフォロア入力ＭＯＳトランジスタ
３ 転送ＭＯＳトランジスタ
４ リセットＭＯＳトランジスタ
５ 選択ＭＯＳトランジスタ
６ 垂直信号線
７ 垂直走査回路
８ 定電流源
９ ラインメモリ
１０ 水平走査回路
１１ 単位画素領域
１２ 駆動配線
１３ ＧＮＤ配線
【発明の属する技術分野】
本発明は半導体装置及び固体撮像装置の製造方法に関し、特に所望パターンを複数に分割し、分割されたパターンをつなぎ合わせて露光するつなぎ露光を用いた半導体装置及び固体撮像装置の製造方法である。
【０００２】
【従来の技術】
半導体基板上にチップサイズの大きな半導体装置を形成する場合、例えば特開平５−６８４９号公報に記載された半導体装置の製造方法等が知られている。
【０００３】
【特許文献１】
特開平５−６８４９号公報
【０００４】
図１３（Ａ）〜（Ｃ）は、特開平５−６８４９号公報に記載された半導体装置の製造方法である。
【０００５】
図１３（Ａ）は、従来技術の半導体装置の製造方法を説明するための半導体基板上のファーストレイヤーの模式的パターン図、図１３（Ｂ）は図１３（Ａ）のファーストレイヤーを形成するために用いられる第１のレチクルの模式的パターン図、図１３（Ｃ）はセカンドレイヤーを形成するための第２のレチクルの模式的パターン図である。
【０００６】
第１のレチクル１０５内には、パターンＡ，Ｂ，Ｃが３分割されて設けられており、それぞれのパターン中にはＩＣパターンが形成されている。パターンＡ，Ｂ，Ｃをたてに並べ、つなぎ合わせ、つなぎ合わせたパターンＡ，Ｂ，Ｃで１チップを構成している。
【０００７】
第１のレチクル１０５を、縮小投影型露光装置にセットし、その装置に付随するシステムにより、半導体基板１０１（以降ウェハー１０１と記す）に、図１３（Ａ）に示されているつなぎ合わされたパターンが焼き付けられるように、ウェハー１０１上のファーストレイヤーのレイアウトをプログラムする。図１３（Ｂ）に示されるアライメントマーク１０３は、ダイバイダイ方式のアライメントマークであり、図１３（Ａ）に示されるように、露光された後、半導体基板上では、つなぎ合わされた各パターンＡ，Ｂ，Ｃの両側に形成され、セカンドレイヤーに対するアライメントマーク（親マーク）１０２となる。
【０００８】
また、ファーストレイヤーを焼き付ける際、第１のレチクル１０５は、縮小投影型露光装置のマスキングブレードの位置を、各ショット（パターンＡ，Ｂ，Ｃ）ごとにかえることにより、パターンＡの部分を焼き付けるときにはパターンＢ，Ｃの部分は、このブレードによりかくし、光が透過しないようにしている。パターンＢ，Ｃをそれぞれ焼き付けるときも同様である。
【０００９】
パターンＡ，Ｂ，Ｃが形成された後、そのパターンによってエッチング、不純物拡散、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｔｉｏｎ）膜等の堆積等の通常の半導体製造プロセスを施した後、セカンドレイヤーにおけるパターンを形成する。
【００１０】
次にセカンドレイヤーでは、図１３（Ｃ）に示される第２のレチクル１０６を使用し、ファーストレイヤーで形成された親マークであるアライメントマーク１０２を子マークであるアライメントマーク１０４に合わせるようにアライメントされる。つまり、パターンＡ’は、パターンＡに重なり、パターンＢ’はパターンＢに重なるようにアライメントされる。パターンＡ’，Ｂ’，Ｃ’が露光されるときは、ファーストレイヤーと同様、マスキングブレードの位置を変えることにより行なわれる。
【００１１】
また、従来技術においては、つなぎ位置を跨ぐ配線が微細加工対応の縮小投影装置を用いて所望パターンを複数に分割し、分割されたパターンをつなぎ合わせて露光するつなぎ露光技術を用いて形成される場合、つなぎ位置を跨ぐ配線は図１４に示すように、つなぎ位置に関して左右のショットのアライメント精度を考慮したマージンをもった配線としていた。
【００１２】
【発明が解決しようとする課題】
しかしながら、つなぎ位置を跨ぐ領域を有する配線層及び跨がない配線層が存在するような複数層の配線層を有する半導体装置及び固体撮像装置において、つなぐ位置を跨ぐ領域を有する配線層を分割されたパターンをつなぎ合わせて形成すると、前述した通りアライメントマージンを考慮してパターン形成されるので、工程数を増やして微細加工対応の縮小投影装置を用いているのにもかかわらず露光面積の大きい縮小投影装置を用いて一括露光で形成する場合よりも、配線幅、配線間スペースで有利にならなかった。
【００１３】
【課題を解決するための手段】
本発明は、上記課題に鑑みなされたものであり、その目的は、つなぎ露光を用いた半導体装置の製造方法において、工程数を削減し、効率的に感度の高い半導体装置の製造方法を提供することにある。
【００１４】
上記課題を解決するために本発明の半導体装置の製造方法は、複数の配線層を有する半導体装置の製造方法において、第一の配線層は所望パターンを複数に分割し、前記分割されたパターンをつなぎ合わせて露光することでパターン形成され、第二の配線層は一括露光によりパターン形成されることを特徴とする。
【００１５】
又、本発明の別の目的は、つなぎ露光を用いた固体撮像装置の製造方法において、工程数を削減し、効率的に感度の高い半導体装置の製造方法を提供することにある。
【００１６】
上記課題を解決するために本発明の固体撮像装置は、光を信号電荷に変換する光電変換領域を有する画素と、第一の配線層と第二の配線層とからなる複数の配線層と、を有する固体撮像装置の製造方法において、第一の配線層は所望パターンを複数に分割し、前記分割されたパターンをつなぎ合わせて露光することでパターン形成され、第二の配線層は一括露光によりパターン形成されることを特徴とする。
【００１７】
【発明の実施の形態】
（実施形態１）
図１は、本発明の半導体装置の製造方法を用いて形成された半導体装置の上面図である。尚、本実施形態においては半導体装置の一例として、光を信号電荷に変換する光電変換領域を有する固体撮像装置を例にあげて説明するが、本発明は固体撮像装置に限定されず、複数の配線層を有する半導体装置であれば良い。
【００１８】
尚、図１において、１は光電変換領域としてのフォトダイオード、２は増幅トランジスタとしてのソースフォロア入力ＭＯＳトランジスタ、３は転送スイッチとしての転送ＭＯＳトランジスタ、４はリセットスイッチとしてのリセットＭＯＳトランジスタ、５は選択スイッチとしての選択ＭＯＳトランジスタ、６は第一の配線層としての垂直信号線（垂直方向配線）、１１は単位画素領域を表している。尚、本実施形態の単位画素領域１１はフォトダイオード１、ソースフォロア入力ＭＯＳトランジスタ２、転送ＭＯＳトランジスタ及び選択ＭＯＳトランジスタを含んだ相補性金属酸化膜半導体（ＣＭＯＳ）を一例として用いているが、本発明は本画素構造に限定されない。１２は第二の配線層としての駆動配線（水平方向配線）、１３は第二の配線層としてのＧＮＤ配線（水平方向配線）、１４はトランジスタのソース・ドレイン領域、Ｘ−Ｘ’はつなぎ露光技術を用いて複数のパターンをつないだ際のつなぎ位置である。
【００１９】
尚、第一の配線層及び第二の配線層は、それぞれが複数の配線層であっても良い。
【００２０】
例えば、本実施形態においては第一配線層として駆動配線１２及び
ＧＮＤ配線１３が同一の配線層で形成されているが、別々の配線層で形成されていても良い。
【００２１】
又、本図においてＧＮＤとＧＮＤ配線およびゲートと駆動配線の接続は省略されている。
【００２２】
又、図１は２画素のみを示しているが、実際の固体撮像装置は、このような構造の画素が２次元状に多数隣接して配置されている。
【００２３】
本実施形態においては、つなぎ位置を跨がない垂直信号線６は、例えば微細加工対応の縮小投影装置でつなぎ露光により形成し、つなぎ位置を跨ぐ領域を有する駆動配線１２及びＧＮＤ配線１３は露光面積の大きい縮小投影装置を用いて一括露光により形成していることを特徴とする。
【００２４】
すなわち、つなぎ位置を跨ぐ領域を有する第二の配線層は露光面積の大きい縮小投影装置を用いて一括露光することを特徴とする。
【００２５】
又、つなぎ位置を跨がない第一の配線層は、つなぎ位置を跨ぐことがないため、微細加工対応の縮小投影装置で微細配線を形成することが可能である。すなわち、所望パターンを複数に分割し、分割されたパターンをつなぎ合わせて露光することでパターン形成を得る。
【００２６】
従って、本実施形態の半導体装置の製造方法は、つなぎ位置を跨がない配線層を微細加工対応の縮小投影装置を用いてつなぎ露光で形成し、つなぎ位置を跨ぐ領域を有する配線層は露光面積の大きい縮小投影装置を用いて一括露光する。すなわち、つなぎ位置を跨ぐ領域を有する配線層はマージンを考慮に入れて微細加工対応の縮小投影露光装置を用いてつなぎ露光で配線層を形成する場合に比べて、工程数を各段に減らすことが可能となり、効率的に、感度の高い固体撮像装置を得ることが可能となる。
【００２７】
尚、例えば半導体装置としての固体撮像装置が、図１に示すような画素を複数有し、長辺を横方向、短辺を縦方向とした長方形を有する場合、縮小投影装置でのパターン形成におけるショット内の有効な領域のアスペクト比はおよそ縦：横＝１：１であるために、効率の良いつなぎ露光としては、図２に示す水平方向に２分割あるいは図３に示す３分割する方法が考えられる。
【００２８】
図２はチップ２００をつなぎ位置２０１により、パターンＬ、パターンＲに２分割し、それぞれをショットＬ、ショットＲで露光するものである。
【００２９】
図３はチップ３００をつなぎ位置３０１、つなぎ位置３０２により、パターンＬ、パターンＭ、パターンＲに３分割し、それぞれをショットＬ、ショットＭ、ショットＲで露光するものである。
【００３０】
図４（Ａ）は垂直方向配線であるｍｅｔａｌ１をつなぎ露光によってパターン形成する様子を説明する図であり、１チップを図中分割位置によって２分割し、ショットＬ、ショットＲによってつなぎ露光することにより所望パターンを形成する。図１の単位画素においてつなぎ位置４０１は、ｍｅｔａｌ１を跨がないような位置に選ぶ。図４（Ｂ）はｍｅｔａｌ２を一括露光によってパターン形成する様子を説明している。
【００３１】
以上説明したように本発明の半導体装置及び固体撮像装置の製造方法によって、高開口率の確保、従って感度向上、或いは、適切な開口形状を得ることにより周辺画素の感度向上を図ることが可能となる。
【００３２】
また、縮小投影装置のショット内では像高が大きくなるに従って解像度が低下する。例えば像高が大きくなると図４（Ａ）のつなぎ位置４０１付近で解像度が低下する。すなわちつなぎ位置４０１付近においてパターンが存在する場合、解像度の低下によるパターン不良の発生が起こり得る。このようなパターン不良を避ける為に、図５（Ｂ）に示すように１チップをつなぎ位置５０１及び５０２によって３分割し、ショットＬ、ショットＭ、ショットＲによってつなぎ露光することにより所望パターンを形成する方法も考えられる。これにより像高の低い、従って解像度の高いレンズ中央に近い部分での良好なパターン形成により半導体装置或いは固体撮像装置を形成することが可能である。
【００３３】
尚、つなぎ位置の位置及びつなぎ回数は、チップの大きさ或いは露光装置の性能によって適宜決まり得るものであり、本実施形態の回数に限定されない。
【００３４】
次に、図６は本発明の半導体装置及び固体撮像装置の製造方法で形成された固体撮像装置に搭載可能なＣＭＯＳセンサの単位画素の一例を示した回路図である。
【００３５】
尚、既に前述した部分と同様の部分には同一符号を付している。
【００３６】
具体的に説明するに、フォトダイオード１は転送ＭＯＳトランジスタ３を介してソースフォロア入力ＭＯＳトランジスタ２のゲートに接続され、ソースフォロア入力ＭＯＳトランジスタのソースは選択ＭＯＳトランジスタ５を介して垂直信号線６へと接続されている。また、ソースフォロア入力ＭＯＳトランジスタ２のゲートを所定電位にリセットするリセットＭＯＳトランジスタ４が設けられている。また、駆動時の過渡的なＧＮＤ電位の変動を抑制するために画素毎にＧＮＤに接続されるＧＮＤ配線が設けられている（本図では省略）。
【００３７】
次に、本画素の動作を図７の等価回路図および図８のタイミングチャートを用いて説明する。図７において、単位画素は図６の等価回路図で示されるものである。また、図７において単位画素とＧＮＤの接続は省略されている。垂直走査回路７によってある行（ｎ行とする）が選択されたとき、まずリセット信号φＲＥＳ（ｎ）がローとなり、リセットスイッチがオフする。次に選択信号φＳＥＬ（ｎ）がハイとなり、選択スイッチがオンとなりことで増幅ＭＯＳトランジスタのソースは垂直出力線と導通し、選択された画素と定電流負荷８によって、ソースフォロア回路が形成される。つづいてφＴＮがハイとなり、転送ゲートを介して画素のリセット状態に対応するＮ出力がラインメモリ９に読み出される。その後、転送パルスφＴＸ（ｎ）によって転送スイッチが一定期間オンとなり、光電変換素子で発生した光信号が増幅ＭＯＳトランジスタのゲートに転送される。ひきつづきφＴＳがハイとなり、光信号に対応したＳ出力がラインメモリに読み出される。次に、逐次、水平走査回路によって選択された列のＮ信号、Ｓ信号が読み出され、これら相関のあるＮ信号とＳ信号の差分を実行することにより、光応答出力が得られる。
【００３８】
このように、選択された行の画素の信号を同時にラインメモリに転送した後に逐次読み出すため、画素の駆動を行う選択ＭＯＳトランジスタ、転送ＭＯＳトランジスタ、リセットＭＯＳトランジスタの制御線はつなぎ位置を跨ぐ水平方向の配線により構成され、つなぎ位置を跨がない信号線は垂直方向の配線で構成される。尚、本実施形態においては、ＧＮＤ線はつなぎ位置を跨ぐ領域を有する水平方向で形成されている。
【００３９】
（実施形態２）
図９は本発明の半導体装置の製造方法を用いて形成された半導体装置の上面図である。尚、本実施形態においては第一実施形態と同様に半導体装置の一例として、光を信号電荷に変換する光電変換領域を有する固体撮像装置を例にあげて説明するが、本発明は固体撮像装置に限定されず、複数の配線層を有する半導体装置であれば良い。
【００４０】
２０は第一の配線層としてつなぎ位置を跨がない配線層としてのＧＮＤ配線である。
【００４１】
尚、既に前述した部分と同様の部分には同一符号を付している。
【００４２】
図９で示される単位画素は高開口率を確保するため、つなぎ位置を跨ぐ領域を有する第二の配線層として駆動配線１２、つなぎ位置を跨がない第一の配線層線としてＧＮＤ配線２０及び垂直出力線６を垂直方向配線としている。本例では、第二の配線層としての水平方向配線はｍｅｔａｌ２で構成され、第一の配線層はｍｅｔａｌ１で構成されている。
【００４３】
本実施形態は図６で示される単位画素のＧＮＤ線を垂直方向配線で構成した場合のレイアウト図の一例であり、本図においてゲートと駆動配線の接続は省略されている。
【００４４】
また、図９は２画素のみを示しているが、実際の固体撮像装置は、このような構造の画素が２次元状に多数隣接して配置されている。
【００４５】
本実施形態が第一実施形態と異なる点は、第一実施形態ではＧＮＤ配線１３はつなぎ位置を跨ぐ領域を有する様に一括露光で配置していたのに対し、本実施形態ではＧＮＤ配線２０はつなぎ位置を跨がない様につなぎ露光技術を用いて形成されている点である。
【００４６】
具体的に説明するに、前述したようにつなぎ位置を跨ぐ領域を有する配線層は、つなぎ露光技術を用いてもマージンを考慮する必要があるので一括露光に比べて配線幅、配線間スペースで有利になり得ない。すなわち、つなぎ位置を跨ぐ領域を有する第二の配線層は一括露光、つなぎ露光いずれの方法を用いた場合でも配線幅、配線間スペースに関して微細加工を行うことができず、開口率の低下、感度の低下、或いは開口形状の偏り、周辺画素の感度低下、また更には、分割位置の左右のショットのアライメントズレに起因する感度ズレがあった。従って、つなぎ位置を跨ぐ領域を有する第二の配線層は少ない程良い。
【００４７】
さらに具体的に説明するに、図１０（Ａ）は実施形態１の図１に示す固体撮像装置が例えば画素数３００万画素の固体撮像装置の中央付近に配置された中央画素の際の線１０−１０’における模式的断面図、図１０（Ｂ）は実施形態１の図１に示す固体撮像装置が例えば画素数３００万画素の端部付近に配置された周辺画素の際の線１０−１０’における模式的断面図、図１１（Ａ）は本実施形態の図９に示す固体撮像装置が例えば画素数３００万画素の固体撮像装置の中央付近に配置された中央画素の際の線１１−１１における模式的断面、図１０（Ｂ）は本実施形態の図９に示す固体撮像装置が例えば画素数３００万画素の端部付近に配置された周辺画素の際の線１１−１１’における模式的断面図である。
【００４８】
図１０（Ａ）及び図１０（Ｂ）においてｍｅｔａｌ２の配線層は、選択ＭＯＳトランジスタ５、転送ＭＯＳトランジスタ３、リセットＭＯＳトランジスタ４の駆動配線１２及びＧＮＤ配線層１３を有する配線層である。また、ｍｅｔａｌ２は遮光層兼電源を兼ねている。図１０（Ａ）で示される中央画素は、ｍｅｔａｌ２の配線層であるＧＮＤ配線層１３と転送ＭＯＳトランジスタ３の駆動配線１２とによって光路が決定されている。しかしながら図１０（Ｂ）に示すように、周辺画素では中央画素に比べて斜め方向から入射する光が多いため中央画素（図１０（Ａ））と比較して光路が遮られる量が多く、従って周辺画素では中央画素よりも感度が低くなる。さらに、ｍｅｔａｌ２の配線層によって開口部が規定されているため、つなぎ位置の左右のショットのアライメントズレの違いによってつなぎ位置の左右で感度が異なるという問題も起こり得る。
【００４９】
一方、図１１（Ａ）及び図１１（Ｂ）ではＧＮＤ配線１３が無いため、光路は転送ＭＯＳトランジスタ３と選択ＭＯＳトランジスタ５の駆動配線で開口部が規定される。従って、周辺画素（図１１（Ｂ））において光が斜めから入射しても開口部が広いため光路が遮られ難い。従って、中央画素と周辺画素との感度のバラツキが低減された固体撮像装置が提供できる。さらには、つなぎ露光技術を用いて半導体装置及び固体撮像装置を製造した場合、つなぎ位置の左右のショットにおけるアライメントズレに起因する感度ズレが防げる。
【００５０】
尚、実施形態１及び本実施形態において、第二の配線層をｍｅｔａｌ１で構成し、第一の配線層をｍｅｔａｌ２で構成しても良い。この場合、ｍｅｔａｌ２をつなぎ露光によりパターン形成し、ｍｅｔａｌ１を一括露光によりパターン形成することにより、本発明の効果が得られる。
【００５１】
また、本発明は、単位画素の等価回路図が図４に示される例に限らず、つなぎ露光、一括露光の両者を用いてパターン形成を行う半導体装置及び固体撮像装置について適用可能なものである。例えば、図１２の等価回路図で示される単位画素を行列状に配置して成る固体撮像装置においても同様の効果が得られる。図１２と図４は、図４においては選択ＭＯＳトランジスタ５がソースフォロア入力ＭＯＳトランジスタ２に対して垂直出力線６側に接続されるのに対して、図１２においては選択ＭＯＳトランジスタ５がソースフォロア入力ＭＯＳトランジスタ２に対して電源側に接続される点で異なる。尚、動作タイミングは両者同様である。
【００５２】
【発明の効果】
以上述べたように、複数の配線層を有する半導体装置或いは固体撮像装置の製造方法において、つなぎ位置を跨ぐ領域を有する配線層を一括露光によりパターン形成し、つなぎ位置を跨がない配線層をつなぎ露光パターン形成することで工程数を各段に減らすことが可能となり、効率的に、感度の高い半導体装置或いは固体撮像装置を得ることが可能となった。
【００５３】
又、画素部の構成に関して、画素の駆動線を水平方向配線とし、駆動線以外の配線を垂直方向配線とすることにより、有効な微細化による高開口率の確保、従って感度向上、或いは、適切な開口形状を得ることによる周辺画素の感度向上、及び、つなぎ位置での感度ズレのない良好な画質を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の固体撮像装置の製造方法を用いて形成された固体撮像装置の実施形態１の単位画素の上面図である。
【図２】実施形態１におけるつなぎ露光を説明するための上面図である。
【図３】実施形態１におけるつなぎ露光を説明するための上面図である。
【図４】本発明の半導体装置の製造方法を説明した図である。
【図５】本発明の半導体装置の製造方法を説明した図である。
【図６】実施形態１のＣＭＯＳセンサの単位画素の等価回路図である。
【図７】実施形態１のＣＭＯＳセンサの動作を説明する等価回路図である。
【図８】実施形態１のＣＭＯＳセンサの動作を説明するタイミング図である。
【図９】本発明の固体撮像装置の製造方法を用いて形成された固体撮像装置の実施形態２の単位画素の上面図である。
【図１０】図１における線８−８’における模式的断面図である。
【図１１】図９における線９−９’における模式的断面図である。
【図１２】本発明の固体撮像装置の製造方法で形成された固体撮像装置の等価回路図である。
【図１３】従来技術の半導体装置の製造方法を説明するための模式的パターン図である。
【図１４】従来技術において、つなぎ露光を用いた際のつなぎ位置での配線形状を説明する図である。
【符号の説明】
１ フォトダイオード
２ ソースフォロア入力ＭＯＳトランジスタ
３ 転送ＭＯＳトランジスタ
４ リセットＭＯＳトランジスタ
５ 選択ＭＯＳトランジスタ
６ 垂直信号線
７ 垂直走査回路
８ 定電流源
９ ラインメモリ
１０ 水平走査回路
１１ 単位画素領域
１２ 駆動配線
１３ ＧＮＤ配線
Claims (8)
- 複数の配線層を有する半導体装置の製造方法において、
第一の配線層は所望パターンを複数に分割し、前記分割されたパターンをつなぎ合わせて露光することでパターン形成され、
第二の配線層は一括露光によりパターン形成されることを特徴とする半導体装置の製造方法。 - 前記第一の配線層は前記分割されたパターンをつなぎ合わせるつなぎ位置を跨がない配線層、前記第二の配線層は前記つなぎ位置を跨ぐ領域を有する配線層である請求項１に記載の半導体装置の製造方法。
- 前記第一の配線層は前記分割されたパターンをつなぎ合わせるつなぎ位置に平行する水平方向配線層、前記第二の配線層は前記つなぎ露光つなぎ位置に直交する垂直方向配線層である請求項１に記載の半導体装置の製造方法。
- 光を信号電荷に変換する光電変換領域を有する画素と、第一の配線層と第二の配線層とからなる複数の配線層と、を有する固体撮像装置の製造方法において、
第一の配線層は所望パターンを複数に分割し、前記分割されたパターンをつなぎ合わせて露光することでパターン形成され、
第二の配線層は一括露光によりパターン形成されることを特徴とする固体撮像装置の製造方法。 - 前記第一の配線層は前記分割されたパターンをつなぎ合わせるつなぎ位置を跨がない配線層、前記第二の配線層は前記つなぎ位置を跨ぐ領域を有する配線層である請求項４に記載の固体撮像装置の製造方法。
- 前記第一の配線層は垂直方向配線層、前記第二の配線層は水平方向配線層である請求項４に記載の固体撮像装置の製造方法。
- 前記水平方向配線層は前記画素の駆動線である請求項６に記載の固体撮像装置の製造方法。
- 前記複数の配線層を形成する工程の前に、前記画素には相補性金属酸化膜半導体が形成される工程を有する請求項４記載の固体撮像装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002275019A JP4109944B2 (ja) | 2002-09-20 | 2002-09-20 | 固体撮像装置の製造方法 |
| TW092125506A TWI228824B (en) | 2002-09-20 | 2003-09-16 | Manufacturing methods of semiconductor device and solid state image pickup device |
| KR10-2003-0064885A KR100533400B1 (ko) | 2002-09-20 | 2003-09-18 | 반도체장치 및 고체촬상장치의 제조방법 |
| EP03021244A EP1401023B1 (en) | 2002-09-20 | 2003-09-18 | Manufacturing methods of semiconductor device and solid state image pickup device |
| DE60322808T DE60322808D1 (de) | 2002-09-20 | 2003-09-18 | Verfahren zur Herstellung von einer Halbleitervorrichtung und einer Festkörperbildaufnahmevorrichtung |
| CNB03158585XA CN1252800C (zh) | 2002-09-20 | 2003-09-19 | 半导体器件的制造方法 |
| US10/665,593 US7087983B2 (en) | 2002-09-20 | 2003-09-22 | Manufacturing methods of semiconductor devices and a solid state image pickup device |
| US11/132,242 US7838957B2 (en) | 2002-09-20 | 2005-05-19 | Semiconductor device having a plurality of photoelectric conversion elements, a transfer transistor, an amplifying transistor, a reset transistor, and a plurality of wirings defining an aperture of the photoelectric conversion elements |
| US12/911,844 US8183084B2 (en) | 2002-09-20 | 2010-10-26 | Methods of manufacturing solid state image pickup devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002275019A JP4109944B2 (ja) | 2002-09-20 | 2002-09-20 | 固体撮像装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004111802A true JP2004111802A (ja) | 2004-04-08 |
| JP4109944B2 JP4109944B2 (ja) | 2008-07-02 |
Family
ID=31944600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002275019A Expired - Fee Related JP4109944B2 (ja) | 2002-09-20 | 2002-09-20 | 固体撮像装置の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US7087983B2 (ja) |
| EP (1) | EP1401023B1 (ja) |
| JP (1) | JP4109944B2 (ja) |
| KR (1) | KR100533400B1 (ja) |
| CN (1) | CN1252800C (ja) |
| DE (1) | DE60322808D1 (ja) |
| TW (1) | TWI228824B (ja) |
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| JP2013145900A (ja) * | 2013-02-27 | 2013-07-25 | Renesas Electronics Corp | 固体撮像素子の製造方法及び固体撮像素子 |
| JP2013182943A (ja) * | 2012-02-29 | 2013-09-12 | Canon Inc | 固体撮像装置の製造方法 |
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Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7851837B2 (en) * | 2003-12-18 | 2010-12-14 | Panasonic Corporation | Light-collecting device and solid-state imaging apparatus |
| JP3890333B2 (ja) * | 2004-02-06 | 2007-03-07 | キヤノン株式会社 | 固体撮像装置 |
| JP4508891B2 (ja) * | 2005-01-28 | 2010-07-21 | キヤノン株式会社 | 光電変換装置、マルチチップ型イメージセンサ、密着型イメージセンサおよび画像読取装置 |
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| JP6134652B2 (ja) * | 2011-03-02 | 2017-05-24 | 日本テキサス・インスツルメンツ株式会社 | ハイブリッドピッチ分割パターン分割リソグラフィプロセス |
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| US9741669B2 (en) | 2016-01-26 | 2017-08-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming large chips through stitching |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5710926A (en) * | 1980-06-25 | 1982-01-20 | Toshiba Corp | Manufacture of semiconductor device |
| EP0440470B1 (en) * | 1990-02-02 | 1996-12-18 | Canon Kabushiki Kaisha | Exposure method |
| US5561317A (en) * | 1990-08-24 | 1996-10-01 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor devices |
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| JPH04326507A (ja) | 1991-04-25 | 1992-11-16 | Canon Inc | 半導体露光方法 |
| JPH05127186A (ja) | 1991-11-01 | 1993-05-25 | Canon Inc | 液晶表示素子用電極パターンの形成方法 |
| JPH05136020A (ja) * | 1991-11-11 | 1993-06-01 | Fujitsu Ltd | 半導体装置の露光方法 |
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-
2002
- 2002-09-20 JP JP2002275019A patent/JP4109944B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-16 TW TW092125506A patent/TWI228824B/zh not_active IP Right Cessation
- 2003-09-18 EP EP03021244A patent/EP1401023B1/en not_active Expired - Fee Related
- 2003-09-18 DE DE60322808T patent/DE60322808D1/de not_active Expired - Lifetime
- 2003-09-18 KR KR10-2003-0064885A patent/KR100533400B1/ko not_active IP Right Cessation
- 2003-09-19 CN CNB03158585XA patent/CN1252800C/zh not_active Expired - Fee Related
- 2003-09-22 US US10/665,593 patent/US7087983B2/en not_active Expired - Fee Related
-
2005
- 2005-05-19 US US11/132,242 patent/US7838957B2/en not_active Expired - Fee Related
-
2010
- 2010-10-26 US US12/911,844 patent/US8183084B2/en not_active Expired - Fee Related
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| US10798318B2 (en) | 2016-03-31 | 2020-10-06 | Sony Corporation | Solid-state imaging element, imaging device, and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1495855A (zh) | 2004-05-12 |
| US20040126934A1 (en) | 2004-07-01 |
| DE60322808D1 (de) | 2008-09-25 |
| US7838957B2 (en) | 2010-11-23 |
| CN1252800C (zh) | 2006-04-19 |
| KR100533400B1 (ko) | 2005-12-02 |
| KR20040025836A (ko) | 2004-03-26 |
| US8183084B2 (en) | 2012-05-22 |
| US20050212096A1 (en) | 2005-09-29 |
| EP1401023A2 (en) | 2004-03-24 |
| JP4109944B2 (ja) | 2008-07-02 |
| US20110045632A1 (en) | 2011-02-24 |
| US7087983B2 (en) | 2006-08-08 |
| TW200414526A (en) | 2004-08-01 |
| TWI228824B (en) | 2005-03-01 |
| EP1401023A3 (en) | 2006-03-15 |
| EP1401023B1 (en) | 2008-08-13 |
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| JP2005353632A (ja) | 固体撮像装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050920 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071127 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080318 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080407 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140411 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |