JP2016192467A - 半導体装置 - Google Patents

Abstract

【課題】複数回の露光によりチップ全体を露光処理する分割露光を行って形成される固体撮像素子であって、画素アレイ部に複数配置された画素のそれぞれが複数のフォトダイオードを有する固体撮像素子の性能を向上させる。【解決手段】分割露光の第１露光領域である第１領域１Ａの画素ＰＥ１が有するフォトダイオードＰＤ１、ＰＤ２のそれぞれに制御信号配線ＣＷ１、ＣＷ２を接続し、第２露光領域である第２領域２Ａの画素ＰＥ２が有するフォトダイオードＰＤ３、ＰＤ４のそれぞれに制御信号配線ＣＷ３、ＣＷ４を接続する。【選択図】図１

Description

本発明は、半導体装置に関し、特に、固体撮像素子を含む半導体装置に適用して有効な技術に関するものである。

デジタルカメラなどに用いられる撮像素子（画像素子）は、高画質化のために大きなチップサイズで形成される場合、その製造工程において１回の露光ではチップ全体を露光処理できないため、複数回の分割露光処理が行われる。

また、自動焦点システム機能を搭載したデジタルカメラで使用される像面位相差技術を適用した固体撮像素子においては、撮像素子を構成する複数の画素のそれぞれに２以上のフォトダイオードを設けることが知られている。

特許文献１（特開２００２−３３３５７０号公報）には、１つの画素内に２つのフォトダイオードを有する撮像装置において、当該２つのフォトダイオードのそれぞれを独立に制御することが記載されている。

特開２００２−３３３５７０号公報

複数の画素を有する固体撮像素子において、当該固体撮像素子に光を照射して撮像を行う際、当該光の光軸から遠い画素に対して照射される光の照度は、光軸の近傍の画素に照射される光の照度に比べて小さい。このことは、撮像により得られる画像の画質の低下、および自動合焦速度の低下の原因となる。

また、分割露光により形成される固体撮像素子では、異なるマスクにより形成された画素同士の間で出力特性に差が生じる虞があり、このことも、撮像により得られる画像の画質の低下、および自動合焦速度の低下の原因となる。

その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である半導体装置は、行列状に並ぶ複数の画素を有する固体撮像素子において、第１領域の画素と第２領域の画素とをそれぞれ独立に制御し、各画素内の２つのフォトダイオードのそれぞれを独立に制御するものである。

本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。

本発明の実施の形態１である半導体装置を示す平面レイアウトである。 本発明の実施の形態１である半導体装置を示す平面レイアウトである。 図２のＡ−Ａ線における断面図である。 本発明の実施の形態１である半導体装置を示す断面図である。 本発明の実施の形態１である半導体装置を示す等価回路図である。 本発明の実施の形態１である半導体装置を示す平面レイアウトである。 本発明の実施の形態１の変形例１である半導体装置を示す平面レイアウトである。 本発明の実施の形態１の変形例２である半導体装置を示す平面レイアウトである。 本発明の実施の形態２である半導体装置を示す平面レイアウトである。 本発明の実施の形態２である半導体装置を示す平面レイアウトである。 本発明の実施の形態２の変形例１である半導体装置を示す平面レイアウトである。 本発明の実施の形態２の変形例２である半導体装置を示す平面レイアウトである。 本発明の実施の形態２の変形例２である半導体装置を示す平面レイアウトである。 図１３のＢ−Ｂ線における断面図である。 本発明の実施の形態３である半導体装置を示す平面レイアウトである。 本発明の実施の形態３の変形例である半導体装置を示す平面レイアウトである。 比較例の半導体装置を示す平面レイアウトである。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、本願でいうマスクとは、エッチングまたはイオン注入の保護膜として用いるハードマスクおよびフォトレジスト膜などを除いて、フォトリソグラフィ工程において露光の際に用いるフォトマスク（レチクル）を意味する。

（実施の形態１）
以下に、図１〜図５を用いて本実施の形態の半導体装置について説明する。本実施の形態の半導体装置は、固体撮像素子に係るものであり、特に、分割露光により形成され、かつ、１つの画素内に複数のフォトダイオードを有する固体撮像素子に係る。

図１は、本実施の形態に係る固体撮像素子を示す平面レイアウトである。本実施の形態の半導体装置である固体撮像素子ＩＳは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサであって、図１に示すように、画素アレイ部ＰＥＡと、画素アレイ部ＰＥＡを平面視において囲む周辺領域ＳＲとを有している。周辺領域ＳＲには、画素に制御信号を送る制御信号発生回路（制御信号発生部、制御信号発生手段）ＣＳが設けられている。つまり、周辺領域ＳＲは固体撮像素子ＩＳの端部である。

また、図示はしていないが、周辺領域ＳＲには、読み出し回路、出力回路および行選択回路などが設けられている。また、図示はしていないが、本固体撮像素子全体の動作を統括的に管理する制御回路も、周辺領域ＳＲに形成されている。

制御信号発生回路ＣＳを含むこれらの回路は、固体撮像素子ＩＳの角部、つまり、平面視において環状の矩形形状を有する周辺領域ＳＲの角部に配置されている。周辺領域ＳＲ内の角部以外の領域、つまり環状の矩形形状を有する周辺領域ＳＲの４辺のそれぞれに沿う延在部分には、例えば外部との電気的接続を行うためのパッド（図示しない）などが形成されている。

画素アレイ部ＰＥＡは、平面視において矩形形状を有している。画素アレイ部ＰＥＡには、複数の画素ＰＥ１、ＰＥ２がそれぞれ行列状に配置されている。図１に示すＸ軸方向は、固体撮像素子を構成する半導体基板の主面に沿う方向であって、画素ＰＥ１、ＰＥ２が直線状に複数配置されている行方向に沿う方向である。また、当該半導体基板の主面に沿う方向であって、当該Ｘ軸方向に対して直交するＹ軸方向は、画素ＰＥ１またはＰＥ２が直線状に複数配置されている列方向に沿う方向である。つまり、画素ＰＥ１、ＰＥ２はマトリクス状に並んで配置されている。なお、ここでは図を分かりやすくするため、Ｘ軸方向に並ぶ８列およびＹ軸方向に並ぶ２行の画素のみを示しているが、実際にはＸ軸方向およびＹ軸方向において、より多くの画素が配置されている。

ここで、画素アレイ部ＰＥＡのうち、第１領域１Ａには画素ＰＥ１が行列状（アレイ状）に複数並んで配置されており、画素アレイ部ＰＥＡのうち、第１領域１Ａと隣り合う第２領域２Ａには、画素ＰＥ２が行列状（アレイ状）に複数並んで配置されている。制御信号発生回路ＣＳは、画素ＰＥ２の近傍の周辺領域ＳＲの角部に形成されている。第１領域１Ａおよび第２領域２Ａは、境界線ＤＬを挟んで隣接している。境界線ＤＬは、Ｙ軸方向に沿う線である。図では境界線ＤＬを破線で示している。

本実施の形態の固体撮像素子は、分割露光により形成された半導体チップである。つまり、固体撮像素子のようにチップの面積が大きい半導体装置の製造工程においては、１枚のマスクで露光できる範囲は限られていることから、１枚のマスクを用いた１回の露光、つまり１回のショットで、半導体ウエハ内の１枚のチップとなる領域の全てを露光できない場合がある。

この場合には、例えば２枚のマスクを用い、２回露光を行うことで、１枚のチップとなる領域の全てを露光する。このような分割露光、つまりつなぎ露光による露光処理においては、１枚のチップとなる領域のうち、例えば第１露光領域を第１のショットにより露光し、第２露光領域を第２のショットにより露光する。このようにして半導体基板上のフォトレジスト膜を２回露光し、その後現像することで、所定のレジストパターンを形成し、半導体装置の製造を行う。

図１に示す第１領域１Ａは、上記第１露光領域の一部であり、第２領域２Ａは、上記第２露光領域の一部である。図において、境界線ＤＬよりも左側の画素アレイ部ＰＥＡおよび周辺領域ＳＲに形成される素子および配線などは、第１露光領域用のマスクにより形成され、境界線ＤＬよりも右側の画素アレイ部ＰＥＡおよび周辺領域ＳＲに形成される素子および配線などは、第２露光領域用のマスクにより形成される。

分割露光では第１領域１Ａと第２領域２Ａとを異なるマスクで露光するため、行列状に並ぶ複数の画素ＰＥ１のグループ（一群）に対し、行列状に並ぶ複数の画素ＰＥ２のグループ（一群）は、１方向にずれた位置に形成されることが考えられる。これは、分割露光において異なるマスクを用いて別々の領域にそれぞれ露光処理を行う際、露光装置に起因する寸法変動またはマスクの重ね合わせ誤差などが生じることに起因して、複数のマスクのそれぞれにより形成されたパターン同士の間で、位置または大きさに差が生じるためである。

画素ＰＥ１は、照射される光の強度に応じた信号（電荷）を生成するフォトダイオード（受光素子、光電変換部）ＰＤ１、ＰＤ２を有し、１つのマイクロレンズＭＬ（図２参照）を有している。画素ＰＥ２は、照射される光の強度に応じた信号（電荷）を生成するフォトダイオード（受光素子、光電変換部）ＰＤ３、ＰＤ４を有し、１つのマイクロレンズＭＬ（図２参照）を有している。つまり、画素ＰＥ１、ＰＥ２は、それぞれの内部に２つのフォトダイオードを有している。

制御信号発生回路ＣＳには、画素アレイ部ＰＥＡの画素ＰＥ１、ＰＥ２を制御するための制御信号配線ＣＷ１〜ＣＷ４が接続されており、制御信号配線ＣＷ１〜ＣＷ４は、第２領域２Ａ側の周辺領域ＳＲ上をＹ軸方向に沿って通って、画素アレイ部ＰＥＡ上にＸ軸方向に沿って延伸している。制御信号発生回路ＣＳからＹ軸方向に延在する制御信号配線ＣＷ１〜ＣＷ４は、第２領域２ＡのＸ軸方向の端部の辺に沿う周辺領域ＳＲの直上に形成されており、周辺領域ＳＲの他の領域の直上には形成されていない。制御信号配線ＣＷ１〜ＣＷ４のそれぞれは、周辺領域ＳＲの直上から、Ｘ軸方向に沿って画素アレイ部ＰＥＡ上に枝分かれして複数延伸している。

つまり、制御信号配線ＣＷ１〜ＣＷ４のそれぞれは、画素アレイ部ＰＥＡの第１領域１Ａと第２領域とが並ぶ方向において、画素アレイ部ＰＥＡの外側から、画素アレイ部ＰＥＡ側に延在している。

制御信号発生回路ＣＳから延びる制御信号配線ＣＷ１、ＣＷ２は、それぞれ第２領域２Ａ上を通って第１領域１Ａの画素ＰＥ１に接続されており、制御信号発生回路ＣＳから延びる制御信号配線ＣＷ３、ＣＷ４は、それぞれ第２領域２Ａの画素ＰＥ２に接続されている。図を分かりやすくするため、ここでは、第２領域２Ａにおいて、制御信号配線ＣＷ１、ＣＷ２が画素ＰＥ２の下側を通るような表現を用いているが、実際には制御信号配線ＣＷ１〜ＣＷ４は、いずれも各画素のフォトダイオードよりも上に形成されている。

具体的には、制御信号配線ＣＷ１は、画素ＰＥ１内のフォトダイオードＤ１において生成された電荷の転送を制御するための転送トランジスタを構成するゲート電極に電気的に接続されている。制御信号配線ＣＷ２は、画素ＰＥ１内のフォトダイオードＤ２において生成された電荷の転送を制御するための転送トランジスタを構成するゲート電極に電気的に接続されている。すなわち、制御信号配線ＣＷ１、ＣＷ２のそれぞれは、画素アレイ部ＰＥＡ内の第２領域２Ａの直上を通って、第１領域１Ａの各画素ＰＥ１の２つのフォトダイオードのうちの一方に接続されている。図では、各制御信号配線に黒丸を付すことで、当該黒丸と重なるフォトダイオードおよび制御信号配線とが接続されていることを示している。

同様に、制御信号配線ＣＷ３は、画素ＰＥ２内のフォトダイオードＤ３において生成された電荷の転送を制御するための転送トランジスタを構成するゲート電極に電気的に接続されている。制御信号配線ＣＷ４は、画素ＰＥ２内のフォトダイオードＤ４において生成された電荷の転送を制御するための転送トランジスタを構成するゲート電極に電気的に接続されている。すなわち、制御信号配線ＣＷ３、ＣＷ４のそれぞれは、画素アレイ部ＰＥＡ内の第２領域２Ａの各画素ＰＥ２の２つのフォトダイオードのうちの一方に接続されており、第１領域１Ａの直上には形成されていない。

ここで、制御信号発生回路ＣＳは、各フォトダイオードに隣接して形成された転送トランジスタのゲート電極に送る信号を制御する回路である。後述するように、制御信号発生回路ＣＳは、画素ＰＥ１またはＰＥ２のそれぞれが有する周辺トランジスタの一部である選択トランジスタまたはリセットトランジスタのゲート電極に送る信号を制御する回路であってもよいが、ここでは基本的に、制御信号発生回路ＣＳが転送トランジスタの制御用回路であるものとして説明をする。

以下では、図２を用いて、複数の画素およびそれらの画素に接続された配線の具体的なレイアウトについて説明する。図２は、本実施の形態の半導体装置である固体撮像素子の一部を拡大して示す平面レイアウトである。ここでは、１つの画素ＰＥ１と、当該画素ＰＥ１に対して境界線ＤＬを挟んで並ぶように配置された２つの画素ＰＥ２とを示す。各画素のそれぞれは、配線のレイアウトを除き概ね同じ構造を有しているため、以下では例として画素ＰＥ１の構成について説明する。

図２に示すように、画素ＰＥ１は、１つのマイクロレンズＭＬと、受光部内のフォトダイオードＰＤ１、ＰＤ２とを有している。画素ＰＥ１では、平面視において、１つのマイクロレンズＭＬと２つのフォトダイオードＰＤ１、ＰＤ２とが重なるようにそれぞれ配置されている。なお、画素ＰＥ２では、マイクロレンズＭＬと２つのフォトダイオードＰＤ３、ＰＤ４が重なって配置されている。図では、マイクロレンズＭＬの輪郭を破線で示している。

画素ＰＥ１内において、上記受光部の周囲には複数の周辺トランジスタおよび基板コンタクト部（図示しない）が配置されており、受光部、周辺トランジスタおよび基板コンタクト部のそれぞれの活性領域の周縁は、素子分離領域ＥＩにより囲まれている。ここでいう周辺トランジスタとは、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのそれぞれを指す。

上記受光部を含む活性領域ＡＲは、平面視において矩形に近い形状を有している。１つの画素ＰＥ１内において、各周辺トランジスタは同一の活性領域に形成されており、当該活性領域は上記受光部の活性領域ＡＲの１辺に沿ってＸ軸方向に延在している。図示はしていないが、基板コンタクト部を構成する活性領域は、例えば、上記受光部の活性領域ＡＲの他の１辺に沿ってＹ軸方向に延在しているか、または、例えば活性領域ＡＲの近傍に島状に形成されている。

活性領域ＡＲの他の１辺であって、周辺トランジスタが形成されている側の反対側の１辺には、活性領域ＡＲのフォトダイオードＰＤ１をソース領域とする転送トランジスタＴＸ１と、活性領域ＡＲのフォトダイオードＰＤ２をソース領域とする転送トランジスタＴＸ２とが形成されている。つまり、活性領域ＡＲ内において、フォトダイオードＰＤ１、ＰＤ２はＸ軸方向に並んで配置されており、フォトダイオードＰＤ１、ＰＤ２のそれぞれに対応して、転送トランジスタＴＸ１、ＴＸ２がＸ軸方向に並んで配置されている。

各周辺トランジスタのそれぞれはＹ軸方向に延在するゲート電極ＧＥを有し、転送トランジスタＴＸ１、ＴＸ２のそれぞれは、Ｘ軸方向に延在するゲート電極ＧＥを有している。ゲート電極ＧＥは例えばポリシリコンからなり、半導体基板上にゲート絶縁膜（図示しない）を介して形成されている。

周辺トランジスタが形成された活性領域においては、Ｘ軸方向においてリセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬが順に並んで配置されている。リセットトランジスタＲＳＴと増幅トランジスタＡＭＩとは、互いのドレイン領域を共有している。また、リセットトランジスタＲＳＴのソース領域は、転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレイン領域、つまりフローティングディフュージョン（浮遊拡散部）ＦＤに接続されている。増幅トランジスタＡＭＩのソース領域は、選択トランジスタＳＥＬのドレイン領域として機能する。選択トランジスタＳＥＬのソース領域は、図５を用いて説明するように、出力線ＯＬに接続されている。

図２に示す転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレイン領域、選択トランジスタＳＥＬのソース領域、リセットトランジスタＲＳＴのソース領域および増幅トランジスタＡＭＩのドレイン領域は、半導体基板の主面に形成されたＮ^＋型の半導体領域であり、基板コンタクト部（図示しない）は、半導体基板の主面に形成されたＰ^＋型の半導体領域である。それらの半導体領域の上面には、コンタクトプラグＣＰがそれぞれ接続されている。また、図示はしていないが、各周辺トランジスタのそれぞれのゲート電極ＧＥの上面にもコンタクトプラグが接続されている。なお、ここでは周辺トランジスタに接続された配線の図示を省略している。

基板コンタクト部（図示しない）は、接地電位ＧＮＤ（図５参照）が印加される領域であり、半導体基板上面のウェルの電位を０Ｖに固定することで、周辺トランジスタのしきい値電圧のばらつきの発生を防ぐ役割を有している。

受光部である活性領域ＡＲ内においてＸ軸方向に並ぶフォトダイオードＰＤ１およびフォトダイオードＰＤ２は、いずれもＹ軸方向に延在する半導体素子である。つまり、フォトダイオードＰＤ１、ＰＤ２のそれぞれの長手方向はＹ軸方向に沿う。

図３および図４を用いて後述するように、フォトダイオードＰＤ１は、半導体基板の主面に形成されたＮ⁻型半導体領域Ｎ１と、Ｐ型の半導体領域であるウェル領域ＷＬとからなる。同様に、フォトダイオードＰＤ２は、半導体基板の主面に形成されたＮ⁻型半導体領域Ｎ２と、ウェル領域ＷＬとからなる。図２に示す受光素子であるフォトダイオードＰＤ１、ＰＤ２は、Ｎ⁻型半導体領域Ｎ１、Ｎ２の形成領域に形成されているものとみなすことができる。活性領域ＡＲ内の受光部において、Ｎ⁻型半導体領域Ｎ１、Ｎ２が形成された領域以外の領域には、Ｐ⁻型のウェル領域ＷＬが形成されている。

活性領域ＡＲは平面視において矩形に近い形状を有しているが、矩形の４辺のうちの１辺には突出部が２つ形成されており、それらの突出部のうち、一方の突出部には転送トランジスタＴＸ１のドレイン領域（フローティングディフュージョンＦＤ）が形成され、もう一方の突出部には転送トランジスタＴＸ２のドレイン領域（フローティングディフュージョンＦＤ）が形成されている。また、２つの突出部のそれぞれの上を跨ぐように、ゲート電極ＧＥが配置されている。

当該２つの突出部は互いに接続されている。つまり、活性領域ＡＲは、矩形のパターンと、当該矩形パターンの１辺から突出し、互いに接続された２つの突出パターンとを含む環状レイアウトを有している。よって、転送トランジスタＴＸ１、ＴＸ２は互いのフローティングディフュージョンＦＤを共有している。環状に形成された活性領域ＡＲに囲まれた領域には、活性領域ＡＲの外側と同様に素子分離領域ＥＩが形成されている。なお、２つの突出部は半導体基板ＳＢの主面において接続されていなくてもよい。つまり、活性領域ＡＲは環状構造を有していなくてもよい。この場合、転送トランジスタＴＸ１、ＴＸ２のそれぞれのフローティングディフュージョンＦＤは、互いに半導体基板上のコンタクトプラグおよび配線により電気的に接続される。

ここまでは画素ＰＥ１の構造について説明したが、画素ＰＥ２も同様の構造を有している。つまり、画素ＰＥ２は、平面視においてマイクロレンズＭＬと重なる活性領域ＡＲ内に、Ｘ軸方向において並ぶフォトダイオードＰＤ３、ＰＤ４を有しており、活性領域ＡＲの近傍には周辺トランジスタが形成されている。

ここで、第１領域１Ａの画素ＰＥ１と、第２領域２Ａの画素ＰＥ２とは、分割露光により異なるマスクを用いて形成されるため、互いの位置が境界線ＤＬを境にして１方向にずれている。よって、画素アレイ部において、複数の画素ＰＥ１と複数の画素ＰＥ２とはＸ軸方向においてほぼ直線状に並んで配置されているが、厳密には、複数の画素ＰＥ１と複数の画素ＰＥ２とは形成位置にずれがある。よって、互いに隣り合う２つの画素ＰＥ１同士の間隔と、互いに隣り合う２つの画素ＰＥ２同士の間隔とはほぼ同一であるが、当該間隔と、隣り合う画素ＰＥ１とＰＥ２との間隔とには差がある。

ここで、図の右側に示すように、画素ＰＥ２の転送トランジスタＴＸ１、ＴＸ２のそれぞれのゲート電極ＧＥの上面にはコンタクトプラグＣＰが接続されており、当該コンタクトプラグＣＰは、フォトダイオードＰＤ３、ＰＤ４、転送トランジスタＴＸ１およびＴＸ２よりも上の配線Ｍ１に接続されている。配線Ｍ１は、半導体基板上に積層された複数の配線層のうち、一番下の第１配線層を構成する。

ここでは、図を分かりやすくするため、ここでは配線Ｍ１を図の右側の画素ＰＥ２にのみ示しているが、全ての画素に配線Ｍ１および配線Ｍ１とゲート電極ＧＥとを接続するコンタクトプラグＣＰが形成されている。つまり、配線Ｍ１は、各画素ＰＥ１、ＰＥ２の転送トランジスタＴＸ１、ＴＸ２のそれぞれのゲート電極ＧＥに１つずつ接続されている。また、図では、フローティングディフュージョンＦＤに接続されたコンタクトプラグおよび配線の図示は省略している。

転送トランジスタＴＸ１のゲート電極ＧＥに接続された配線Ｍ１は、当該ゲート電極ＧＥの直上から、平面視において、画素ＰＥ２の活性領域ＡＲの短辺に沿ってＹ軸方向に延在している。転送トランジスタＴＸ２のゲート電極ＧＥに接続された配線Ｍ１も同様に、活性領域ＡＲの他方の短辺に沿ってＹ軸方向に延在している。また、画素ＰＥ１においても、同様に転送トランジスタＴＸ１、ＴＸ２のそれぞれのゲート電極ＧＥに配線Ｍ１が接続されている。配線Ｍ１は、各転送トランジスタＴＸ１、ＴＸ２のそれぞれのゲート電極ＧＥに送られた信号を検出するための配線である。

また、画素ＰＥ１の転送トランジスタＴＸ１に接続された配線Ｍ１（図示しない）は、画素ＰＥ１の転送トランジスタＴＸ１のゲート電極ＧＥの直上において、ビアＶ１を介して制御信号配線ＣＷ１に接続されている。同様に、画素ＰＥ１の転送トランジスタＴＸ２に接続された当該配線Ｍ１（図示しない）は、画素ＰＥ１の転送トランジスタＴＸ２のゲート電極ＧＥの直上において、ビアＶ１を介して制御信号配線ＣＷ２に接続されている。

また、画素ＰＥ２の転送トランジスタＴＸ１に接続された配線Ｍ１は、画素ＰＥ２の転送トランジスタＴＸ１のゲート電極ＧＥの直上において、ビアＶ１を介して制御信号配線ＣＷ３に接続されている。同様に、画素ＰＥ２の転送トランジスタＴＸ２に接続された当該配線Ｍ１は、画素ＰＥ２の転送トランジスタＴＸ２のゲート電極ＧＥの直上において、ビアＶ１を介して制御信号配線ＣＷ４に接続されている。なお、図２では、配線Ｍ１の下のコンタクトプラグＣＰを透過して示している。また、制御信号配線ＣＷ１〜ＣＷ４の下のビアＶ１を透過して示している。

制御信号配線ＣＷ１〜ＣＷ４は、上記複数の配線層のうち、第１配線層の１つ上の第２配線層を構成する。制御信号配線ＣＷ３、ＣＷ４のそれぞれは、Ｘ軸方向において、境界線ＤＬに隣接する画素ＰＥ２の上で終端しており、第１領域１Ａ上には延在していない。

このように本実施の形態では、第１領域１Ａの画素ＰＥ１および第２領域２Ａの画素ＰＥ２が有するフォトダイオードＰＤ１〜ＰＤ４のそれぞれに隣接する転送トランジスタＴＸ１、ＴＸ２のゲート電極ＧＥのそれぞれに、別々の制御信号配線ＣＷ１〜ＣＷ４が電気的に接続されている。つまり、フォトダイオードＰＤ１に隣接する転送トランジスタＴＸ１、フォトダイオードＰＤ２に隣接する転送トランジスタＴＸ２、フォトダイオードＰＤ３に隣接する転送トランジスタＴＸ１、および、フォトダイオードＰＤ４に隣接する転送トランジスタＴＸ２のそれぞれを独立して制御することができる。

なお、活性領域ＡＲおよび素子分離領域ＥＩの形成工程の露光処理に限らず、Ｎ⁻型半導体領域Ｎ１、Ｎ２、ゲート電極ＧＥ、層間絶縁膜、配線Ｍ１および制御信号配線ＣＷ１〜ＳＷ４などのそれぞれも、分割露光による複数の露光処理により形成される。それらの露光処理は、いずれも境界線ＤＬにより分離された別々の露光領域に対して、異なるマスクを用いて行われる。

つまり、Ｎ⁻型半導体領域Ｎ１、Ｎ２などを形成するためのイオン注入工程、およびコンタクトプラグＣＰを埋め込むコンタクトホールの形成工程など、いずれの工程においても分割露光は行われ、いずれの分割露光処理においても境界線ＤＬが分割の境界となる。この結果、Ｎ⁻型半導体領域Ｎ１、Ｎ２、ゲート電極、コンタクトホール、配線Ｍ１、制御信号配線ＣＷ１〜ＣＷ４などのそれぞれの平面レイアウトは、境界線ＤＬを挟む領域それぞれの領域においてずれた形状となる。

図２では、画素ＰＥ１を構成する活性領域ＡＲ、フォトダイオードＰＤ１、ＰＤ２並びに活性領域ＡＲの周辺のゲート電極ＧＥおよびコンタクトプラグＣＰなどが、画素ＰＥ２に対し同一の方向にずれた位置に形成された構造を示している。しかし、活性領域ＡＲ、フォトダイオードＰＤ１、ＰＤ２、ゲート電極ＧＥおよびコンタクトプラグＣＰなどは、それぞれ別のマスクを用いた別の露光工程によりパターン形成されるため、これらのパターンが同じ方向に同じずれ量でずれて形成されるとは限らない。つまり、異なる工程でパターン形成される活性領域、半導体領域、ゲート電極および配線などは、マスクの位置ずれにより同一の方向にずれて形成される訳ではなく、境界線ＤＬの近傍を境界として、様々な方向にずれて形成され得る。

図３には、１つの画素ＰＥ１のＡ−Ａ線における断面図、つまり、フォトダイオードＰＤ１、ＰＤ２が並ぶ方向に沿う断面図を示している。図３に示す断面図では、半導体基板ＳＢ上に積層された複数の層間絶縁膜同士の境界の図示を省略している。図３に示すように、Ｎ型の単結晶シリコンなどからなる半導体基板ＳＢの上面内には、Ｐ⁻型のウェル領域ＷＬが形成されている。ウェル領域ＷＬ上には、活性領域ＡＲと、他の活性領域とを区画する素子分離領域ＥＩが形成されている。素子分離領域ＥＩは例えば酸化シリコン膜からなり、半導体基板ＳＢの上面に形成された溝内に埋め込まれている。

ウェル領域ＷＬの上面内には、Ｎ⁻型半導体領域Ｎ１およびＮ２が素子分離領域ＥＩに挟まれて形成されている。Ｎ⁻型半導体領域Ｎ１とＰＮ接合を形成するウェル領域ＷＬはフォトダイオードＰＤ１のアノードとして機能する。Ｎ⁻型半導体領域Ｎ２とＰＮ接合を形成するウェル領域ＷＬはフォトダイオードＰＤ２のアノードとして機能する。Ｎ⁻型半導体領域Ｎ１とＮ⁻型半導体領域Ｎ２とは、素子分離領域ＥＩに挟まれた１つの活性領域ＡＲ内に設けられている。

このように、画素に形成された活性領域ＡＲ内には、Ｎ⁻型半導体領域Ｎ１およびウェル領域ＷＬからなるフォトダイオードＰＤ１と、Ｎ⁻型半導体領域Ｎ２およびウェル領域ＷＬからなるフォトダイオードＰＤ２とが形成されている。活性領域ＡＲ内においてフォトダイオードＰＤ１、ＰＤ２は、半導体基板ＳＢの上面にウェル領域ＷＬが露出している領域を介して並んで配置されている。Ｎ⁻型半導体領域Ｎ１、Ｎ２の形成位置は、図２のフォトダイオードＰＤ１、ＰＤ２のそれぞれの形成位置に対応する。つまり、Ｎ⁻型半導体領域Ｎ１、Ｎ２が形成された部分が、光電変換部として機能する。

Ｎ⁻型半導体領域Ｎ１、Ｎ２の形成深さは、ウェル領域ＷＬの形成深さよりも浅い。また、素子分離領域ＥＩが埋め込まれた半導体基板ＳＢの上面の溝の深さは、Ｎ⁻型半導体領域Ｎ１、Ｎ２の形成深さよりも浅い。

半導体基板ＳＢ上には、素子分離領域ＥＩ、フォトダイオードＰＤ１およびＰＤ２を覆うように層間絶縁膜ＩＦが形成されている。層間絶縁膜ＩＦは、複数の絶縁膜を積層した積層膜である。層間絶縁膜ＩＦ内には、複数の配線層が積層されており、最下層の第１配線層には、層間絶縁膜ＩＦに覆われた配線Ｍ１が形成されている。配線Ｍ１上には層間絶縁膜ＩＦを介して制御信号配線ＣＷ１〜ＣＷ４（図２参照）が形成されている。配線Ｍ１および制御信号配線ＣＷ１〜ＣＷ４は、例えばアルミニウム（Ａｌ）を主に含む配線である。層間絶縁膜ＩＦの上部にはカラーフィルタＣＦが形成されており、カラーフィルタＣＦ上にはマイクロレンズＭＬが形成されている。固体撮像素子の動作時において、光はマイクロレンズＭＬおよびカラーフィルタＣＦを介して、フォトダイオードＰＤ１、ＰＤ２に照射される。

フォトダイオードＰＤ１、ＰＤ２を含む活性領域ＡＲの直上には配線は形成されていない。これは、マイクロレンズＭＬから入射した光が配線により遮蔽され、画素の受光部であるフォトダイオードＰＤ１、ＰＤ２に照射されなくなることを防ぐためである。逆に、活性領域ＡＲ以外の領域に配線を配置することで、周辺トランジスタなどが形成された活性領域において光電変換が起こることを防いでいる。

図４には、１つの画素ＰＥ１の断面図、つまり、図３に示す断面図に直交する方向における断面図を示している。当該断面図は、フォトダイオードＰＤ１、フォトダイオードＰＤ１に隣接する転送トランジスタＴＸ１のゲート電極ＧＥ、当該ゲート電極ＧＥに接続されたコンタクトプラグＣＰ、配線Ｍ１、ビアＶ１、制御信号配線ＣＷ１およびＣＷ２を示すものである。

図４に示すように、半導体基板ＳＢの主面の活性領域ＡＲには、フォトダイオードＰＤ１を構成するＮ⁻型半導体領域Ｎ１と、Ｎ⁻型半導体領域であるフローティングディフュージョンＦＤとが離間して形成されている。Ｎ⁻型半導体領域Ｎ１とフローティングディフュージョンＦＤとの間の半導体基板ＳＢの主面上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。Ｎ⁻型半導体領域Ｎ１、フローティングディフュージョンＦＤおよびゲート電極ＧＥは、転送トランジスタＴＸ１を構成している。転送トランジスタＴＸ１およびフォトダイオードＰＤ１を覆うように、半導体基板ＳＢの主面上には層間絶縁膜ＩＦが形成されており、層間絶縁膜ＩＦ内には、ゲート電極ＧＥ上の配線Ｍ１と、配線Ｍ１上の制御信号配線ＣＷ１、ＣＷ２とが形成されている。

ゲート電極ＧＥと、その直上の配線Ｍ１とは、配線Ｍ１とゲート電極ＧＥとの間の層間絶縁膜ＩＦを貫通するコンタクトホール内に埋め込まれたコンタクトプラグＣＰにより電気的に接続されている。また、配線Ｍ１と、その直上の制御信号配線ＣＷ１とは、配線Ｍ１と制御信号配線ＣＷ１との間の層間絶縁膜ＩＦを貫通するビアホール内に埋め込まれたビアＶ１により電気的に接続されている。つまり、転送トランジスタＴＸ１のゲート電極ＧＥには、制御信号配線ＣＷ１から、ビアＶ１、配線Ｍ１およびコンタクトプラグＣＰを介して制御信号が送られる。

制御信号配線ＣＷ１、ＣＷ２は、半導体基板ＳＢの上方からフォトダイオードＰＤ１に照射される光を遮らないように、フォトダイオードＰＤ１と平面視において重ならないように配置されている。これは、図２に示す制御信号配線ＣＷ３、ＣＷ４も同様である。

本実施の形態の半導体装置である固体撮像素子において、１つの画素内に２つの光電変換部（例えばフォトダイオード）を設けているのは、例えば、本実施の形態の固体撮像素子を、像面位相差型の自動焦点システムを有するデジタルカメラに利用した場合に、合焦精度および速度を向上させることができるためである。このようなデジタルカメラでは、画素内の一方のフォトダイオードと、もう一方のフォトダイオードとのそれぞれが検出した信号のずれ量、つまり位相差から、合焦に必要なレンズの駆動量を算出し、短時間での合焦を実現することができる。よって、画素内に複数のフォトダイオードを設けることで、固体撮像素子内に微細なフォトダイオードをより多く形成することができるため、自動合焦の精度を向上させることができる。

なお、撮影画像を出力する際には、画素内の２つのフォトダイオードの信号（電荷）を１つの信号としてまとめて出力する。これにより、１つのフォトダイオードのみを有する画素を複数備えた固体撮像素子と同等の画質で画像を得ることができる。

また、本実施の形態では、フォトダイオードとしてＰ型のウェル領域をアノードとし、Ｎ⁻型半導体領域である拡散層をカソードとした場合について記載している。しかし、これに限らず、Ｎ型ウェルと当該Ｎ型ウェル中のＰ⁻型拡散層とからなるフォトダイオード、または、それらの表面に画素ウェルと同じ導電型の拡散層が表面に存在するフォトダイオードを有する固体撮像素子においても、同様の効果を奏することが可能である。また、固体撮像素子の種類はＣＭＯＳイメージセンサに限らず、ＣＣＤ（Charge Coupled Device、電荷結合素子）であっても同様の構造を実現することで、上記の効果を得ることが可能である。

次に、図５に本実施の形態の半導体装置が有する１つの画素の等価回路図を示す。図１に示す複数の画素ＰＥ１のそれぞれが、図５に示す回路を有している。また、図１に示すフォトダイオードＰＤ３、ＰＤ４を含む画素ＰＥ２も、図５に示す回路と同様の回路を有している。ここでは例として１つの画素ＰＥ１の回路および動作について説明するが、画素ＰＥ２の回路および動作も同様である。

図５に示すように、画素は、光電変換を行うフォトダイオードＰＤ１、ＰＤ２と、フォトダイオードＰＤ１で発生した電荷を転送する転送トランジスタＴＸ１と、フォトダイオードＰＤ２で発生した電荷を転送する転送トランジスタＴＸ２とを有している。また、画素は、転送トランジスタＴＸ１、ＴＸ２から転送される電荷を蓄積するフローティングディフュージョン（浮遊拡散部）ＦＤと、フローティングディフュージョンＦＤの電位を増幅する増幅トランジスタＡＭＩとを有している。

画素はさらに、増幅トランジスタＡＭＩで増幅された電位を、上記読み出し回路に接続された出力線ＯＬに出力するか否かを選択する選択トランジスタＳＥＬと、フォトダイオードＰＤ１、ＰＤ２のカソードおよびフローティングディフュージョンＦＤの電位を所定電位に初期化するリセットトランジスタＲＳＴとを備えている。転送トランジスタＴＸ１、ＴＸ２、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのそれぞれは、例えばＮ型のＭＯＳトランジスタである。

フォトダイオードＰＤ１、ＰＤ２のそれぞれのアノードには、マイナス側電源電位である接地電位ＧＮＤが印加され、フォトダイオードＰＤ１、ＰＤ２のカソードは、転送トランジスタＴＸ１、ＴＸ２のソースにそれぞれ接続されている。フローティングディフュージョンＦＤは、転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレインと、リセットトランジスタＲＳＴのソースと、増幅トランジスタＡＭＩのゲートとに接続されている。リセットトランジスタＲＳＴのドレインと、増幅トランジスタＡＭＩのドレインとには、プラス側電源電位ＶＣＣが印加される。増幅トランジスタＡＭＩのソースは、選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは、上述の読み出し回路に接続された出力線ＯＬに接続されている。

次に画素の動作について説明する。まず、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴのゲート電極に所定電位が印加されて、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴがともにオン状態となる。そうすると、フォトダイオードＰＤ１、ＰＤ２に残存する電荷およびフローティングディフュージョンＦＤに蓄積された電荷がプラス側電源電位ＶＣＣに向かって流れて、フォトダイオードＰＤ１、ＰＤ２およびフローティングディフュージョンＦＤの電荷が初期化される。その後、リセットトランジスタＲＳＴがオフ状態となる。

次に、入射光がフォトダイオードＰＤ１、ＰＤ２のＰＮ接合に照射されて、フォトダイオードＰＤ１、ＰＤ２で光電変換が発生する。その結果、フォトダイオードＰＤ１、ＰＤ２のそれぞれに電荷が発生する。この電荷は、転送トランジスタＴＸ１、ＴＸ２によってすべてフローティングディフュージョンＦＤに転送される。フローティングディフュージョンＦＤは転送されてきた電荷を蓄積する。これにより、フローティングディフュージョンＦＤの電位が変化する。

次に、選択トランジスタＳＥＬがオン状態となると、変化後のフローティングディフュージョンＦＤの電位が、増幅トランジスタＡＭＩによって増幅され、その後、出力線ＯＬに出力される。そして、読み出し回路は、出力線ＯＬの電位を読み出す。

なお、像面位相差式の自動合焦を行う際には、フォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を、転送トランジスタＴＸ１、ＴＸ２により同時にフローティングディフュージョンＦＤに転送するのではなく、各電荷を順次転送および読み出しを行うことで、フォトダイオードＰＤ１、ＰＤ２のそれぞれに電荷の値を読み出す。撮像を行う際には、フォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を同時にフローティングディフュージョンＦＤに転送する。つまり、静止画における出力は各画素における２つのフォトダイオードの活性領域の両方の出力和により算出される。

なお、図１では、制御信号線を固体撮像素子ＩＳの第２領域２Ａ側の角部に配置された転送ゲート用の制御信号発生回路ＣＳで信号を発生させ、第２領域２Ａおよび第１領域１Ａの順に信号を入力する場合について説明したが、勿論第１領域１Ａ側から第２領域２Ａ側に順に信号を供給する構造でも構わない。

本実施の形態の主な特徴は、左右の分割領域で異なる駆動条件で画素を制御することが可能であることと、各画素の有する２つのフォトダイオードのうち、画素アレイ部ＰＥＡの中心から遠いフォトダイオード同士を結線することで、当該中心から遠いフォトダイオード群と、当該中心から近いフォトダイオード群とのそれぞれの制御を別々に行うことが可能である点にある。

以下では、図１７に示す比較例を用いて、本実施の形態の半導体装置の効果について説明する。図１７は、比較例の半導体装置である固体撮像素子を示す平面レイアウトである。

図１７に示すように、比較例の固体撮像素子ＩＳＡは、制御信号配線の配線レイアウトを除き、図１に示す本実施の形態の固体撮像素子ＩＳと同じ構造を有している。つまり、比較例の固体撮像素子ＩＳＡは分割露光により形成されたものであり、第１領域１Ａの画素ＰＥ１と、第２領域２Ａの画素ＰＥ２とは、別々のマスクを用いて形成されている。

ここで、制御信号発生回路ＣＳから延伸する制御信号配線ＣＷＡ、ＣＷＢのそれぞれは、Ｘ軸方向に並ぶ１行の画素ＰＥ１、ＰＥ２の全てに接続されている。具体的には、所定の行の複数の画素ＰＥ１のそれぞれが有するフォトダイオードＰＤ１に隣接する転送トランジスタのゲート電極と、当該行の複数の画素ＰＥ２のそれぞれが有するフォトダイオードＰＤ３に隣接する転送トランジスタのゲート電極とに同一の制御信号配線ＣＷＡが接続されている。また、当該行の複数の画素ＰＥ１のそれぞれが有するフォトダイオードＰＤ２に隣接する転送トランジスタのゲート電極と、当該行の複数の画素ＰＥ２のそれぞれが有するフォトダイオードＰＤ４に隣接する転送トランジスタのゲート電極とに同一の制御信号配線ＣＷＢが接続されている。

また、制御信号配線ＣＷＡ、ＣＷＢは、Ｙ軸方向に並ぶ複数行の画素ＰＥ１、ＰＥ２の全てに接続されている。つまり、制御信号配線ＣＷＡから送られた制御信号は、画素アレイ部ＰＥＡの全てのフォトダイオードＰＤ１、ＰＤ３に伝達され、制御信号配線ＣＷＢから送られた制御信号は、画素アレイ部ＰＥＡの全てのフォトダイオードＰＤ２、ＰＤ４に伝達される。すなわち、比較例は転送トランジスタを用いて、各画素が有する２つのフォトダイオードのそれぞれを別々に独立して制御するものである。ただし、第１領域１Ａの画素ＰＥ１と第２領域２Ａの画素ＰＥ２とを別々に制御するものではない。

ここで、アレイ状に配置された画素に対して、デジタルカメラなどの撮影レンズを介して入射する光を検出して撮像を行う固体撮像素子においては、以下のような問題がある。すなわち、１つのマイクロレンズを含む画素における２つのフォトダイオードでは、合焦時に撮像を行った場合、原理上同じ撮像出力が得られる。しかし、そのように同じ出力を得るため、１つの画素における２つのフォトダイオードを全く同じ位置・大きさで製造することは困難である。

また、デジタル一眼レフカメラなどにおける固体撮像素子においては、そのチップサイズが非常に大きいことにより、イメージエリアの中心部と周辺部との間の照度の違い、つまり、いわゆるシェーディングなどの画像異常が生じやすい。つまり、撮像時において、固体撮像素子に入射する光の照度は、固体撮像素子の中央部よりも端部の方が小さい。この原因の一つとして、コサイン４乗則（以下、単にｃｏｓ^４則と呼ぶ）が考えられる。ｃｏｓ^４則とは、撮像レンズの光軸に対してθの角度で入射する光線の、イメージエリアにおける像面照度がｃｏｓθ＾４倍となる法則である。

具体的にいえば、撮像レンズの光軸に対してθの角度で入射する光線は、物体側から見た見かけの絞りの大きさがｃｏｓθ倍となる、また、当該光線の、撮像レンズから像面までの距離は、１／ｃｏｓθ倍になる。また、当該光線に対して垂直な面で見た場合の撮像面に至る当該光線の光束密度はｃｏｓθ＾２に比例する。また、当該光線は、撮像面にθの角度で入射するため、その照度がｃｏｓθ倍となる。この４つ性質の相乗効果で、像面照度がｃｏｓθ＾４倍となる。

つまり、撮像において固体撮像素子に照射される光の照度は、撮像レンズの光軸から離れる程小さくなる。チップサイズが大きい場合には、この照度減少が無視できなくなる。この場合、撮像により得られる画像において、その中心から周辺に向かうにつれて明るさが低下するため、画質が低下する問題が生じる。また、上記した像面位相差式自動合焦を行う固体撮像素子であって、画素内に２つのフォトダイオードを有する固体撮像素子では、画素アレイ部の端部近傍の画素においては特に、ｃｏｓ^４則によって画素内の２つのフォトダイオード同士の間の出力に差が生じるため、合焦が遅くなる問題が生じる。

なお、ｃｏｓ^４則により画質が低下する問題、および、自動合焦の速度が低下する問題は、各画素内のフォトダイオードが１つまたは複数のいずれの場合でも起こり得る。

また、分割露光を行って形成される固体撮像素子では、複数回の露光ごとに異なるマスクを使用して露光処理を行う。このため、第１露光領域および第２露光領域のそれぞれに同種のパターンを形成する同一工程でのリソグラフィにおいても、複数のマスクを用いた露光によりフォトレジスト膜にパターン転写が行われる。その結果、マスクまたは露光装置に起因する寸法変動の発生、または重ね合わせ誤差の発生により、複数のマスクのそれぞれにより形成されたパターン同士の間で間隔または大きさなどに違いが生じる虞がある。この場合、第１露光領域および第２露光領域のそれぞれの画素に出力値差が生じ、これに起因して画像異常が生じる問題がある。

また、分割露光に起因した様々な要因により、１画素内における２つのフォトダイオード間に出力差が生じ、結果として自動焦点検出の誤差が大きくなり、合焦に要する時間が長くなる。このような問題を解消するために、出力差を補正するための余分な回路を設けると、固体撮像素子の動作遅延および消費電力の増大などの問題が生じる。

図１７に示す比較例の固体撮像素子ＩＳＡでは、１つ画素ＰＥ１に対して１つのマイクロレンズ（図示しない）と２つのフォトダイオードＰＤ１、ＰＤ２とが形成されている。これは、画素ＰＥ２においても同様である。同一の被写体から射出された光束が、マイクロレンズに入射した場合に、マイクロレンズの光軸を中心に隣り合うフォトダイオードＰＤ１、ＰＤ２のそれぞれの受光量が一致することは、焦点が合焦している状態であることを示す。一方、１つの画素ＰＥ１におけるフォトダイオードＰＤ１、ＰＤ２の出力値が互いに異なることは、焦点は合っておらず、例えば固体撮像素子表面に対して上側または下側に焦点位置がずれていることを示す。

ここで、上記のようにｃｏｓ^４則により画素ＰＥ１内のフォトダイオードＰＤ１、ＰＤ２間に出力差が生じる場合、正確な撮像および速い自動合焦を実現することができない。これに対し、比較例の固体撮像素子ＩＳＡのように、画素ＰＥ１内のフォトダイオードＰＤ１、ＰＤ２のそれぞれを制御信号配線ＣＷＡ、ＣＷＢを用いて別々に制御することで、以下のような効果を得ることができる。つまり、例えば、フォトダイオードＰＤ１、ＰＤ２のそれぞれの転送ゲート電極の制御線に異なるパルス数の信号を印加するなどして、撮像レンズの光軸からより遠い方のフォトダイオードに長い時間光電変換をさせることで、合焦時の２つのフォトダイオードＰＤ１、ＰＤ２間の出力値を等しくすることができる。

しかし、分割露光を行って、第１領域１Ａと第２領域２Ａに異なるマスクを用いて画素ＰＥ１、ＰＥ２をそれぞれ形成する固体撮像素子ＩＳＡでは、分割露光により別領域に形成されたフォトダイオードなどのパターンの寸法差などに起因して複数の露光領域のそれぞれの画素間に出力差が生じる虞がある。比較例では、制御信号配線ＣＷＡが第１領域１ＡのＰＥ１および第２領域２ＡのＰＥ２のそれぞれに接続されており、制御信号配線ＣＷＢが第１領域１ＡのＰＥ１および第２領域２ＡのＰＥ２のそれぞれに接続されている。よって、第１領域１ＡのフォトダイオードＰＤ１、ＰＤ２と、第２領域２ＡのフォトダイオードＰＤ３、ＰＤ４との間で、蓄積時間などを補正することで、当該出力差の発生を防ぐことができない。

この結果、固体撮像素子により得られる画像の画質が低下する問題、および、像面位相差式の自動合焦が遅延する問題が生じるため、半導体装置の性能が低下する。

本実施の形態の半導体装置は、分割露光により形成され、かつ、各画素内に２つのフォトダイオードを有するものである。ここでは、図１に示すように、第１露光領域である第１領域１Ａに形成された画素ＰＥ１内の２つのフォトダイオードのうち、フォトダイオードＰＤ１には制御信号配線ＣＷ１を接続し、フォトダイオードＰＤ２には制御信号配線ＣＷ２を接続している。また、第２露光領域である第２領域２Ａに形成された画素ＰＥ２内の２つのフォトダイオードのうち、フォトダイオードＰＤ３には制御信号配線ＣＷ３を接続し、フォトダイオードＰＤ４には制御信号配線ＣＷ４を接続している。

本実施の形態では、固体撮像素子ＩＳの画素回路(図５参照)における転送トランジスタのゲート制御により、各フォトダイオードの照射される光を蓄積する時間を変更することで、各フォトダイオードの出力を調整（補正）することができる。また、当該補正は、リセットトランジスタを用いたフローティングディフュージョンＦＤの電荷のリセット時間の調整により、各フォトダイオードでの電荷の蓄積を制御することで行うこともできる。また、当該補正は、選択トランジスタを用いた選択期間の調整により、各フォトダイオードでの読み出しを制御することで行うこともできる。

具体的には、ｃｏｓ^４則により、画素アレイ部ＰＥＡ（イメージエリア）の中心から離れた外側に配置されたフォトダイオードの出力が小さくなる問題に対し、転送トランジスタのゲート制御により上記補正を行う場合には、当該補正を以下のような動作により行うことが挙げられる。すなわち、当該中心から離れた外側のフォトダイオードに隣接する転送トランジスタのゲート電極をＯＮさせるためのパルス回数を増やすか、または、１回のパルスのＯＮ時間を長くするなどして、外側に配置されたフォトダイオードの出力を増加させる。このような駆動方式を用いることで、ｃｏｓ^４則によるイメージエリア外周での出力低下を低減することができる。

また、リセットトランジスタのゲート制御により上記補正を行う場合には、以下のような動作を行う。リセットトランジスタのゲートにかかる電圧の値は、フローティングディフュージョンＦＤ（図５参照）の初期電位の大小を設定するに当たり、非常に重要である。フローティングディフュージョンＦＤの初期電位は、電源電位からリセットトランジスタのしきい値電圧分を引いた値に設定することが考えられるが、ここでは、リセットトランジスタのゲートに印加される電位を、画素アレイ部における配置位置に応じて調整することで、フローティングディフュージョンＦＤの初期電位を、画素同士の間で異なる値に設定することができる。

フローティングディフュージョンＦＤの初期電位が異なる場合、フォトダイオードからフローティングディフュージョンＦＤへの電荷転送に要する時間が変化するため、上記のように転送トランジスタのゲート電極のパルス数を変化させる場合と同様の効果を奏することが可能である。

また、選択トランジスタのゲート制御により上記補正を行う場合には、以下のような動作を行う。すなわち、各画素の選択トランジスタのゲート電圧を、画素アレイ部における配置位置により変更することで、選択トランジスタのドレイン電流駆動能力を変更することができる。これにより、検出される出力電位を変化させることができ、結果として、上記のように転送トランジスタのゲート電極のパルス数を変化させる場合と同様の効果を奏することが可能である。

したがって、制御信号配線ＣＷ１〜ＣＷ４は、上記のように転送トランジスタのゲート制御に限らず、リセットトランジスタまたは選択トランジスタのゲート制御のために用いられるものであってもよい。

なお、図５に示すように、転送トランジスタＴＸ１、ＴＸ２、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬのそれぞれのゲート電極には、画素ＰＥ１の外部から信号が送られる。つまり、転送トランジスタＴＸ１、ＴＸ２、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬのそれぞれは画素ＰＥ１の外部から延伸された配線を介して制御することができる。これに対し、増幅トランジスタＡＭＩのゲート電極はフローティングディフュージョンＦＤに接続されており、当該ゲート電極に画素ＰＥ１の外部から直接制御信号を送って増幅トランジスタＡＭＩを制御することはできない。

すなわち、ここでは、各画素が有する各トランジスタのゲート電極のうち、制御が可能なゲート電極をフォトダイオード毎に制御している。つまり、本実施の形態は、図１に示す画素ＰＥ１、ＰＥ２を有するフォトダイオードＰＤ１〜ＰＤ４のそれぞれを独立して制御するものであり、より具体的には、フォトダイオードＰＤ１〜ＰＤ４のそれぞれのゲート電極を独立して制御するものであるということができる。

したがって、本実施の形態では、分割露光の境界線ＤＬで分けられた第１領域１Ａおよび第２領域２ＡのそれぞれのフォトダイオードＰＤ１、ＰＤ２とフォトダイオードＰＤ３、ＰＤ４とを別々に制御することができる。よって、１つの画素内の２つのフォトダイオードをそれぞれ独立に制御することで、ｃｏｓ^４則に起因して生じる当該２つのフォトダイオード間の出力差を補正する効果を得ることができ、それに加えて、分割露光による２つの露光領域間の画素またはフォトダイオード同士の出力差を補正することができる。

言い換えれば、上記のような制御信号配線ＣＷ１〜ＣＷ４の設置によって、分割露光による左右の露光領域の出力差を、蓄積時間などの制御により同レベルに補正することができ、かつ、各画素の２つのフォトダイオードの出力差の補正も行うことが可能となる。

これにより、画素間またはフォトダイオード間の出力差に起因して、固体撮像素子により得られる画像の周辺部が暗くなることを防ぐことができる。つまり、固体撮像素子により得られる画像の画質を向上させることができる。また、フォトダイオード間の出力差に起因する像面位相差式の自動合焦に遅延が生じることを防ぐことができる。したがって、半導体装置の性能を向上させることができる。

なお、図１〜図２では、分割露光の境界線ＤＬが、隣り合う画素ＰＥ１、ＰＥ２の間に規定されている場合について説明したが、図６に示すように、分割露光の境界線ＤＬは、所定の画素ＰＥＤと重なる位置に規定されていてもよい。図６は、本実施の形態の半導体装置を示す平面レイアウトである。

図６では、境界線ＤＬは画素ＰＥＤが有するフォトダイオードＰＤ１とフォトダイオードＰＤ４との間に規定されている。これにより、画素ＰＥＤの活性領域ＡＲの長辺の中心部には段差ＤＰが形成されている。また、画素ＰＥＤの周辺トランジスタが形成された活性領域であって、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとの間の活性領域において、境界線ＤＬと重なる位置に段差が形成されている。増幅トランジスタＡＭＩと選択トランジスタＳＥＬとの間のドレイン領域を構成する半導体基板の主面にはコンタクトプラグＣＰが接続されていないため、当該段差が生じても、コンタクトプラグＣＰの接続不良は起きない。境界線ＤＬは、所定の列においてＹ軸方向に並ぶ複数の画素ＰＥＤの全てと重なる。

画素ＰＥＤの中心に分割露光の露光領域の境界線ＤＬがあることで、画素ＰＥＤ内のフォトダイオードＰＤ１とフォトダイオードＰＤ４との間には、位置ずれが生じる。このような固体撮像素子を用いて撮像を行った場合、画素ＰＥＤ内のフォトダイオードＰＤ１とフォトダイオードＰＤ４との間には、分割露光に起因する出力差が生じ得る。

図６では、当該出力差を補正するため、画素ＰＥＤ内のフォトダイオードのうち、第１領域１ＡのフォトダイオードＰＤ１には制御信号配線ＣＷ１を接続し、第２領域２ＡのフォトダイオードＰＤ４には制御信号配線ＣＷ４を接続している。これにより、境界線ＤＬと重なる画素ＰＥＤ内のフォトダイオードＰＤ１、ＰＤ４間においても、分割露光に起因する出力差を補正することができる。

なお、同一画素ＰＥＤ内のフォトダイオードＰＤ１、ＰＤ４を、第１領域１Ａの画素ＰＥ１に接続するための制御信号配線ＣＷ１と第２領域２Ａの画素ＰＥ２に接続するための制御信号配線ＣＷ４とにより別々に制御することが問題になる場合には、例えば、画素ＰＥＤ内のフォトダイオードＰＤ１を制御信号配線ＣＷ３で制御し、フォトダイオードＰＤ４を制御信号配線ＣＷ４で制御してもよい。

＜変形例１について＞
以下に、本実施の形態の変形例１について、図７を用いて説明する。図７は、本実施の形態の変形例１である半導体装置を示す平面レイアウトである。

本変形例は、制御信号発生回路ＣＳから制御信号配線ＣＷ１、ＣＷ３のみが延伸し、制御信号配線ＣＷ１が第１領域１Ａの全てのフォトダイオードＰＤ１、ＰＤ２に接続され、制御信号配線ＣＷ３が第２領域２Ａの全てのフォトダイオードＰＤ３、ＰＤ４に接続されている点で、図１を用いて説明したレイアウトと異なる。

例えば、画素内の２つのフォトダイオード間でのｃｏｓ^４則による出力差が小さい場合が考えられる。すなわち、例えば２つのフォトダイオードの面積がそれぞれ大きく、かつ画素数が少ないなどの理由で、チップサイズが、分割露光は必要だが比較的小さい場合には、イメージエリアの中央の画素と周辺の画素とを比べた際、各画素の２つのフォトダイオード間の出力差が小さいことが考えられる。

この場合においては、図１に示したように、第１領域１Ａ、第２領域２Ａの画素ＰＥ１、ＰＥ２のそれぞれの２つのフォトダイオードの両方の転送トランジスタのゲート電極などに対する個別制御のための制御信号配線を設けると、その配線によりフォトダイオード上部の光入射の開口率が低下する虞がある。そこで、本変形例では、左右の露光領域である第１領域１Ａと第２領域２Ａとの間での出力間差を補正する為の制御線のみを設ける構造を採用している。

このようなレイアウトにすることで配線数が削減され、光入射効率が改善される。また、削減された配線の駆動時の消費電力が無くなるので、低消費電力化の効果も奏する。なお、本変形例の構成は、図９を用いて後述する実施の形態２のように、固体撮像素子のチップの左右から制御信号を供給する場合にも適用することができる。

＜変形例２について＞
以下に、本実施の形態の変形例２について、図８を用いて説明する。図８は、本実施の形態の変形例２である半導体装置を示す平面レイアウトである。図１ではＹ軸方向に並ぶ画素の行を２行のみ示したが、図８では、Ｙ軸方向に並ぶ画素の行を４行示している。

本変形例は、制御信号発生回路ＣＳから制御信号配線ＣＷ１〜ＣＷ４が延伸し、それらが画素ＰＥ１、ＰＥ２のそれぞれが有する２つフォトダイオードのそれぞれに個別に接続されている構造を有している点で、図１を用いて説明したレイアウトと同じである。しかし、Ｙ軸方向において並ぶ所定の２行の画素については、図１のレイアウトと同じであるが、それらの行に対しＹ軸方向において並ぶ他の画素に対しては、制御信号配線ＣＷ１またはＣＷ３だけが接続されている点で、図１を用いて説明したレイアウトと異なる。

つまり、各画素の２つフォトダイオードのそれぞれが異なる制御信号配線により制御される画素と、各画素の２つフォトダイオードのそれぞれが同一の制御信号配線により制御される画素とが、Ｙ軸方向において２行毎に交互に配置されている。

具体的には、Ｙ軸方向において第１行、第２行、第３行および第４行の画素が順に並んでいる場合において、第１行および第２行の第１領域１Ａの画素ＰＥ１内では、フォトダイオードＰＤ１に制御信号配線ＣＷ１が接続され、フォトダイオードＰＤ２に制御信号配線ＣＷ２が接続されている。これに対して、第３行および第４行の第１領域１Ａの画素ＰＥ１内では、フォトダイオードＰＤ１、ＰＤ２の両方に１つの制御信号配線ＣＷ１が接続されている。つまり、第１行、第２行では図１に示す配線レイアウトを用い、第３行、第４行では図７に示す配線レイアウトを用いている。

上記変形例１で説明したように、画素数が少なく動作速度に余裕がある場合などにおいては、像面位相差式自動合焦の精度を高精度に実現する必要がない場合がある。この場合、画素アレイ部ＰＥＡ全体では、露光領域ごとに異なる制御信号配線を接続し、各画素の２つのフォトダイオードを個別に制御する制御信号配線を、１行おきまたは複数行おきに設けることが可能である。

これにより、制御信号配線数が削減できるので、チップ全体での消費電力の低減を実現することができる。また、メタル配線数が減少することによるフォトダイオードの直上のメタル配線開口率を向上させることで、感度などの特性改善も可能となる。さらに、所定の行では、各画素の２つのフォトダイオード同士の出力差を補正可能であるため、自動合焦精度の悪化も抑制することが可能である。

なお、本変形例の構成は、図９を用いて後述する実施の形態２のように、固体撮像素子のチップの左右から制御信号を供給する場合にも適用することができる。

（実施の形態２）
以下に、実施の形態２について、図９を用いて説明する。図９は、本実施の形態である半導体装置を示す平面レイアウトである。

本実施の形態は、制御信号配線ＣＷ１、ＣＷ２を用いて第１領域１ＡのフォトダイオードＰＤ１、ＰＤ２を個別に制御し、制御信号配線ＣＷ３、ＣＷ４を用いて第２領域２ＡのフォトダイオードＰＤ３、ＰＤ４を個別に制御する点は、図１を用いて説明したレイアウトと同じである。しかし、制御信号配線ＣＷ１、ＣＷ２が、第２領域２Ａの直上を通っておらず、固体撮像素子ＩＳにおいて、制御信号配線ＣＷ３、ＣＷ４に対して反対側から画素アレイ部ＰＥＡに延在している点で、図１を用いて説明したレイアウトと異なる。

つまり、図９において固体撮像素子ＩＳの左側に位置する第１領域１Ａには第１領域１Ａの左側の周辺領域ＳＲから制御信号配線ＣＷ１、ＣＷ２を延伸して画素ＰＥ１に接続し、固体撮像素子ＩＳの右側に位置する第２領域２Ａには第２領域２Ａの右側の周辺領域ＳＲから制御信号配線ＣＷ３、ＣＷ４を延伸して画素ＰＥ２に接続している。この場合、制御信号配線ＣＷ１、ＣＷ２は、例えば周辺領域ＳＲの右側の角部に形成された制御信号発生回路ＣＳから、Ｘ軸方向に沿って延在する部分の周辺領域ＳＲ上を通って、第１領域１Ａの左側の周辺領域ＳＲ上から、第１領域１Ａ上に延伸する。

言い換えれば、図の固体撮像素子ＩＳの左側の端部、つまり第１領域１Ａおよび第２領域２Ａが並ぶ方向における、第１領域１Ａ側の画素アレイ部ＰＥＡの外の周辺領域ＳＲから、制御信号配線ＣＷ１、ＣＷ２が第１領域１Ａに延伸している。また、固体撮像素子ＩＳの右側の端部、つまり第１領域１Ａおよび第２領域２Ａが並ぶ方向における、第２領域２Ａ側の画素アレイ部ＰＥＡの外の周辺領域ＳＲから、制御信号配線ＣＷ３、ＣＷ４が第２領域２Ａに延伸している。

すなわち、周辺領域ＳＲは、第１周辺領域と、第２周辺領域とを有し、Ｘ軸方向において第１周辺領域、第１領域１Ａ、第２領域２Ａおよび第２周辺領域は順に並んでいる。フォトダイオードＰＤ１、ＰＤ２のそれぞれは、第１周辺領域から延在する制御信号配線ＣＷ１、ＣＷ２から送られる信号により制御され、フォトダイオードＰＤ３、ＰＤ４のそれぞれは、第２周辺領域から延在する制御信号配線ＣＷ３、ＣＷ４から送られる信号により制御される。制御信号発生回路ＣＳは、第１領域１Ａおよび第２領域２Ａを含む画素アレイ部ＰＥＡの外側の周辺領域ＳＲ内であって、第２周辺領域側に形成されている。

制御信号配線ＣＷ１〜ＣＷ４がチップ全体の右側の一方の辺から供給されるレイアウトでは、チップの右端の画素と左端の画素との間で動作するタイミングが大きく異なる。ここで、特に分割露光による画素内トランジスタの形成寸法にばらつきが生じている場合には、例えば高速動作の動作余裕が小さくなる問題が生じる。同様に、大きなチップサイズを有する固体撮像素子の画素に対し、制御信号を片側から入力すると、像面位相差式自動合焦の動作においても動作余裕が小さくなるため、高速な焦点検出が困難となる問題が生じる。

そこで、本実施の形態では、Ｘ軸方向に並ぶ分割露光領域（第１領域１Ａ、第２領域２Ａ）に従い、Ｘ軸方向におけるチップの両側のそれぞれから制御信号配線を供給するレイアウトを採用している。この場合、チップの左右から同時に制御信号を供給できるので、ある１行全体に信号が供給される時間が短くなり、結果として、動作の高速化が実現できる。また、第１領域１Ａと第２領域２Ａとのうちの一方で、制御信号の伝達に遅延が生じることを防ぐことができるため、チップ全体で同時に撮像を行うことができる。

また、ｃｏｓ^４則により、画素アレイ部ＰＥＡの画素は、画素アレイ部ＰＥＡの中心から離れる程、照射される光の照度が低下するため、画素アレイ部ＰＥＡの端部の画素内の２つフォトダイオードの出力差は、画素アレイ部ＰＥＡの中央部の画素に比べて、より高い精度で補正する必要がある。

本実施の形態では、第１領域１Ａおよび第２領域２Ａのいずれにおいても、画素アレイ部ＰＥＡの端部側から制御信号配線を供給することができるため、固体撮像素子ＩＳのＸ軸方向における端部の周辺領域ＳＲから、Ｘ軸方向における画素アレイ部ＰＥＡの端部の画素に至るまでの各制御信号配線の長さが短い。よって、Ｘ軸方向における画素アレイ部ＰＥＡの端部の画素における２つのフォトダイオード間の出力差の調整を、より高い精度で行うことができる。

また、第１領域１Ａ上には第２領域２Ａへの信号伝達用の制御信号配線ＣＷ３、ＣＷ４を配置しておらず、第２領域２Ａ上には第１領域１Ａへの信号伝達用の制御信号配線ＣＷ１、ＣＷ２を配置していないため、各領域上の配線数が削減され、光入射効率が改善される。

なお、図１０に示すように、Ｘ軸方向におけるチップの中央部、つまり境界線ＤＬの近傍において、左右から供給される制御信号配線同士を繋いでも構わない。図１０は、本実施の形態の半導体装置の平面レイアウトである。

ここでは、図の固体撮像素子ＩＳの左側端部から延伸する制御信号配線ＣＷ１と、固体撮像素子ＩＳの右側端部から延伸する制御信号配線ＣＷ３とを、第１領域１Ａと第２領域２Ａとの境界で接続している。また、図の固体撮像素子ＩＳの左側端部から延伸する制御信号配線ＣＷ２と、固体撮像素子ＩＳの右側端部から延伸する制御信号配線ＣＷ４とを、第１領域１Ａと第２領域２Ａとの境界で接続している。

この場合、画素アレイ部ＰＥＡの中心部近傍の画素は、固体撮像素子の左右の両端から送られる制御信号のうち、早く当該画素に達する信号により制御される。ここでは、固体撮像素子の左右の両端から画素アレイ部ＰＥＡの中心に同じタイミングで制御信号が達することが望ましい。

＜変形例１について＞
以下に、本実施の形態の変形例１について、図１１を用いて説明する。図１１は、本実施の形態の変形例１である半導体装置を示す平面レイアウトである。

本変形例は、制御信号発生回路ＣＳと画素アレイ部ＰＥＡとの間の周辺領域ＳＲにおいて延在する制御信号配線ＣＷ１、ＣＷ２の途中に制御信号調整部ＡＤ１が介在し、制御信号発生回路ＣＳと画素アレイ部ＰＥＡとの間の周辺領域ＳＲにおいて延在する制御信号配線ＣＷ３、ＣＷ４の途中に制御信号調整部ＡＤ２が介在する点で、図９を用いて説明したレイアウトと異なる。

ここでは、制御信号配線ＣＷ１〜ＣＷ４が固体撮像素子の左右の両側の端部から画素アレイ部ＰＥＡに供給されている。ここで、制御信号発生回路ＣＳを固体撮像素子ＩＳの右側、つまり第２領域２Ａ側の角部の周辺領域ＳＲに配置している場合に、制御信号発生回路ＣＳから延在する制御信号配線ＣＷ１、ＣＷ２は、画素アレイ部ＰＥＡの外部を大きく迂回して画素アレイ部ＰＥＡの左端から供給される。

すなわち、制御信号発生回路ＣＳから第１領域１Ａまでの制御信号配線ＣＷ１、ＣＷ２の長さは、制御信号発生回路ＣＳから第２領域２Ａまでの制御信号配線ＣＷ３、ＣＷ４の長さよりも長い。この場合、画素アレイ部ＰＥＡの左側から供給される制御信号配線ＣＷ１、ＣＷ２と、画素アレイ部ＰＥＡの右側から供給される制御信号配線ＣＷ３、ＣＷ４とを比べた際、制御信号配線ＣＷ１、ＣＷ２において制御信号の遅延が生じる。

そこで、本変形例では制御信号の駆動タイミングを調整するための制御信号調整部ＡＤ１、ＡＤ２を設けている。つまり、制御信号調整部ＡＤ１は、制御信号を加速させる機能を有し、制御信号調整部ＡＤ２は、制御信号を遅延させる機能を有する。

よって、制御信号調整部ＡＤ２を用いて、固体撮像素子ＩＳの右端から制御信号配線ＣＷ３、ＣＷ４を介して供給される制御信号を遅延させて、固体撮像素子ＩＳの左端から制御信号配線ＣＷ１、ＣＷ２を介して供給される制御信号との駆動タイミングを揃えることができる。また、制御信号調整部ＡＤ１を用いて、固体撮像素子ＩＳの左端から制御信号配線ＣＷ１、ＣＷ２を介して供給される制御信号の伝達を早くして、固体撮像素子ＩＳの右端から制御信号配線ＣＷ３、ＣＷ４を介して供給される制御信号との駆動タイミングを揃えることができる。

つまり、本変形例は、制御信号発生回路ＣＳから画素ＰＥ１に制御信号が伝達する時間と、制御信号発生回路ＣＳから画素ＰＥ２に制御信号が伝達する時間との時間差を縮小させる信号調整部を有するものである。なお、制御信号調整部ＡＤ１またはＡＤ２のいずれか一方のみを設けて上記のような駆動タイミングの調整を行ってもよい。

上記調整機能の実現手段は様々な方法により実現可能である。例えば、制御信号調整部ＡＤ２を用いて信号を遅延させる場合には、別供給のクロック信号により、クロック数としてカウントして調整することが考えられる。また、制御信号調整部ＡＤ１を用いて信号の伝達のタイミングを早くしたい場合には、制御信号調整部ＡＤ１の駆動ドライバのトランジスタサイズを変更可能にする手段などをその回路内に内蔵することが考えられる。

上記の調整を行うことにより、第１領域１Ａおよび第２領域２Ａのそれぞれの画素ＰＥ１、ＰＥ２を同じタイミングで制御して撮像を行うことができるため、正確な画像を得ることができるため、半導体装置の性能を向上させることができる。

なお、本変形例のように制御信号調整部を用いて各露光領域のそれぞれの画素の駆動タイミングを調整する構成は、図１、図７および図８を用いて説明したように固体撮像素子のチップの一方の端部から制御信号を供給する場合にも適用することができる。つまり、固体撮像素子のチップの一方の当該端部から遠い方の露光領域の画素に、より早く制御信号を伝達するように調整する構成、または、当該端部から近い方の露光領域の画素に送る信号を遅延させる構成などを適用できる。

＜変形例２について＞
以下に、本実施の形態の変形例２について、図１２を用いて説明する。図１２は、本実施の形態の変形例２である半導体装置を示す平面レイアウトである。

本変形例は、図９に示したレイアウトとは異なり、Ｘ軸方向における画素アレイ部ＰＥＡの端部であって、第１領域１Ａの端部に、画素ＰＥ３が配置され、Ｘ軸方向における画素アレイ部ＰＥＡのもう一方の端部であって、第２領域２Ａの端部に、画素ＰＥ４が配置されている。第１領域１Ａの画素ＰＥ３は、２つのフォトダイオードＰＤ１、ＰＤ２を有しており、配線構造を除いて、画素ＰＥ１と同じ構造を有する。また、第２領域２Ａの画素ＰＥ４は、２つのフォトダイオードＰＤ３、ＰＤ４を有しており、配線構造を除いて、画素ＰＥ２と同じ構造を有する。

複数の画素ＰＥ１のフォトダイオードＰＤ１のそれぞれには、制御信号配線ＣＷ１が接続され、複数の画素ＰＥ１のフォトダイオードＰＤ２のそれぞれには、制御信号配線ＣＷ２が接続され、複数の画素ＰＥ２のフォトダイオードＰＤ３のそれぞれには、制御信号配線ＣＷ３が接続され、複数の画素ＰＥ２のフォトダイオードＰＤ４のそれぞれには、制御信号配線ＣＷ４が接続されている。この構造は、図９を用いて説明した構造と同じである。ただし、ここではさらに画素ＰＥ３、ＰＥ４、および制御信号配線ＣＷ５〜ＣＷ８が設けられている。

画素ＰＥ３は、例えばＸ軸方向における画素アレイ部ＰＥＡの左側の端部から２つ並んで配置されている。画素ＰＥ４は、例えばＸ軸方向における画素アレイ部ＰＥＡの右側の端部から２つ並んで配置されている。画素アレイ部ＰＥＡの所定の行において、画素ＰＥ３と画素ＰＥ４の間には、画素ＰＥ１、ＰＥ２が複数並んで配置されている。つまり、図では、Ｘ軸方向に並ぶ画素ＰＥ１を２つだけ示しており、Ｘ軸方向に並ぶ画素ＰＥ２を２つだけ示しているが、実際には、より多くの画素ＰＥ１、ＰＥ２がＸ軸方向に並んで配置されている。

制御信号発生回路ＣＳから延伸する制御信号配線ＣＷ５、ＣＷ６は、制御信号配線ＣＷ１、ＣＷ２と同様に固体撮像素子ＩＳの左側から第１領域１Ａに供給され、制御信号発生回路ＣＳから延伸する制御信号配線ＣＷ７、ＣＷ８は、制御信号配線ＣＷ３、ＣＷ４と同様に固体撮像素子ＩＳの右側から第２領域２Ａに供給されている。制御信号配線ＣＷ５は、画素ＰＥ３のフォトダイオードＰＤ１に接続され、制御信号配線ＣＷ６は、画素ＰＥ３のフォトダイオードＰＤ２に接続されている。また、制御信号配線ＣＷ７は、画素ＰＥ４のフォトダイオードＰＤ３に接続され、制御信号配線ＣＷ８は、画素ＰＥ４のフォトダイオードＰＤ４に接続されている。

つまり、制御信号配線ＣＷ５〜８は、画素アレイ部ＰＥＡの左右の端部に形成された画素ＰＥ３、ＰＥ４を制御するための配線であり、画素ＰＥ１、ＰＥ２が形成されている領域の直上には延伸していない。また、制御信号配線ＣＷ１〜ＣＷ４は、画素ＰＥ３、ＰＥ４には接続されていない。このような配線レイアウトは、以下のように、画素アレイ部ＰＥＡの端部など、ある一部の領域の画素の駆動を、他の画素と別の動作条件で行いたい場合に効果を奏する。

まず第１に、画素ＰＥ３、ＰＥ４が、光学的に光が照射されていない状態における画素の出力を検出するためのＯＢ（Optical Black）画素である場合に、画素アレイ部ＰＥＡにおいて撮像のために使用される有効な画素ＰＥ１、ＰＥ２と、ＯＢ画素である画素ＰＥ３、ＰＥ４とを別々に制御することができる。

ＯＢ画素である画素ＰＥ３は、図１３および図１４に示すように、包含するフォトダイオードＰＤ１、ＰＤ２とマイクロレンズＭＬとの間の第３配線層に、フォトダイオードＰＤ１、ＰＤ２の上部を遮蔽するように配線（遮光膜）Ｍ３が設けられた構造を有している。図１３は、本変形例の画素ＰＥ３、および、当該画素ＰＥ３と隣り合う画素ＰＥ１を示す平面レイアウトである。図１４は、図１３のＢ−Ｂ線における断面図である。ここでは画素ＰＥ３の構造について説明するが、画素ＰＥ４（図１２参照）も同様のレイアウトを有している。図１３では、配線Ｍ３の輪郭を破線で示し、転送トランジスタＴＸ１、ＴＸ２のゲート電極ＧＥに接続されたコンタクトプラグＣＰおよび配線Ｍ１の図示を省略している。

図１３および図１４に示すように、画素ＰＥ３のフォトダイオードＰＤ１、ＰＤ２の直上の領域は、例えばアルミニウム膜からなる配線Ｍ３により覆われている。つまり、平面視において、画素ＰＥ３のフォトダイオードＰＤ１、ＰＤ２は、配線Ｍ３と重なっている。配線Ｍ３は配線Ｍ１および制御信号配線ＣＷ１〜ＣＷ８よりも上に形成されている。よって、本変形例の固体撮像素子を用いて撮像を行っても、光は配線Ｍ３に遮られるため、画素ＰＥ３のフォトダイオードＰＤ１、ＰＤ２に光は照射されない。よって、画素ＰＥ３では、常に光が照射されない場合における出力を検出することができる。

ＯＢ画素は、撮像時において、暗電流などに起因して生じる出力を検出し、撮像により得られた画像に対して補正を行う場合などに用いられる画素である。このような画素は、撮像に用いられる有効画素とは異なる条件で動作させ、より高い精度で出力の測定を行うことが望まれる場合がある。すなわち、例えば、基準となる黒レベルを検出するためのＯＢ画素において複数回読み出しを行いたい場合、または、ＯＢ画素だけ長い時間で読み出しを行いたい場合などがある。

このような場合に、本変形例のように、図１２に示すＯＢ画素である画素ＰＥ３、ＰＥ４を他の有効画素とは別に制御することを可能とすることで、ＯＢ画素の読み出しの精度を向上させることができる。

これに対し、画素ＰＥ３、ＰＥ４がＯＢ画素ではない有効画素である場合、つまり、図１３および図１４に示すように遮光用の配線Ｍ３が形成されていない場合には、以下のような効果が得られる。

すなわち、第２に、画素アレイ部ＰＥＡの端部（周辺部）の画素ではなく、画素アレイ部ＰＥＡの中央部の画素ＰＥ１、ＰＥ２の出力を抑えることも可能である。つまり、画素アレイ部ＰＥＡ中央部は照射される光の照度が大きいため、当該中央部の画素ＰＥ１、ＰＥ２の読み出し時間を短くして出力電圧を減少させることで、当該中央部および当該端部のそれぞれの画素間の出力差を低減することができる。

また、ｃｏｓ^４則により、画素アレイ部ＰＥＡの画素は、画素アレイ部ＰＥＡの中心から離れる程、照射される光の照度が低下するため、画素アレイ部ＰＥＡの端部の画素ＰＥ３、ＰＥ４におけるフォトダイオードＰＤ１〜ＰＤ４の読み出し時間を長くするなどして、画素アレイ部ＰＥＡ内の画素の出力差を低減することができる。

なお、画素ＰＥ３、ＰＥ４は、画素アレイ部ＰＥＡのＸ軸方向における端部のみでなく、Ｙ軸方向における端部に配置されていても構わない。また、本変形例の構成は、図１、図７および図８を用いて説明したように固体撮像素子のチップの一方の端部から制御信号を供給する場合にも適用することができる。

（実施の形態３）
以下に、実施の形態３について、図１５を用いて説明する。図１５は、本実施の形態である半導体装置を示す平面レイアウトである。

本実施の形態の各画素の構造は、図９を用いて説明した各画素と同じであるが、ここでは画素の名称および符号を変えて説明する。また、ここでは制御信号発生回路ＣＳから制御信号配線ＣＷＲ、ＣＷＧおよびＣＷＢを延伸させる場合について説明する。本実施の形態は、異なる色を検出するために複数種類の画素を設けられ、それらの画素が所謂ベイヤ配列など形式に従って配列された固体撮像素子に関するものである。

図１５に示すように、画素アレイ部ＰＥＡの第１領域１Ａおよび第２領域２Ａのそれぞれには、赤色画素ＰＥＲ、緑色画素ＰＥＧＢ、ＰＥＧＲおよび青色画素ＰＥＢがそれぞれ複数配置されている。固体撮像素子ＩＳは、境界線ＤＬを境に分割露光を行うことで形成されるものであるが、本実施の形態では第１領域１Ａおよび第２領域２Ａのそれぞれの画素の符号を区別しないで説明する。つまり、第１領域１Ａおよび第２領域２Ａの赤色画素ＰＥＲ、緑色画素ＰＥＧＢ、ＰＥＧＲおよび青色画素ＰＥＢは、いずれもフォトダイオードＰＤ１、ＰＤ２を有する。図を分かりやすくするため、ここでは緑色画素ＰＥＧＢ、ＰＥＧＲにハッチングを付している。

赤色画素ＰＥＲは、フォトダイオード上のカラーフィルタを介して赤色の光のみをフォトダイオードに検出させる画素である。緑色画素ＰＥＧＢおよびＰＥＧＲは、カラーフィルタを介して緑色の光のみをフォトダイオードに検出させる画素である。青色画素ＰＥＢは、カラーフィルタを介して青色の光のみをフォトダイオードに検出させる画素である。

このように、本実施の形態では、画素アレイ部において、複数種類の色のそれぞれを検出する画素が、当該色の数に応じて複数種類形成されている。

ここでは、赤色画素ＰＥＲ、緑色画素ＰＥＧＢ、ＰＥＧＲおよび青色画素ＰＥＢの４つの画素の配置レイアウトは、これらの４つの画素を１つのユニットとしてセットで配置するベイヤ配列を採用している。つまり、例えば縦に２行、横に２列ならべた４つの画素を１セットとする場合、１行目には左から順に緑色画素ＰＥＧＢおよび青色画素ＰＥＢが並べられ、２行目には左から順に赤色画素ＰＥＲおよび緑色画素ＰＥＧＲが並べられている。また、緑色画素ＰＥＧＢおよびＰＥＧＲはＹ軸方向およびＸ軸方向のいずれにおいても互いに隣り合っていない。

言い換えれば、各行および各列において、異なる色を検出するための画素を交互に配置している。つまり、画素アレイ部ＰＥＡの所定の行では青色画素ＰＥＢおよび緑色画素ＰＥＧＢが交互に複数並べられ、当該行と隣り合う行では、緑色画素ＰＥＧＲおよび赤色画素ＰＥＲが交互に並べられている。さらに、斜め方向において青色画素ＰＥＢおよび赤色画素ＰＥＲが交互に並べられ、他の箇所では、斜め方向において緑色画素ＰＥＧＢおよびＰＥＧＲが交互に並べられている。画素アレイ部ＰＥＡでは、例えば上記の４つの画素を１単位とするユニットが、Ｘ軸方向およびＹ軸方向に繰り返し形成されている。

ここで、制御信号配線ＣＷＧ、ＣＷＢは、青色画素ＰＥＢおよび緑色画素ＰＥＧＢがＸ軸方向に並べられた行に供給されている。また、制御信号配線ＣＷＲ、ＣＷＧは、緑色画素ＰＥＧＲおよび赤色画素ＰＥＲがＸ軸方向に並べられた行に供給されている。つまり、制御信号配線ＣＷＧが全ての行に供給されているのに対し、制御信号配線ＣＷＲ、ＣＷＢは、Ｙ軸方向に並ぶ複数の行に対して交互に供給されている。

制御信号配線ＣＷＧは、緑色画素ＰＥＧＢ、ＰＥＧＲのそれぞれの２つのフォトダイオードＰＤ１、ＰＤ２の両方に接続されている。また、制御信号配線ＣＷＢは、青色画素ＰＥＢのそれぞれの２つのフォトダイオードＰＤ１、ＰＤ２の両方に接続されている。また、制御信号配線ＣＷＲは、赤色画素ＰＥＲのそれぞれの２つのフォトダイオードＰＤ１、ＰＤ２の両方に接続されている。つまり、ここでは各画素が有する２つのフォトダイオードのそれぞれを独立に制御するような配線レイアウトを形成していない。

緑色画素ＰＥＧＢ、ＰＥＧＲに比べて、赤色画素ＰＥＲは、そのフォトダイオードにおいて、半導体基板の深い領域で光電変換を行う特性を有する。また、緑色画素ＰＥＧＢ、ＰＥＧＲに比べて、青色画素ＰＥＢは、そのフォトダイオードにおいて、半導体基板の浅い領域で光電変換を行う特性を有する。このような特性上、赤色画素ＰＥＲおよび青色画素ＰＥＢは、緑色画素ＰＥＧＢ、ＰＥＧＲよりも感度が低い場合がある。この場合、感度が低い画素（つまり赤色画素ＰＥＲ若しくは青色画素ＰＥＢのいずれか一方、またはそれらの両方）以外の画素において、撮像時の蓄積時間を削減すれば、全画素の出力のバランスを取ることができる。

そこで、本実施の形態のように、検出する色毎に、画素に対して異なる制御信号配線を接続することで、赤色画素ＰＥＲと、青色画素ＰＥＢと、緑色画素ＰＥＧＢ、ＰＥＧＲとのそれぞれのフォトダイオードの蓄積時間を個別に制御することを可能としている。これにより、色毎に各画素を最適な駆動条件で動作させることができることから、像面位相差式自動合焦の補正の精度を向上させることができる。よって、半導体装置の性能を向上させることができる。

なお、図１〜図１４を用いて説明した固体撮像素子においても、図１５のように、複数の色毎に異なる画素が設けられていてもよい。つまり、図１〜図１４を用いて説明した固体撮像素子のそれぞれが例えばベイヤ配列を有していてもよい。

＜変形例について＞
以下に、本実施の形態の変形例について、図１６を用いて説明する。図１６は、本実施の形態の変形例である半導体装置を示す平面レイアウトである。

本変形例は、色毎に異なる画素が設けられている場合において、各画素が有する２つのフォトダイオードを別々に制御するものである。図１６に示すように、画素の配列は図１５に示すレイアウトと同様である。ここでは、制御信号発生回路ＣＳから延在する制御信号配線ＣＷ１、ＣＷ２およびＣＷＲが、固体撮像素子ＩＳの左側から第１領域１Ａに供給され、制御信号発生回路ＣＳから延在する制御信号配線ＣＷ１、ＣＷ２およびＣＷＲが、固体撮像素子ＩＳの右側から第２領域２Ａに供給されている。

制御信号配線ＣＷ１は、緑色画素ＰＥＧＢ、ＰＥＧＲおよび青色画素ＰＥＢのそれぞれのフォトダイオードＰＤ１に接続されている。また、制御信号配線ＣＷ２は、赤色画素ＰＥＲ、緑色画素ＰＥＧＢ、ＰＥＧＲおよび青色画素ＰＥＢのそれぞれのフォトダイオードＰＤ２に接続されている。制御信号配線ＣＷＲは、赤色画素ＰＥＲのそれぞれのフォトダイオードＰＤ１に接続されている。

つまり、制御信号配線ＣＷ２は全ての画素に接続されているが、制御信号配線ＣＷ１、ＣＷＲは、各行において並ぶ画素に対し、１つおきに接続されている。また、制御信号配線ＣＷ１、ＣＷ２は、Ｙ軸方向に並ぶ全ての行に供給されているが、制御信号配線ＣＷＲは、１行おきに供給されている。

ここで、特に赤色画素ＰＥＲは、半導体基板の深い領域で光電変換する特性上、他の色の画素に比べて感度が低い。したがって、赤色画素ＰＥＲ以外の画素における電荷の蓄積時間を削減して、各色の出力のバランスを取ることが望ましい場合がある。本変形例では、赤色画素ＰＥＲが有する２つのフォトダイオードのうち、一方のフォトダイオードＰＤ１に制御信号配線ＣＷＲを接続することで、赤色画素ＰＥＲのフォトダイオードＰＤ１のみを、赤色画素ＰＥＲのフォトダイオードＰＤ２および他の画素のフォトダイオードとは別に制御することを可能としている。

このようにして、赤色画素ＰＥＲのフォトダイオードＰＤ１のみを独立して制御し、例えば電荷の蓄積時間を調整することで、全画素の出力のバランスを取ることができる。よって、像面位相差式自動合焦の補正の精度を向上させることができるため、半導体装置の性能を向上させることができる。

このような構成以外にも、青色画素ＰＥＢのみ、フォトダイオードを独立して制御してもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１Ａ 第１領域
２Ａ 第２領域
ＣＳ 制御信号発生回路
ＣＷ１〜ＣＷ８ 制御信号配線
ＤＬ 境界線
ＩＳ 固体撮像素子
ＰＤ１〜ＰＤ４ フォトダイオード（受光素子、光電変換部）
ＰＥ１〜ＰＥ４ 画素
ＰＥＡ 画素アレイ部
ＳＲ 周辺領域

Claims (14)

1. 主面において第１方向に並ぶ第１領域および第２領域を有する半導体基板と、
   前記半導体基板の前記主面に形成された第１光電変換部および第２光電変換部を有し、前記第１領域に形成された第１画素と、
   前記半導体基板の前記主面に形成された第３光電変換部および第４光電変換部を有し、前記第２領域に形成された第２画素と、
   を備えた固体撮像素子を有する半導体装置であって、
   前記第１〜第４光電変換部は、それぞれ独立に制御可能である、半導体装置。
2. 請求項１記載の半導体装置において、
   行列状に複数並んで形成された前記第１画素の一群は、行列状に複数並んで形成された前記第２画素の一群に対して、平面視において１方向にずれて形成されている、半導体装置。
3. 請求項１記載の半導体装置において、
   前記第１〜第４光電変換部は、前記第１画素および前記第２画素のそれぞれに形成されたトランジスタのゲート電極に送る信号を制御することで、それぞれ独立に制御される、半導体装置。
4. 請求項３記載の半導体装置において、
   前記トランジスタは、転送トランジスタ、リセットトランジスタまたは選択トランジスタである、半導体装置。
5. 請求項１記載の半導体装置において、
   前記固体撮像素子は、前記第１方向に順に並ぶ第１周辺領域、前記第１領域、前記第２領域および第２周辺領域を備え、
   前記第１光電変換部は、前記第１周辺領域から延在する第１信号配線を経て送られる信号により制御され、
   前記第２光電変換部は、前記第１周辺領域から延在する第２信号配線を経て送られる信号により制御され、
   前記第３光電変換部は、前記第２周辺領域から延在する第３信号配線を経て送られる信号により制御され、
   前記第４光電変換部は、前記第２周辺領域から延在する第４信号配線を経て送られる信号により制御される、半導体装置。
6. 請求項５記載の半導体装置において、
   前記固体撮像素子は、前記第１〜第４信号配線に信号を送る制御信号発生部をさらに有し、
   前記制御信号発生部から前記第１画素に信号が伝達する時間と、前記制御信号発生部から前記第２画素に信号が伝達する時間との時間差を縮小する信号調整部をさらに有する、半導体装置。
7. 請求項１記載の半導体装置において、
   平面視において、前記第１領域および前記第２領域を含む画素アレイ部の端部に、前記半導体基板の前記主面に形成された第５光電変換部および第６光電変換部を備えた第３画素をさらに有し、
   前記第１〜第６光電変換部は、それぞれ独立に制御可能である、半導体装置。
8. 請求項７記載の半導体装置において、
   前記第５光電変換部および第６光電変換部の直上には、遮光膜が形成されている、半導体装置。
9. 請求項１記載の半導体装置において、
   複数の前記第１画素および複数の前記第２画素のそれぞれは、複数種類の色のそれぞれを検出する画素を、前記色の数に応じて複数種類有しており、
   複数の前記第１画素および複数の前記第２画素のそれぞれは、検出する色毎に独立して制御可能である、半導体装置。
10. 請求項１記載の半導体装置において、
    前記半導体基板の前記主面に形成された２つの第７光電変換部を有し、前記第１領域に形成された第４画素と、
    前記半導体基板の前記主面に形成された２つの第８光電変換部を有し、前記第２領域に形成された第５画素と、
    をさらに有し、
    前記２つの第７光電変換部は、第１信号配線から送られる信号により制御可能であり、
    前記２つの第８光電変換部は、第２信号配線から送られる信号により制御可能である、半導体装置。
11. 請求項１記載の半導体装置において、
    前記固体撮像素子を用いた撮像時において、前記半導体基板の前記主面に入射する光の照度は、前記半導体基板の前記主面の中央部よりも端部の方が小さい、半導体装置。
12. 主面において第１方向に並ぶ第１領域および第２領域を有する半導体基板と、
    前記半導体基板の前記主面に形成された２つの第１光電変換部を備え、前記第１領域に形成された第１画素と、
    前記半導体基板の前記主面に形成された２つの第２光電変換部を備え、前記第２領域に形成された第２画素と、
    を備えた固体撮像素子を有する半導体装置であって、
    前記２つの第１光電変換部は、第１信号配線から送られる信号により制御可能であり、
    前記２つの第２光電変換部は、第２信号配線から送られる信号により制御可能であり、
    前記２つの第１光電変換部と前記２つの第２光電変換部とは、それぞれ独立に制御可能である、半導体装置。
13. 請求項１２記載の半導体装置において、
    行列状に複数並んで形成された前記第１画素の一群は、行列状に複数並んで形成された前記第２画素の一群に対して、平面視において１方向にずれて形成されている、半導体装置。
14. 請求項１２記載の半導体装置において、
    複数の前記第１画素および複数の前記第２画素のそれぞれは、複数種類の色のそれぞれを検出する画素を、前記色の数に応じて複数種類有しており、
    複数の前記第１画素および複数の前記第２画素のそれぞれは、検出する色毎に独立して制御可能である、半導体装置。

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