JPH0387013A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にリングラフ
イー工程で用いられるアライメント誤差を読みとるため
のアライメントチエツクパターンの転写に関する。

〔従来の技術〕

半導体装置の一製造工程であるリングラフイー工程では
、現工程で形成しようとしているパターンを下地のパタ
ーンに対して正確に合わせ込むアライメントが要求され
る。その際Ｘ方向、Ｙ方向のずれ、電力向の回転等のア
ライメント誤差が生じ、さらに現在の半導体装置の製造
時のリソグラフィー工程で最も一般的に用いられる縮小
投影型露光装置（ステッパー）においては、倍率誤差、
像の歪み等のアライメント誤差も生じる。これらのアラ
イメント誤差を、半導体装置を製造するにおいて許容で
きる範囲内に抑えこむ必要があり、この目的のためにア
ライメント誤差を読み取るためのアライメントチエツク
パターン（例えばバーニヤパターン）を半導体ウェーハ
に転写することが通常行われている。

従来この種のアライメントチエツクパターンは第３図に
示すように半導体チップのいずれか−か所に、Ｘ方向、
Ｙ方向に関してのアライメント誤差を読み取るアライメ
ントチェックパターン対２として転写されていた。しか
し前述した用に、ステッパーによる露光の際には倍率の
変動という誤差を伴う場合があり、また、投影される像
自体には倍率の変動はなくとも、投影されるべき半導体
ウェーハ自体が工程中の変形によって伸縮している場合
があり、いずれであってもリングラフイー工程における
倍率変動の誤差は生じる。この様子を第３図の破線で示
すが、アライメントチェックパターン対のある右下角に
おいてはＸ、Ｙ方向共に正確なアライメントがなされて
いても、このアライメントチェックパターン対から離れ
るに従い下地との誤差が大きくなっている。

第５図は、第３図で明らかになった倍率変動の影響によ
る誤差を最小にすべく工夫されたアライメント用チエツ
クパターンの配置を示す。すなわち、Ｘアライメント用
チエツクパターン３０１はＸ方向の辺の中央部に、Ｙア
ライメント用チエツクパターン３０２はＹ方向の辺の中
央部にそれぞれ設置するものである。この場合、前述し
た倍率変動による誤差は回路領域全体に均等に配分され
るために、影響が最小となる効果がある。しかしながら
、このチエツクパターンの配置にするとＸアライメント
用チエ、クパターンとＹアライメント用チエツクパター
ンを同一の顕微鏡視野で観察することはできず、アライ
メントチエツク工程における作業手順が繁雑になるとい
う欠点がある。

また、露光装置の不調等の理由によりＱ方向の回転の誤
差が生じることがある。この回転誤差が生じた場合もア
ライメントチェックパターンによって検出されるべきで
ある。しかしながら、第３図で示した配置を用いても、
また、第５図で示した配置を用いてもそれぞれ第４図、
第６図に示すようにこの回転の誤差をアライメントチエ
ツクパターンで読み取ることは不可能である。

〔発明が解決しようとする課題〕

上述した従来のアライメントチエツクパターンの転写で
は、Ｘ方向及びＹ方向のずれをそれぞれ一つずつのアラ
イメントチヨツクパターンで読み取ろうとするためにチ
エツクパターンが転写されている位置におけるチエツク
パターンの方向に関するアライメントについてはチエツ
クが可能であるが、そこから離れるに従いアライメント
誤差が大きくなってしまう状態を検出することができな
いという欠点がある。

例えば、第３図及び第４図に示したチエツクパターンの
配置では、倍率誤差と回転誤差を検出することかできず
、第５図及び第６図に示したチエツクパターンの配置で
は回転誤差を検出することができない。

また、第５図及び第６図に示したチエツクパターンの配
置ではＸ方向のチエツクパターンとＹ方向のチエツクパ
ターンとを同一の顕微鏡視野で観察することはできず、
アライメントチエツク工程における作業手順が繁雑にな
るという欠点がある。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、回路領域の第１の辺
に隣接しかつ平行に位置する第１のスクライブ線領域上
に、該第１のスクライブ線と平行方向のアライメント誤
差を読み取る第１のアライメントチエツクパターン及び
該第１のアライメントチエツクパターンと隣接して前記
第１のスクライブ線と垂直方向のアライメント誤差を読
み取る第２のアライメントチエツクパターンからなる第
１のアライメントチエツクパターン対を、前記第１の辺
と平行でかつ反対側の前記回路領域の第２の辺に隣接し
かつ平行に位置する第２のスクライブ線領域上の前記回
路領域を挟んで前記隣接した第１及び第２のアライメン
トチエツクパターンに対応する位置に、前記第２のスク
ライブ線と平行方向のアライメント誤差を読み取る第３
のアライメントチエツクパターン及び該第３のアライメ
ントチェックパターンと隣接して前記第２のスクライブ
線と垂直方向のアライメント誤差を読み取る第４のアラ
イメントチェックパターンからなる第２のアライメント
チェックパターン対を、半導体ウェーハに転写する工程
を有するというものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の実施例１を説明するための平面図であ
る。

第１図（ａ）は、１０μｍピッチで並べた前工程のアラ
イメントチエツクパターン１０１ｘ、１０１ｙに対して
、それぞれ９．９μｍピッチで現工程のアライメントチ
エツクパターン１０２ｘ、１０２ｙを並べて構成したＸ
アライメント用バーニヤパターン１０３及びＸアライメ
ント用バーニヤパターン１０４とを隣接したアライメン
ト用バーニヤパターン対を示す。

第１図（ｂ）は、半導体チップの回路領域１０５の周囲
に存在するスクライブ線領域１０６の第１の辺の中央付
近上に第１図（ａ）に示した第１のアライメントチエツ
クパターン対を転写し、スクライブ線領域１０６の第１
の辺の反対側の第２の辺の中央付近上に第２のアライメ
ントチエツクパターン対を転写した状態を示している。

すなわち、第２のアライメントチエツクパターン対の前
記第２の辺のスクライブ線上における。第２のスクライ
ブ線と平行方向の座標は第１のアライメントチエツクパ
ターン対の第１のスクライブ線上における。第１のスク
ライブ線と平行方向の座標と概略同じである位置に転写
される。

第１図（ｃ）は、第１図（ｂ）に示した半導体チップを
並べた半導体ウェーハの、製造工程における外観の一部
を示し、顕微鏡の視野１０９内には上側チップの第１の
アライメントチエツクパターン対と、下側チップの第２
のアライメントチエツクパターン対とが同時に存在して
いる様子を示している。

第１図に示すようにアライメントチエツクパターンを半
導体ウェーハに転写すれば、Ｘ方向。

Ｙ方向の誤差、倍率誤差、回転誤差の全てを検出するこ
とが可能であり、回路領域全体にわたって非常に精度の
良いアライメントを行うことができる。また、アライメ
ントチエツク工程において、これら２組のアライメント
用バーニヤパターン対が同一の顕微鏡視野で観察するこ
とが可能であり、作業能率を向上させることができる。

第２図は本発明の実施例２を説明するための平面図であ
る。

第２図（ａ）は、第１図（ａ）と同様のアライメント用
バーニヤパターン対をスクライブ線の４辺のそれぞれ中
央付近に転写した状態を示し、実施例１の場合に比べて
さらに高精度のアライメント誤差検出が可能である。

第２図（ｂ）は第２図（ａ）に示した半導体チ、ブを半
・導体ウェーハ上に並べた状態を示し、第１の顕微鏡の
視野２０９内には上側チップの第１のアライメントチエ
ツクパターン対と、下側チップの第２のアライメントチ
ェックパターン対とが同時に存在し、第２の顕微鏡の視
野２１２内には右側チップの第３のアライメントチエツ
クパターン対と、左側チップの第４のアライメントチエ
ツクパターン対とが同時に存在している様子を示してい
る。

〔発明の効果〕

以上説明したように本発明は、Ｘ方向のアライメントチ
エ、クパターンとＹ方向のアライメントチエツクパター
ンとを隣接させた一組を半導体チップの回路領域なへだ
てて２か所に転写することにより倍率誤差２回転誤差を
も読み取ることが可能となるようにし、かつ、アライメ
ントチエ。

り工程において、これら２組のＸ、Ｙアライメントチェ
ックパターン対が同一の顕微鏡視野で観察することが可
能となり、アライメント精度と作業能率を同時に向上さ
せることができるという効果がある。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）　、　（ｃ）は本発明の実施
例１を説明するための図で第１図（ａ）は前工程のアラ
イメントチエツクパターンと現工程のアライメントチエ
ツクパターンで構成されるアライメント用バーニヤパタ
ーンを示す平面図、第１図（ｂ）は半導体チップの平面
図、第１図（ｃ）は半導体ウェーハの平面図である。第
２図（ａ）及び（ｂ）は実施例２を説明するための半導
体チップの平面図及び半導体ウェーハの平面図、第３図
及び第４図は従来例における倍率誤差及び回転誤差を説
明するための半導体チップの平面図、第５図及び第６図
は他の実施例における倍率誤差及び回転誤差を説明する
ための半導体チップの平面図である。 １０１ｘ、１０．１ｙ・・・・・・前工程のアライメン
トチエツクパターン、１０２ｘ、１０２ｙ・・・・・・
現工程のアライメントチエツクパターン、２・・・・・
・アライメントチェックパターン対、１０３・・・・・
・Ｘアライメント用バーニヤパターン、１０４・・・・
・・Ｙアライメント用バーニヤパターン、１０５・・・
・・・回路領域、１０６，２０６・・・・・・スクライ
ブ線領域、１０７゜２０７・・・・・・第１のアライメ
ントチエツクパターン対、１０８，２０８・・・・・・
第２のアライメントチエツクパターン対。

Claims (1)

【特許請求の範囲】
1. 回路領域の第１の辺に隣接しかつ平行に位置する第１の
   スクライブ線領域上に、該第１のスクライブ線と平行方
   向のアライメント誤差を読み取る第１のアライメントチ
   ェックパターン及び該第１のアライメントチェックパタ
   ーンと隣接して前記第１のスクライブ線と垂直方向のア
   ライメント誤差を読み取る第２のアライメントチェック
   パターンからなる第１のアライメントチェックパターン
   対を、前記第１の辺と平行でかつ反対側の前記回路領域
   の第２の辺に隣接しかつ平行に位置する第２のスクライ
   ブ線領域上の前記回路領域を挟んで前記隣接した第１及
   び第２のアライメントチェックパターンに対応する位置
   に、前記第２のスクライブ線と平行方向のアライメント
   誤差を読み取る第３のアライメントチェックパターン及
   び該第３のアライメントチェックパターンと隣接して前
   記第２のスクライブ線と垂直方向のアライメント誤差を
   読み取る第４のアライメントチェックパターンからなる
   第２のアライメントチェックパターン対を、半導体ウェ
   ーハに転写する工程を有することを特徴とする半導体装
   置の製造方法。