JP2004134545A

JP2004134545A - 半導体装置の製造方法

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Publication number: JP2004134545A
Application number: JP2002296912A
Authority: JP
Inventors: Kazuhiro Yamashita; 山下　一博
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-10-10
Filing date: 2002-10-10
Publication date: 2004-04-30
Anticipated expiration: 2022-10-10
Also published as: JP3828063B2

Abstract

【課題】重ね合わせ精度測マークを構成するレジストパターン形状の非対称性を防止し、重ね合わせ精度測定マーク位置を精度よく検出することで、高精度な重ね合わせ精度の測定を可能にする。
【解決手段】スクライブライン１３内において、半導体基板上に形成された第１層のパターン１１とレジストパターンで形成される第２層のパターン１２とからなる重ね合わせ精度測定マークの周辺にダミーパターン１４を形成することにより、重ね合わせ精度測定マークの周辺のレジストパターン１０を重ね合わせ精度測定マークに対して対称に配置する。これにより、レジストパターンで形成される第２層パターン１２のエッジ形状の非対称性が緩和され、第１層パターン１１と第２層パターン１２のエッジ位置を検出して算出する重ね合わせ精度を高精度に測定できる。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にフォトリソグラフィ工程における重ね合わせ精度測定マークの形成および重ね合わせ精度測定に係るものである。
【０００２】
【従来の技術】
半導体デバイスの微細化にともなって、露光レイヤーと被アライメントレイヤーとの重ね合わせ精度の要求も厳しくなり、旧来のバーニアによる目視方法では十分な精度が得られなくなってきている。
【０００３】
そのため２０μｍ×２０μｍ角程度の箱形パターンを重ね合わせて形成し、両者の位置ずれを、重ね合わせ精度測定装置により、顕微鏡画像を画像処理して自動測定位置ずれ測定をおこなっている。
【０００４】
図９（ａ）に重ね合わせ精度測定装置の概略図を、図９（ｂ）に重ね合わせ精度の測定方法を説明するための重ね合せ精度測定マークの例を示す。
【０００５】
図９（ａ）に示すような重ね合わせ精度測定装置のウエハステージ（図示せず）上にウエハ５６を搬送した後、測定すべき重ね合わせ精度測定マークの座標に移動すると、重ね合わせ精度測定マークはオートフォーカスされてＣＣＤカメラに結像する。
【０００６】
図９（ｂ）に示すように、重ね合わせ精度測定マークは、下地層の第１層で形成されるパターン１１と、下地層の上に形成されるレジストからなる第２層で形成されるパターン１２とで構成されている。上記第１層パターン１１と第２層パターン１２のｘ方向のエッジ位置から、エッジ間距離ａ（ｘ），ｂ（ｘ）を測定し、ｘ方向の重ね合わせ精度Ａ（ｘ）を以下のように算出する。
【０００７】
Ａ（ｘ）＝（ａ（ｘ）−ｂ（ｘ））／２
ｙ方向の重ね合わせ精度Ａ（ｙ）についても同様に、第１層パターン１１と第２層パターン１２のｙ方向のエッジ位置から、エッジ間距離ａ（ｙ），ｂ（ｙ）を測定し同様に算出する。
【０００８】
【特許文献１】
特開平１０−２５６１３８号公報（第２−４頁）
【０００９】
【発明が解決しようとする課題】
通常、重ね合わせ精度測定マークは複数チップを含む露光フィールドの四隅のスクライブライン上に配置されている。また多数のマスクレイヤ間の重ね合わせ精度測定を行うため多数の重ね合わせ精度測定マークを配置する必要がある。そこで配置面積を縮小化するため、スクライブライン幅内に重ね合わせ層が異なる２種類の重ね合わせ精度測定マークが配置できるようにレイアウトされる。
【００１０】
しかしながらこのような配置の重ね合わせ精度測定マークを用いた場合、特定の注入マスク合わせ工程で重ね合わせ精度がよくない結果が得られ、その原因がレジストパターンのエッジ形状が非対称に起因していることが判明した。図１０（ａ）と（ｂ）にスクライブラインに配置された重ね合わせ精度測定マークの配置と断面図を示す。図１０（ｂ）は図１０（ａ）のＡ−Ａ断面を示す。第２層（レジスト１０）により形成されるパターン１２の断面形状が非対象となっている。この場合、重ね合わせ精度測定マークの第２層パターン１２のエッジのテーパ幅はａ＝１９２ｎｍ，ｂ＝７３ｎｍで、そのテーパ幅差が１００ｎｍ以上発生していた。そして、これが原因となって重ね合わせ精度測定時に、重ね合わせ位置ずれが発生することが判明した。
【００１１】
このような重ね合わせマークの非対称を防止するために、図１０（ｃ）のように重ね合わせ精度測定マークの外郭パターンの周辺に溝パターン２１を付加していたが、このような溝パターン２１を追加しても高エネルギー注入マスクにおける非対称性は改善されておらず、重ね合わせ精度を低下させる要因となっていた。
【００１２】
また、近年の半導体の微細化に伴い、コンタクトホールサイズ縮小プロセスとしてサーマルフロープロセスが検討されている。サーマルフロープロセスは、露光、現像によりレジストパターンを形成後、１４０℃から１５０℃の高温でベーキングすることによりレジストをフローさせホールサイズを縮小する。
【００１３】
しかしながら重ね合わせ精度測定マークがホールパターンが密集した箇所の周辺に存在する場合、図１１（ａ），（ｂ）に示すように、現像後とサーマルフロー後（高温ベーク後）とではレジストからなる第２層パターン１２が変形する。これは高温ベークするため、ホールパターンの密集した領域７１でのレジスト体積収縮により、その周辺のレジストパターンが非対称な形状に変形するためである。このように、重ね合わせ精度測定マークがホールパターンの密集した領域７１の周辺に存在する場合、レジストパターン１２の非対称のために、重ねあわせ精度測定が正確におこなえないという課題がある。
【００１４】
本発明は、上記従来の問題を解決するものであり、重ね合わせ精度を高精度に測定することができる半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１記載の半導体装置の製造方法は、半導体基板上に第１の重ね合わせ精度測定マークを含む第１のパターンを形成し、第１のパターンを形成したレイヤーを被アライメントレイヤーとして第１の重ね合わせ精度測定マーク内または近傍に第２の重ね合わせ精度測定マークを象るレジストパターンを形成し、第１と第２の重ね合わせ精度測定マーク間の相対位置関係より重ね合わせ精度を測定する半導体装置の製造方法であって、第２の重ね合わせ精度測定マークを象るレジストパターンを形成する際に、第２の重ね合わせ精度測定マークの周辺のレジストパターンが第２の重ね合わせ精度測定マークに対して対称に配置されるように形成することを特徴とする。
【００１６】
また、請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、第２の重ね合わせ精度測定マークを象るレジストパターンをスクライブライン内に形成し、かつ同時にスクライブライン内であってスクライブラインのライン幅の中心に対して第２の重ね合わせ精度測定マークを象るレジストパターンとほぼ同じ大きさのダミーパターンを対称に形成することを特徴とする。
【００１７】
また、請求項３記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、第２の重ね合わせ精度測定マークがレジストパターンの凹型部分であり、第２の重ね合わせ精度測定マークの周辺に大面積のレジストが残るようなレイアウトに設計することを特徴とする。
【００１８】
また、請求項４記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、第２の重ね合わせ精度測定マークがレジストパターンの凸型部分であり、第２の重ね合わせ精度測定マークの周辺に大面積のレジストパターンが隣接しないようなレイアウトに設計することを特徴とする。
【００１９】
また、請求項５記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、スクライブライン内であってスクライブラインのライン幅の中央に第１および第２の重ね合わせ精度測定マークを配置することを特徴とする。
【００２０】
以上の請求項１〜５の発明によれば、第２の重ね合わせ精度測定マークを象るレジストパターンを形成する際に、第２の重ね合わせ精度測定マークの周辺のレジストパターンが第２の重ね合わせ精度測定マークに対して対称に配置されることにより、第２の重ね合わせ精度測定マークを象るレジストパターンのエッジ形状が非対称とならず、重ね合わせ精度を測定するときに第２の重ね合わせ精度測定マークのエッジ位置を精度よく検出することができるため、重ね合わせ精度を高精度に測定することができる。
【００２１】
また、請求項６記載の半導体装置の製造方法は、半導体基板上に第１の重ね合わせ精度測定マークを含む第１のパターンを形成し、第１のパターンを形成したレイヤーを被アライメントレイヤーとして第１の重ね合わせ精度測定マーク内または近傍に第２の重ね合わせ精度測定マークを象るレジストパターンを形成し、第１と第２の重ね合わせ精度測定マークのｘ，ｙ方向の相対位置関係より重ね合わせ精度を測定する半導体装置の製造方法であって、第２の重ね合わせ精度測定マークを象るレジストパターンを、ｘ，ｙ方向のそれぞれの方向に対し各辺が斜めになっている矩形形状の複数のパターンとして形成することを特徴とする。
【００２２】
この請求項６の発明によれば、第２の重ね合わせ精度測定マークのパターンを斜めとすることにより、レジスト縮小によるストレスが緩和され、第２の重ね合わせ精度測定マークの非対称性が小さくなり、重ね合わせ精度を測定するときに第２の重ね合わせ精度測定マークのエッジ位置を精度よく検出することができるため、重ね合わせ精度を高精度に測定することができる。
【００２３】
また、請求項７記載の半導体装置の製造方法は、半導体基板上に第１の重ね合わせ精度測定マークを含む第１のパターンを形成し、第１のパターンを形成したレイヤーを被アライメントレイヤーとして第１の重ね合わせ精度測定マーク内または近傍に第２の重ね合わせ精度測定マークを象るレジストパターンを形成し、第１と第２の重ね合わせ精度測定マーク間の相対位置関係より重ね合わせ精度を測定する半導体装置の製造方法であって、第２の重ね合わせ精度測定マークを象るレジストパターンを、２重の矩形パターンとして形成することを特徴とする。
【００２４】
この請求項７の発明のよれば、第２の重ね合わせ精度測定マークを象るレジストパターンを、２重の矩形パターンとして形成することにより、２重の矩形パターンのそれぞれの外側または内側のエッジ位置を検出し、その中点を第２の重ね合わせ精度測定マークのエッジ位置として検出することにより、レジストパターン形状の非対称性をキャンセルできるため、重ね合わせ精度を高精度に測定することができる。
【００２５】
また、請求項８記載の半導体装置の製造方法は、半導体基板上に第１の重ね合わせ精度測定マークを含む第１のパターンを形成する工程と、第１のパターンを形成したレイヤーを被アライメントレイヤーとして第１の重ね合わせ精度測定マーク内または近傍に第２の重ね合わせ精度測定マークを象るレジストパターンを形成するために、第１のパターンが形成された半導体基板上にレジストを塗布する工程と、レジストに対し露光、現像を行うことにより第２の重ね合わせ精度測定マークを象るレジストパターンを形成する工程と、レジストパターンを第１の所定温度でベーキングする工程と、第１の所定温度でベーキングした後、第１と第２の重ね合わせ精度測定マーク間の相対位置関係より重ね合わせ精度を測定する工程と、重ね合わせ精度を測定した後、レジストパターンを第１の所定温度よりも高い第２の所定温度でベーキングする工程とを含む。
【００２６】
この請求項８の発明によれば、サーマルフロープロセスのようにコンタクトホールのサイズを縮小するための高温（第２の所定温度）でベーキングする前に、重ね合わせ精度測定を行うことにより、高温ベークで発生する密集ホールでのレジスト縮小に伴う第２の重ね合わせ精度測定マークの非対称性を防止することができ、重ね合わせ精度を高精度に測定することができる。
【００２７】
また、請求項９記載の半導体装置の製造方法は、半導体基板上に第１の重ね合わせ精度測定マークを含む第１のパターンを形成する工程と、第１のパターンを形成したレイヤーを被アライメントレイヤーとして第１の重ね合わせ精度測定マーク内または近傍に第２の重ね合わせ精度測定マークを象るレジストパターンを形成するために、第１のパターンが形成された半導体基板上にレジストを塗布する工程と、レジストに対し露光、現像を行うことにより第２の重ね合わせ精度測定マークを象るレジストパターンを形成する工程と、第１と第２の重ね合わせ精度測定マーク間の相対位置関係より重ね合わせ精度を測定する工程と、重ね合わせ精度を測定した後、レジストパターンをベーキングする工程とを含む。
【００２８】
この請求項９の発明によれば、現像後、ベーキングする前に重ね合わせ精度測定を行うことにより、ベーキングで発生する大面積のレジスト縮小に伴う第２の重ね合わせ精度測定マークの非対称性を防止することができ、重ね合わせ精度を高精度に測定することができる。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。なお、以下の各実施の形態において、重ね合わせ精度の算出方法については、図９（ｂ）を用いて説明した従来の算出方法と同様であり、以下では省略する。
【００３０】
（第１の実施の形態）
図１は本発明の第１の実施の形態における第１の例の重ね合わせ精度測定マークの平面図を示す。図１において、１０はレジスト、１１は下地層の第１層で形成されるパターン、１２は下地層の上に形成されるレジスト１０からなる第２層で形成されるパターン、１３はスクライブラインであり、これらは図１０（ａ）で示された構成と同様である。１４は本実施の形態で形成されるダミーパターン、１５は第２層パターン１２の外郭パターンである。
【００３１】
この第１の例では、スクライブライン１３内に測定すべき重ね合わせ精度測定マーク（１１、１２）を形成するとともに、外郭パターン１５とほぼ同じ大きさのダミーパターン１４を、スクライブライン１３のセンターラインに対して外郭パターン１５と対称に配置されるように形成する。
【００３２】
ここで、重ね合わせ精度測定マークの非対称性（レジストのエッジ形状の非対称性）について検討する。比較例として図２（ａ）に示す重ね合わせ精度測定マークを用いる。図２（ａ）は、図１に対しダミーパターンを配置していない図１０（ａ）と同様の重ね合わせ精度測定マークの平面図であり、この図２（ａ）の重ね合わせ精度測定マークと比較して、測定マークの非対称性を検討する。図１、図２（ａ）のいずれもプロセス条件はベアＳｉ上に厚膜レジスト２．８μｍ塗布し、Ｉ線ステッパで露光後、ＰＥＢは１１５℃、８５秒で行い、ＴＭＡＨ２．３８％で現像を行った。そして、図２（ｂ）に示すように、重ね合わせ精度測定マークの第２層パターン１２についてスクライブライン１３の幅方向の両端側に近いエッジのテーパ幅ａ，ｂのＳＥＭ測長を行い、テーパ幅ａとｂの差を２で割った値を非対称性とした。この結果を表１に示す。なお、図２（ａ）、（ｂ）中の矢印αと矢印βは逆方向を示す。
【００３３】
【表１】

【００３４】
表１に示すように、比較例（図２（ａ））のようにダミーパターンがないと、レジスト形状の非対称性が０．１μｍ程度発生する。それに対して第１の例（図１）のようにスクライブライン１３内に重ね合わせ精度測定マーク（外郭パターン１５）とダミーパターン１４をスクライブライン１３のセンターラインに対して対称に配置した場合、レジストのエッジ形状の非対称性は低減する。この非対称性が発生する原因として、スクライブライン１３の幅方向の両外側が露光される場合は露光部の体積縮小により露光部にむかってレジストが引っ張られて現像後非対称な形状になる。それに対してスクライブライン１３内に重ね合わせ精度測定マークとダミーパターン１４をスクライブライン１３のセンターラインに対して対称に配置した場合は、露光部からのストレスが対称に作用するためレジストのエッジ形状の非対称性は緩和されると考えられる。
【００３５】
特に、第２層目が注入マスクの場合では、重ね合わせ精度測定マークと対称に配置したダミーパターン１４は、注入工程後、アッシング、洗浄により除去されるため、重ね合わせ精度測定マークの面積増大させることなく重ね合わせ精度の劣化を防止することができる。
【００３６】
また、スクライブライン１３内を図１、図２（ａ）の構成とし、スクライブライン１３の幅方向の両外側にレジストが形成された場合には、第２層パターン１２のエッジのテーパ幅ａ，ｂおよび非対称性は、表２のようになる。
【００３７】
【表２】

【００３８】
表１に対し表２では、図２（ａ）の場合は非対称性が小さくなっているが、図１の場合は非対称性が大きくなっている。スクライブライン１３の幅方向の両外側にレジストが形成された場合には、表２に示すように、重ね合わせ精度測定マークを図２（ａ）のように構成すると、レジスト残り面積の非対称配置による重ね合わせずれが小さくなるが、図１のように構成すると、重ね合わせ精度測定マークに対するダミーパターン１４がレジスト形状の非対称性を発生させ、重ね合わせずれが大きくなる。
【００３９】
このようなレジストの非対称性の発生メカニズムより重ね合わせ精度測定マークが配置されているスクライブライン１３の幅方向の両外側にレジストがある場合は、ダミーパターン１４を配置せずに、図３（ａ）の第２の例に示すように、第２層のパターン１２が凹型で、重ね合わせ精度測定マーク周辺に大面積のレジスト１０が残るようなレイアウトに設計した重ね合わせ精度測定マークを用いることで、第２層のパターン１２を象るレジストのエッジ形状の非対称性は緩和される。
【００４０】
また、スクライブライン１３の幅方向の両外側にレジストがない場合には、第１の例（図１）のようにするか、または、図３（ｂ）の第３の例に示すように、第２層のパターン１２が凸型で、第１層のパターン１１および第２層のパターン１２の周辺に大面積のレジストパターンが隣接しないようなレイアウトに設計した重ね合わせ精度測定マークを用いることで、第２層のパターン１２となるレジストのエッジ形状の非対称性は緩和される。
【００４１】
また、レジストの断面形状の非対称性は、重ね合わせ精度測定マーク周辺のレジスト残り部の体積に依存するため、図３（ｃ）の第４の例に示すように、スクライブライン１３内の中央に重ね合わせ精度測定マークを配置することでも、レジスト断面形状の非対称性は緩和される。
【００４２】
以上のように本実施の形態によれば、レジストパターンで象られる重ね合わせ精度測定マークの第２層パターン１２のエッジ形状の非対称性が緩和されるので、第１層パターン１１と第２層パターン１２のエッジ位置を検出して算出する重ね合わせ精度を高精度に測定することができる。
【００４３】
（第２の実施の形態）
図４（ａ）は本発明の第２の実施の形態における重ね合わせ精度測定マークの平面図を示す。
【００４４】
本実施の形態では、重ね合わせ精度測定マークの第２層パターン１２をｘ、ｙ方向に対し斜めの矩形パターンで形成する。スクライブラインなどの大面積のレジスト縮小はｘ、ｙ方向のストレスとして重ね合わせ精度測定マークに働くので、本実施の形態のように重ね合わせ精度測定マークのパターン１２を斜めとすることにより、レジスト縮小によるストレスが緩和され、重ね合わせ精度測定マークの第２層パターン１２の非対称性が小さくなる。したがって、重ね合わせ精度測定マーク（１１、１２）をスクライブラインに対して任意の位置に配置することができ、第１層パターン１１と第２層パターン１２のエッジ位置を検出して算出する重ね合わせ精度を高精度に測定することができる。ここで、第２層パターン１２のエッジ位置の検出方法について説明しておく。例えば第２層パターン１２の矩形サイズを０．３μｍ幅、０．６μｍ長とし、光学顕微鏡による画像認識を用いた重ね合わせ精度測定装置では矩形部全体が暗くなり、例えばｘ方向のＣ−Ｃ上の画像信号波形は図４（ｂ）に示すように、下に凸の波形となるので、立ち下がり，立ち上がり波形の中央を第２層パターン１２のエッジとして検出する。
【００４５】
（第３の実施の形態）
図５は本発明の第３の実施の形態における重ね合わせ精度測定マークの平面および断面図を示す。
【００４６】
本実施の形態では、重ね合わせ精度測定マークの第２層パターン１２を２重のラインからなる矩形パターンで形成する。図５（ａ）の平面図の場合、縦方向に長いスクライブライン１３に対して重ね合わせ精度測定マーク（１１、１２）が左側に配置され、スクライブライン１３上のレジスト１０は重ね合わせ精度測定マーク（１１、１２）の左側より右側の方が広く残っている。このようにレジスト１０が左右非対称に残っているため、左右方向の第２層パターン１２の断面は図５（ｂ）のようになる。図５（ｂ）の断面図に示すように、第２層パターン１２の２重のラインの各々左側のエッジＡとＡ’、ＢとＢ’を検出し、それぞれの中点をエッジ検出位置とすることにより同じ断面形状をもつパターンのエッジ検出を行うので、レジスト形状の非対称がキャンセルできるため重ね合わせ精度測定誤差が発生せず、重ね合わせ精度を高精度に測定することができる。
【００４７】
なお、本実施の形態では、２重ラインの左側エッジを検出したが、右側のエッジを検出しても良い。
【００４８】
なお、上記の第１〜第３の実施の形態では、重ね合わせ精度測定マークの第２層パターン１２が第１層パターン１１の内側に配置された場合について説明したが、第１層パターン１１が第２層パターン１２の内側に配置される場合についても同様である。
【００４９】
（第４の実施の形態）
図６は本発明の第４の実施の形態における重ね合わせ精度測定マークの形成および測定時のフローを示す。
【００５０】
図６に示すように、第１層の重ね合わせ精度測定マークを含む第１層のパターンが形成された半導体ウエハ上にレジストを塗布（Ｓ１１）後、縮小投影露光装置により第２層のパターンを第１層のパターンに対し重ねあわせ露光後、現像をおこなう（Ｓ１２、Ｓ１３）。レジストパターンを熱板上で１００℃でベーキング（Ｓ１４）後、重ね合わせ精度測定装置により第１層のパターンと第２層のパターン間の相対位置関係により重ねあわせ精度測定を行う（Ｓ１５）。しかる後、レジストパターンを熱板上でポストベーク温度より高い温度（例えば１４５℃）でベーキングを行う（Ｓ１６）。
【００５１】
このようにサーマルフロープロセスでコンタクトホールのサイズを縮小するための高温ベーク前に、重ね合わせ精度測定を行うことにより、高温ベークで発生する密集ホールでのレジスト縮小に伴う重ね合わせ精度測定マークの非対称性を防止することができ、重ね合わせ精度を高精度に測定することができる。
【００５２】
本実施の形態では、重ね合わせ精度測定装置は、スタンドアローンタイプを例に用いているが、図８に示すようなコータ・デベロッパにインライン接続された重ね合わせ精度測定装置を用いれば、スループットの低下もなく高精度の重ね合わせ精度測定が行える。
【００５３】
（第５の実施の形態）
図７は本発明の第５の実施の形態における重ね合わせ精度測定マークの形成および測定時のフローを示す。
【００５４】
本実施の形態は、先の第４の実施の形態のようにサーマルフロープロセスのような高温度のベーク処理工程を行わない場合である。
【００５５】
図７に示すように、第１層の重ね合わせ精度測定マークを含む第１層のパターンが形成された半導体ウエハ上にレジストを塗布（Ｓ２１）し、第２層のパターンを縮小投影露光装置で第１層のパターンに対し重ねあわせ露光後、現像をおこなう（Ｓ２２、Ｓ２３）。重ね合わせ精度測定装置により、第１層のパターンと第２層のパターン間の相対位置関係により重ねあわせ精度測定（Ｓ２４）を行った後に、レジストパターンを熱板上でベーキングを行う（Ｓ２５）。
【００５６】
このように現像後、ポストベーク前に重ね合わせ精度測定を行うことにより、ポストベークで発生する大面積のレジスト縮小に伴う重ね合わせ精度測定マークの非対称性を防止することができ、重ね合わせ精度を高精度に測定することができる。
【００５７】
本実施の形態でも第４の実施の形態同様、重ね合わせ精度測定装置は、スタンドアローンタイプを例に用いているが、図８に示すようなコータ・デベロッパにインライン接続された重ね合わせ精度測定装置を用いれば、スループットの低下もなく高精度の重ね合わせ精度測定が行える。
【００５８】
【発明の効果】
以上説明したように本発明によれば、重ね合わせ精度の測定を高精度に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における第１の例の重ね合わせ精度測定マークを示す平面図
【図２】本発明の第１の実施の形態における第１の例と比較する重ね合わせ精度測定マークおよび比較方法を示す図
【図３】本発明の第１の実施の形態における第２〜４の例の重ね合わせ精度測定マークを示す平面図
【図４】本発明の第２の実施の形態における重ね合わせ精度測定マークおよびエッジ検出方法を示す図
【図５】本発明の第３の実施の形態における重ね合わせ精度測定マークを示す図
【図６】本発明の第４の実施の形態における重ね合わせ精度測定マークの形成および測定時のフロー図
【図７】本発明の第５の実施の形態における重ね合わせ精度測定マークの形成および測定時のフロー図
【図８】本発明の第４、第５の実施の形態において用いることが好ましい重ね合わせ精度測定装置を示す図
【図９】従来の重ね合わせ精度測定装置の光学系と重ね合わせ精度測定マークを示す図
【図１０】従来の重ね合わせ精度測定マークの問題を説明するための図
【図１１】従来の重ね合わせ精度測定マークの他の問題を説明するための図
【符号の説明】
１０　レジスト
１１　第１層のパターン
１２　第２層のパターン
１３　スクライブライン
１４　ダミーパターン
５１　照明光源
５２　コンデンサーレンズ
５３　ホモジナイザー
５４　ハーフミラー
５５　対物レンズ
５６　ウエハ
５７　ＣＣＤセンサー
５８　イメージレンズ
７１　密集パターン

Claims

半導体基板上に第１の重ね合わせ精度測定マークを含む第１のパターンを形成し、前記第１のパターンを形成したレイヤーを被アライメントレイヤーとして前記第１の重ね合わせ精度測定マーク内または近傍に第２の重ね合わせ精度測定マークを象るレジストパターンを形成し、前記第１と第２の重ね合わせ精度測定マーク間の相対位置関係より重ね合わせ精度を測定する半導体装置の製造方法であって、
前記第２の重ね合わせ精度測定マークを象るレジストパターンを形成する際に、前記第２の重ね合わせ精度測定マークの周辺の前記レジストパターンが前記第２の重ね合わせ精度測定マークに対して対称に配置されるように形成することを特徴とする半導体装置の製造方法。
第２の重ね合わせ精度測定マークを象るレジストパターンをスクライブライン内に形成し、かつ同時に前記スクライブライン内であって前記スクライブラインのライン幅の中心に対して前記第２の重ね合わせ精度測定マークを象るレジストパターンとほぼ同じ大きさのダミーパターンを対称に形成することを特徴とする請求項１記載の半導体装置の製造方法。
第２の重ね合わせ精度測定マークがレジストパターンの凹型部分であり、前記第２の重ね合わせ精度測定マークの周辺に大面積のレジストが残るようなレイアウトに設計することを特徴とする請求項１記載の半導体装置の製造方法。
第２の重ね合わせ精度測定マークがレジストパターンの凸型部分であり、前記第２の重ね合わせ精度測定マークの周辺に大面積の前記レジストパターンが隣接しないようなレイアウトに設計することを特徴とする請求項１記載の半導体装置の製造方法。
スクライブライン内であって前記スクライブラインのライン幅の中央に第１および第２の重ね合わせ精度測定マークを配置することを特徴とする請求項１記載の半導体装置の製造方法。
半導体基板上に第１の重ね合わせ精度測定マークを含む第１のパターンを形成し、前記第１のパターンを形成したレイヤーを被アライメントレイヤーとして前記第１の重ね合わせ精度測定マーク内または近傍に第２の重ね合わせ精度測定マークを象るレジストパターンを形成し、前記第１と第２の重ね合わせ精度測定マークのｘ，ｙ方向の相対位置関係より重ね合わせ精度を測定する半導体装置の製造方法であって、
前記第２の重ね合わせ精度測定マークを象るレジストパターンを、前記ｘ，ｙ方向のそれぞれの方向に対し各辺が斜めになっている矩形形状の複数のパターンとして形成することを特徴とする半導体装置の製造方法。
半導体基板上に第１の重ね合わせ精度測定マークを含む第１のパターンを形成し、前記第１のパターンを形成したレイヤーを被アライメントレイヤーとして前記第１の重ね合わせ精度測定マーク内または近傍に第２の重ね合わせ精度測定マークを象るレジストパターンを形成し、前記第１と第２の重ね合わせ精度測定マーク間の相対位置関係より重ね合わせ精度を測定する半導体装置の製造方法であって、
前記第２の重ね合わせ精度測定マークを象るレジストパターンを、２重の矩形パターンとして形成することを特徴とする半導体装置の製造方法。
半導体基板上に第１の重ね合わせ精度測定マークを含む第１のパターンを形成する工程と、
前記第１のパターンを形成したレイヤーを被アライメントレイヤーとして前記第１の重ね合わせ精度測定マーク内または近傍に第２の重ね合わせ精度測定マークを象るレジストパターンを形成するために、前記第１のパターンが形成された半導体基板上にレジストを塗布する工程と、
前記レジストに対し露光、現像を行うことにより前記第２の重ね合わせ精度測定マークを象るレジストパターンを形成する工程と、
前記レジストパターンを第１の所定温度でベーキングする工程と、
前記第１の所定温度でベーキングした後、前記第１と第２の重ね合わせ精度測定マーク間の相対位置関係より重ね合わせ精度を測定する工程と、
前記重ね合わせ精度を測定した後、前記レジストパターンを前記第１の所定温度よりも高い第２の所定温度でベーキングする工程とを含む半導体装置の製造方法。
半導体基板上に第１の重ね合わせ精度測定マークを含む第１のパターンを形成する工程と、
前記第１のパターンを形成したレイヤーを被アライメントレイヤーとして前記第１の重ね合わせ精度測定マーク内または近傍に第２の重ね合わせ精度測定マークを象るレジストパターンを形成するために、前記第１のパターンが形成された半導体基板上にレジストを塗布する工程と、
前記レジストに対し露光、現像を行うことにより前記第２の重ね合わせ精度測定マークを象るレジストパターンを形成する工程と、
前記第１と第２の重ね合わせ精度測定マーク間の相対位置関係より重ね合わせ精度を測定する工程と、
前記重ね合わせ精度を測定した後、前記レジストパターンをベーキングする工程とを含む半導体装置の製造方法。