JPH0474427A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
- Publication number
- JPH0474427A JPH0474427A JP2189092A JP18909290A JPH0474427A JP H0474427 A JPH0474427 A JP H0474427A JP 2189092 A JP2189092 A JP 2189092A JP 18909290 A JP18909290 A JP 18909290A JP H0474427 A JPH0474427 A JP H0474427A
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- Japan
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- contact hole
- photomask
- gate electrode
- semiconductor device
- gate electrodes
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- Pending
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、微細なコンタクト孔を有するＭＩＳ型半導体
装置の製造方法に関する。
装置の製造方法に関する。
従来の技術
従来の技術としては、コンタクト孔を形成するためのマ
スクの開ロバターンは正方形のものが多く使用されてき
た。標準的なりＲＡＭ （ダイナミック ランダム ア
クセス メモリー）等のメモリーセルに用いられるメモ
リーセル構造のコンタクトを形成するためのマスクのパ
ターンレイアウトの従来例を第２図にしたがって説明す
る。第２図［’ａ）は、従来のマスクパターンレイアウ
ト図である。素子分離酸化膜１１とゲート電極１２とコ
ンタクト領域１３により構成されている。このパターク
レイアウトではコンタクト領域１３の縦方向距離１４と
横方向距離１５が等しくレイアウトされているとともに
素子分離酸化膜１１に対する距離マージン１６とゲート
電極１２に対する距離マージン１７が等しくレイアウト
されている。第２図（ｂ）は第２図（ａ）のマスクパタ
ーンレイアウトで作成したフォトマスクを用いて製造し
た半導体装置の例である。
スクの開ロバターンは正方形のものが多く使用されてき
た。標準的なりＲＡＭ （ダイナミック ランダム ア
クセス メモリー）等のメモリーセルに用いられるメモ
リーセル構造のコンタクトを形成するためのマスクのパ
ターンレイアウトの従来例を第２図にしたがって説明す
る。第２図［’ａ）は、従来のマスクパターンレイアウ
ト図である。素子分離酸化膜１１とゲート電極１２とコ
ンタクト領域１３により構成されている。このパターク
レイアウトではコンタクト領域１３の縦方向距離１４と
横方向距離１５が等しくレイアウトされているとともに
素子分離酸化膜１１に対する距離マージン１６とゲート
電極１２に対する距離マージン１７が等しくレイアウト
されている。第２図（ｂ）は第２図（ａ）のマスクパタ
ーンレイアウトで作成したフォトマスクを用いて製造し
た半導体装置の例である。
一般に半導体装置は、超ＬＳＩ等にみられるように、回
路の高集積化、ｍ細化の方向へ進展しているので、半導
体装置を微細に形成するために、素子分離、ゲート、コ
ンタクト、配線等の寸法の微細化と安定化の技術、重ね
合わせ精度面上等の技術が要求されている。その技術向
上は０．０５μｍでも大きな進展といえる程である。
路の高集積化、ｍ細化の方向へ進展しているので、半導
体装置を微細に形成するために、素子分離、ゲート、コ
ンタクト、配線等の寸法の微細化と安定化の技術、重ね
合わせ精度面上等の技術が要求されている。その技術向
上は０．０５μｍでも大きな進展といえる程である。
発明が解決しようとする課題
このような従来の−ＭＩＳ型半導体装置の製造方法では
、第２図（ｂ）に示すコンタクト孔１８はポリシリコン
からなるゲート電極１２の段差の影響により縦方向と横
方向の寸法か等しくはならず、コンタクト孔１８の縦方
向仕上がり寸法１９とコンタクト孔１８の横方向仕上が
り寸法２０に寸法差が発生する。これは、リソグラフィ
ーの解像特性によるものである。段差の高い所はフォト
レジストの膜厚が薄くなるためにマスク寸法とフォトレ
ジスト寸法のシフトが大きくなってしまう現象によるも
のである。その結果、コンタクト孔１８の素子分離酸化
膜１１に対する重ね合わせマージン２１とポリシリコン
からなるゲート電極１２に対する重ね合わせマージン２
２が等しくならず、ゲート電極１２に対する重ね合わせ
マージン２２が減少し、より厳しい重ね合わせ精度を要
求されることになってしまう。
、第２図（ｂ）に示すコンタクト孔１８はポリシリコン
からなるゲート電極１２の段差の影響により縦方向と横
方向の寸法か等しくはならず、コンタクト孔１８の縦方
向仕上がり寸法１９とコンタクト孔１８の横方向仕上が
り寸法２０に寸法差が発生する。これは、リソグラフィ
ーの解像特性によるものである。段差の高い所はフォト
レジストの膜厚が薄くなるためにマスク寸法とフォトレ
ジスト寸法のシフトが大きくなってしまう現象によるも
のである。その結果、コンタクト孔１８の素子分離酸化
膜１１に対する重ね合わせマージン２１とポリシリコン
からなるゲート電極１２に対する重ね合わせマージン２
２が等しくならず、ゲート電極１２に対する重ね合わせ
マージン２２が減少し、より厳しい重ね合わせ精度を要
求されることになってしまう。
本発明は上記課題を解決するもので、重ね合わせマージ
ンが等しく、微細化、高集積化に適したＭＩＳ型半導体
装置を提供することを目的としている。
ンが等しく、微細化、高集積化に適したＭＩＳ型半導体
装置を提供することを目的としている。
課題を解決するための手段
本発明は上記目的を達成するために、ゲート電極から所
定の距離を隔てた、半導体基板の表面に導通をとるため
のコンタクト孔を形成するＭＩＳ型半導体装置の製造方
法において、コンタクト孔を形成するフォトマスクの開
ロバターンのゲート電極に対し平行方向の寸法が垂直方
向の寸法よりも大きくレイアウトされたフォトマスクを
用いて、コンタクト形成を行なう構成による。
定の距離を隔てた、半導体基板の表面に導通をとるため
のコンタクト孔を形成するＭＩＳ型半導体装置の製造方
法において、コンタクト孔を形成するフォトマスクの開
ロバターンのゲート電極に対し平行方向の寸法が垂直方
向の寸法よりも大きくレイアウトされたフォトマスクを
用いて、コンタクト形成を行なう構成による。
作用
本発明は上記した構成により、ＭＩＳ型半導体装置の製
造に要するフォトマスク重ね合わせマージンが最大にな
り、より微細化、高集積化が容易となる。
造に要するフォトマスク重ね合わせマージンが最大にな
り、より微細化、高集積化が容易となる。
実施例
以下、本発明の一実施例について説明する。
第１図（ａ）は本発明に用いるフォトマスクパターンレ
イアウト図、第１図（ｂ）は第１図（ａ）によるフォト
マスクを用いて製造した半導体装置の部分拡大平面図で
ある。まず半導体基板上に第２図の従来例と同様に素子
分離酸化膜１１およびポリシリコンからなるゲート電極
１２を周知の技術を用いて形成する。その後に、Ｂ Ｐ
Ｓ Ｇ （ＢｏｒｏｎｄｏｐｅｄＰｈｏｓｐｈｏ−５
ｉｌｉｃａｔｅ Ｇｌａｓｓ）等によりゲート電極１２
の上の絶縁膜を形成する。ＢＰＳＧからなる絶縁膜にコ
ンタクト孔を形成するプロセスにおいて、第１図（ａ）
に示すようなゲート電極１２に対し平行方向の寸法１が
垂直方向の寸法２よりも大きいコンタクト窓３を有する
フォトマスクを用いて第１図（ｂ）に示すようなコンタ
クト孔４の形成を行なう。その結果、第１図（ｂ）から
れかるようにほぼ円形に近い、素子分離酸化膜１１とゲ
ート電極１２との重ね合わせマージン５，６がほぼ等し
いコンタクト孔４が得られた。
イアウト図、第１図（ｂ）は第１図（ａ）によるフォト
マスクを用いて製造した半導体装置の部分拡大平面図で
ある。まず半導体基板上に第２図の従来例と同様に素子
分離酸化膜１１およびポリシリコンからなるゲート電極
１２を周知の技術を用いて形成する。その後に、Ｂ Ｐ
Ｓ Ｇ （ＢｏｒｏｎｄｏｐｅｄＰｈｏｓｐｈｏ−５
ｉｌｉｃａｔｅ Ｇｌａｓｓ）等によりゲート電極１２
の上の絶縁膜を形成する。ＢＰＳＧからなる絶縁膜にコ
ンタクト孔を形成するプロセスにおいて、第１図（ａ）
に示すようなゲート電極１２に対し平行方向の寸法１が
垂直方向の寸法２よりも大きいコンタクト窓３を有する
フォトマスクを用いて第１図（ｂ）に示すようなコンタ
クト孔４の形成を行なう。その結果、第１図（ｂ）から
れかるようにほぼ円形に近い、素子分離酸化膜１１とゲ
ート電極１２との重ね合わせマージン５，６がほぼ等し
いコンタクト孔４が得られた。
発明者の実験による本発明の効果確認のデータを以下に
示す。実施例のポリシリコンからなるゲート電極の段差
（ポリシリコン膜厚）が０．５μｍ、ＢＰＳＧ膜厚が０
．８μｍの条件で実験を行なったところ、ゲート電極に
対し平行方向でのフォトマスクとフォトレジスト寸法の
シフトは、０．０２９２μｍであったのに対し、垂直方
向でのシフトは、０、１１９６μｍと約０．０９ｃｚｍ
も大きく形成されていた。これはゲート電極に対するコ
ンタクト孔のマージンが片側０．０４５μｍ減少するこ
とを意味している。これに対し、本発明で示した方法を
用いてコンタクト孔の形成を行なったところ平行方向と
垂直方向のフォトマスクとフォトレジスト寸法のシフト
の差は、０．０１８μｍに減少した。これは、本発明の
方法を用いていない場合と比較し、コンタクト孔のマー
ジンが片ｆ１Ｍ０．０２７μｍ増加し、より微細化、高
集積化に優位になったと言える。
示す。実施例のポリシリコンからなるゲート電極の段差
（ポリシリコン膜厚）が０．５μｍ、ＢＰＳＧ膜厚が０
．８μｍの条件で実験を行なったところ、ゲート電極に
対し平行方向でのフォトマスクとフォトレジスト寸法の
シフトは、０．０２９２μｍであったのに対し、垂直方
向でのシフトは、０、１１９６μｍと約０．０９ｃｚｍ
も大きく形成されていた。これはゲート電極に対するコ
ンタクト孔のマージンが片側０．０４５μｍ減少するこ
とを意味している。これに対し、本発明で示した方法を
用いてコンタクト孔の形成を行なったところ平行方向と
垂直方向のフォトマスクとフォトレジスト寸法のシフト
の差は、０．０１８μｍに減少した。これは、本発明の
方法を用いていない場合と比較し、コンタクト孔のマー
ジンが片ｆ１Ｍ０．０２７μｍ増加し、より微細化、高
集積化に優位になったと言える。
発明の効果
以上の実施例から明らかなように本発明によれば、ゲー
トｉｔ極に対し平行方向の寸法が垂直方向の寸法よりも
大きいコンタクト窓を有するフォトマスクを用いて、コ
ンタクト孔の形成を行なうので、重ね合わせマージンが
等しく微細化、高集積化に適したＭＩＳ型半導体装置を
提供できる。
トｉｔ極に対し平行方向の寸法が垂直方向の寸法よりも
大きいコンタクト窓を有するフォトマスクを用いて、コ
ンタクト孔の形成を行なうので、重ね合わせマージンが
等しく微細化、高集積化に適したＭＩＳ型半導体装置を
提供できる。
第１図ｆ、’ａ）は本発明の一実施例のＭ Ｉ Ｓ型半
導体装置の製造方法に用いたフォトマスクパターンのレ
イアウト図、第１図（ｂ）は第１図（ａ゛＋のフォトマ
スクを用いて得られたＭＩＳ型半導体装置の部分拡大平
面図、第２図（ａ）は従来のＭ Ｉ Ｓ型半導体装置の
製造方法に用いたフォトマスクパターンのレイアウト図
、第２図（ｂ）は第２図（ａ）のフォトマスクを用いて
得られたＭ Ｉ Ｓ型半導体装置の部分拡大平面図であ
る。 １・・・・・・ゲート電極に対し平行方向の寸法、２・
・・・・・ゲート電極に対し垂直方向の寸法、３・・・
・・・コンタクト窓、４・・・・・・コンタクト孔、１
２・・・・・・ゲート電極。
導体装置の製造方法に用いたフォトマスクパターンのレ
イアウト図、第１図（ｂ）は第１図（ａ゛＋のフォトマ
スクを用いて得られたＭＩＳ型半導体装置の部分拡大平
面図、第２図（ａ）は従来のＭ Ｉ Ｓ型半導体装置の
製造方法に用いたフォトマスクパターンのレイアウト図
、第２図（ｂ）は第２図（ａ）のフォトマスクを用いて
得られたＭ Ｉ Ｓ型半導体装置の部分拡大平面図であ
る。 １・・・・・・ゲート電極に対し平行方向の寸法、２・
・・・・・ゲート電極に対し垂直方向の寸法、３・・・
・・・コンタクト窓、４・・・・・・コンタクト孔、１
２・・・・・・ゲート電極。
Claims (1)
- 半導体基板上に選択的にゲート絶縁膜およびゲート電
極を形成し、そのゲート電極から所定の距離を隔てた前
記半導体基板の表面に導通をとるためのコンタクト孔を
形成するＭＩＳ型半導体装置の製造方法において、前記
ゲート電極に対し平行方向の寸法が垂直方向の寸法より
も大きいコンタクト窓を有するフォトマスクを用いてコ
ンタクト孔の形成を行なうことを特徴とするＭＩＳ型半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189092A JPH0474427A (ja) | 1990-07-16 | 1990-07-16 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189092A JPH0474427A (ja) | 1990-07-16 | 1990-07-16 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474427A true JPH0474427A (ja) | 1992-03-09 |
Family
ID=16235202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189092A Pending JPH0474427A (ja) | 1990-07-16 | 1990-07-16 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474427A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255737B1 (en) | 1996-12-04 | 2001-07-03 | Seiko Epson Corporation | Semiconductor device and method of making the same, circuit board, and electronic instrument |
| GB2387239A (en) * | 2002-04-05 | 2003-10-08 | Zarlink Semiconductor Ltd | Improvements in reticles in MEMS and IC processes |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
-
1990
- 1990-07-16 JP JP2189092A patent/JPH0474427A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255737B1 (en) | 1996-12-04 | 2001-07-03 | Seiko Epson Corporation | Semiconductor device and method of making the same, circuit board, and electronic instrument |
| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7511362B2 (en) | 1996-12-04 | 2009-03-31 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7521796B2 (en) | 1996-12-04 | 2009-04-21 | Seiko Epson Corporation | Method of making the semiconductor device, circuit board, and electronic instrument |
| US7842598B2 (en) | 1996-12-04 | 2010-11-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7888260B2 (en) | 1996-12-04 | 2011-02-15 | Seiko Epson Corporation | Method of making electronic device |
| US8115284B2 (en) | 1996-12-04 | 2012-02-14 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board and electronic instrument |
| GB2387239A (en) * | 2002-04-05 | 2003-10-08 | Zarlink Semiconductor Ltd | Improvements in reticles in MEMS and IC processes |
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