JP2949056B2 - 半導体素子及びその製造方法 - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【０００１】
【産業上の利用分野】本発明は半導体素子及びその製造
方法に関し、特に高集積度を有するディーラム（ＤＲＡ
Ｍ）で一定容量のキャパシターを得るためキャパシター
の貯蔵電極の表面積を増大させ、貯蔵電極コンタクトホ
ールを貯蔵電極の一側面にオーバラップされるように
し、キャパシターの有効電極を増大させる半導体素子及
びその製造方法に関する。
方法に関し、特に高集積度を有するディーラム（ＤＲＡ
Ｍ）で一定容量のキャパシターを得るためキャパシター
の貯蔵電極の表面積を増大させ、貯蔵電極コンタクトホ
ールを貯蔵電極の一側面にオーバラップされるように
し、キャパシターの有効電極を増大させる半導体素子及
びその製造方法に関する。
【０００２】
【従来の技術】半導体素子が高集積化されるに従いセル
の面積は減少する。しかし、セルの面積が減少してもデ
ィーラム素子動作に必要なキャパシター容量は確保され
なければならない。よって、従来はキャパシターの容量
を増大させるため、スタック型、シリンダ型又はトレン
チ型等の種々な構造のキャパシターが採用されていた。
従来のスタック構造を有するキャパシターを、添付した
図面を参照して説明する。
の面積は減少する。しかし、セルの面積が減少してもデ
ィーラム素子動作に必要なキャパシター容量は確保され
なければならない。よって、従来はキャパシターの容量
を増大させるため、スタック型、シリンダ型又はトレン
チ型等の種々な構造のキャパシターが採用されていた。
従来のスタック構造を有するキャパシターを、添付した
図面を参照して説明する。
【０００３】図１は、従来技術により貯蔵電極マスク
（６）と貯蔵電極コンタクトマスク（１０）を配設した
レイアウト図で、長方形の構造を有する貯蔵電極を規則
的に横・縦に配設し、貯蔵電極コンタクトホールは前記
貯蔵電極の中央に配設したものである。
（６）と貯蔵電極コンタクトマスク（１０）を配設した
レイアウト図で、長方形の構造を有する貯蔵電極を規則
的に横・縦に配設し、貯蔵電極コンタクトホールは前記
貯蔵電極の中央に配設したものである。
【０００４】図２は、従来の技術でキャパシターの貯蔵
電極を形成したものであり、図１のＩ−Ｉ線に沿って示
した断面図である。
電極を形成したものであり、図１のＩ−Ｉ線に沿って示
した断面図である。
【０００５】半導体基板（１）の上部にＭＯＳＦＥＴ
（図示せず）を形成し、その上部に下部絶縁層（２）を
形成し、貯蔵電極コンタクトマスク（図１の１０）を用
いたエッチング工程で前記下部絶縁層（２）の一定部分
をエッチングし、前記半導体基板（１）が露出されたコ
ンタクトホール（３）を形成した後、貯蔵電極用導電層
と絶縁層（図示せず）を蒸着し、前記貯蔵電極マスク
（図１の６）を用いたエッチング工程で前記導電層の一
部分をエッチングして導電層パターン（８）と絶縁層パ
ターン（図示せず）を形成し、前記導電層パターン
（８）の側壁に導電層スペーサー（９）を形成し、前記
導電層パターン（８）の上部にある絶縁層パターン（図
示せず）を除去した断面図である。ここで、導電層パタ
ーン（８）と導電層スペーサー（９）が電気的に接続さ
れ、貯蔵電極に用いられる。
（図示せず）を形成し、その上部に下部絶縁層（２）を
形成し、貯蔵電極コンタクトマスク（図１の１０）を用
いたエッチング工程で前記下部絶縁層（２）の一定部分
をエッチングし、前記半導体基板（１）が露出されたコ
ンタクトホール（３）を形成した後、貯蔵電極用導電層
と絶縁層（図示せず）を蒸着し、前記貯蔵電極マスク
（図１の６）を用いたエッチング工程で前記導電層の一
部分をエッチングして導電層パターン（８）と絶縁層パ
ターン（図示せず）を形成し、前記導電層パターン
（８）の側壁に導電層スペーサー（９）を形成し、前記
導電層パターン（８）の上部にある絶縁層パターン（図
示せず）を除去した断面図である。ここで、導電層パタ
ーン（８）と導電層スペーサー（９）が電気的に接続さ
れ、貯蔵電極に用いられる。
【０００６】
【発明が解決しようとする課題】しかし、前記した従来
技術で形成された貯蔵電極は素子が高集積化されること
によりキャパシターの容量が限界に至るようになった。
従って、本発明の目的は貯蔵電極コンタクトホールでも
キャパシターの有効表面積を得ることができるようにす
る半導体素子及びその製造方法を提供することにある。
技術で形成された貯蔵電極は素子が高集積化されること
によりキャパシターの容量が限界に至るようになった。
従って、本発明の目的は貯蔵電極コンタクトホールでも
キャパシターの有効表面積を得ることができるようにす
る半導体素子及びその製造方法を提供することにある。
【０００７】本発明の他の目的とする所は、貯蔵電極の
配設を異なるようにし貯蔵電極をパターンニングする工
程で、貯蔵電極の角部が正確にパターン化されるように
した半導体素子及びその製造方法を提供することにあ
る。
配設を異なるようにし貯蔵電極をパターンニングする工
程で、貯蔵電極の角部が正確にパターン化されるように
した半導体素子及びその製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】前記した目的を達成する
ため、本発明は、半導体基板上部にＭＯＳＦＥＴが形成
され、前記ＭＯＳＦＥＴに接続したキャパシターが備え
られる半導体素子において、前記ＭＯＳＦＥＴ上に下部
絶縁層が形成され、前記下部絶縁層の一定部分が除去さ
れ、前記ＭＯＳＦＥＴの電極が露出したコンタクトホー
ルが形成され、前記コンタクトホールの一部分とオーバ
ラップする表面部と前記コンタクトホール内に凹部を形
成するプラグ部とを有しながら下部のＭＯＳＦＥＴの電
極と電気的に接続する貯蔵電極用導電層パターンが形成
され、前記導電層パターンの側壁に沿い導電層スペーサ
ーが形成され、前記導電層パターンと導電層スペーサー
よりなる貯蔵電極を含むことを特徴とする半導体素子を
提供するにある。
ため、本発明は、半導体基板上部にＭＯＳＦＥＴが形成
され、前記ＭＯＳＦＥＴに接続したキャパシターが備え
られる半導体素子において、前記ＭＯＳＦＥＴ上に下部
絶縁層が形成され、前記下部絶縁層の一定部分が除去さ
れ、前記ＭＯＳＦＥＴの電極が露出したコンタクトホー
ルが形成され、前記コンタクトホールの一部分とオーバ
ラップする表面部と前記コンタクトホール内に凹部を形
成するプラグ部とを有しながら下部のＭＯＳＦＥＴの電
極と電気的に接続する貯蔵電極用導電層パターンが形成
され、前記導電層パターンの側壁に沿い導電層スペーサ
ーが形成され、前記導電層パターンと導電層スペーサー
よりなる貯蔵電極を含むことを特徴とする半導体素子を
提供するにある。
【０００９】本発明の更に他の目的とする所は、半導体
基板上にＭＯＳＦＥＴを形成し、その上部に下部絶縁層
を形成する工程と、貯蔵電極コンタクトマスクを用いた
エッチング工程で、前記下部絶縁層の一定部分をエッチ
ングしコンタクトホールを形成する工程と、貯蔵電極用
導電層と絶縁層を積層する工程と、前記コンタクトホー
ルの一部分と重なるよう配列された貯蔵電極マスクを用
いたエッチング工程で、前記絶縁層と導電層とを前記コ
ンタクトホール内で前記下部絶縁層の側面が露出するま
でエッチングして絶縁層パターンと導電層パターンとを
形成する工程と、前記絶縁層パターンと導電層パターン
との側壁に導電層スペーサーを形成する工程と、前記絶
縁層パターンを除去し、前記導電層パターンと導電層ス
ペーサーとよりなる貯蔵電極を形成する工程を含むこと
を特徴とする半導体素子の製造方法を提供するにある。
基板上にＭＯＳＦＥＴを形成し、その上部に下部絶縁層
を形成する工程と、貯蔵電極コンタクトマスクを用いた
エッチング工程で、前記下部絶縁層の一定部分をエッチ
ングしコンタクトホールを形成する工程と、貯蔵電極用
導電層と絶縁層を積層する工程と、前記コンタクトホー
ルの一部分と重なるよう配列された貯蔵電極マスクを用
いたエッチング工程で、前記絶縁層と導電層とを前記コ
ンタクトホール内で前記下部絶縁層の側面が露出するま
でエッチングして絶縁層パターンと導電層パターンとを
形成する工程と、前記絶縁層パターンと導電層パターン
との側壁に導電層スペーサーを形成する工程と、前記絶
縁層パターンを除去し、前記導電層パターンと導電層ス
ペーサーとよりなる貯蔵電極を形成する工程を含むこと
を特徴とする半導体素子の製造方法を提供するにある。
【００１０】
【作用】前記した本発明の半導体素子によると、貯蔵電
極の有効表面積をコンタクトホール領域を活用して拡張
することができるため、キャパシターの容量を増大させ
ることができる。さらに、本発明の半導体素子の製造方
法によると、コンタクトホール領域まで貯蔵電極の有効
表面積を増大させたキャパシターを製造することがで
き、その際、リソグラフィー工程時の最初の設計の際に
予定された表面積より減少する問題を解決するため、貯
蔵電極等の位置を行方向又は列方向に交互になるよう形
成することにより、貯蔵電極表面積を増大させることが
できる。
極の有効表面積をコンタクトホール領域を活用して拡張
することができるため、キャパシターの容量を増大させ
ることができる。さらに、本発明の半導体素子の製造方
法によると、コンタクトホール領域まで貯蔵電極の有効
表面積を増大させたキャパシターを製造することがで
き、その際、リソグラフィー工程時の最初の設計の際に
予定された表面積より減少する問題を解決するため、貯
蔵電極等の位置を行方向又は列方向に交互になるよう形
成することにより、貯蔵電極表面積を増大させることが
できる。
【００１１】
【実施例】以下、添付した図面を参照して本発明を詳細
に説明する。図３は、本発明により貯蔵電極マスク（２
６）と貯蔵電極コンタクトホール（２０）を配設したレ
イアウト図で、長方形の構造を有する貯蔵電極を規則的
に横・縦に配設し、貯蔵電極コンタクトホールは前記貯
蔵電極マスク２６の下側の一部分とオーバラップされる
ようにしたものである。
に説明する。図３は、本発明により貯蔵電極マスク（２
６）と貯蔵電極コンタクトホール（２０）を配設したレ
イアウト図で、長方形の構造を有する貯蔵電極を規則的
に横・縦に配設し、貯蔵電極コンタクトホールは前記貯
蔵電極マスク２６の下側の一部分とオーバラップされる
ようにしたものである。
【００１２】図４は、本発明の技術でキャパシターの貯
蔵電極を形成したものであり、図３のII−II線に沿って
示した断面図である。即ち、半導体基板（１１）の上部
にＭＯＳＦＥＴ（図示せず）を形成し、その上部に下部
絶縁層（１２）を形成し、貯蔵電極コンタクトマスク
（図３の２０）を用いたエッチング工程で前記下部絶縁
層（１２）の一定部分をエッチングし、前記半導体基板
（１１）が露出されたコンタクトホール（１３）を形成
した後、貯蔵電極用導電層と絶縁層（図示せず）を蒸着
し、前記貯蔵電極マスク（図３の２６）を用いたエッチ
ング工程で前記導電層および絶縁層の一部分をコンタク
トホール（１３）内で下部絶縁層（１２）の側面が露出
するまでエッチングして導電層パターン（１４’）と絶
縁層パターン（図示せず）を形成し、前記導電層パター
ン（１４’）の側壁に導電層スペーサー（１７）を形成
し、前記導電層パターン（１４’）の上部にある絶縁層
パターン（図示せず）を除去する。ここで、前記導電層
パターン（１４’）と導電層スペーサー（１７）が貯蔵
電極に用いられるが、コンタクトホール（１３）内を利
用して貯蔵電極を拡張しているため、従来の貯蔵電極よ
りも貯蔵電極の表面積が増大していることが分かる。
蔵電極を形成したものであり、図３のII−II線に沿って
示した断面図である。即ち、半導体基板（１１）の上部
にＭＯＳＦＥＴ（図示せず）を形成し、その上部に下部
絶縁層（１２）を形成し、貯蔵電極コンタクトマスク
（図３の２０）を用いたエッチング工程で前記下部絶縁
層（１２）の一定部分をエッチングし、前記半導体基板
（１１）が露出されたコンタクトホール（１３）を形成
した後、貯蔵電極用導電層と絶縁層（図示せず）を蒸着
し、前記貯蔵電極マスク（図３の２６）を用いたエッチ
ング工程で前記導電層および絶縁層の一部分をコンタク
トホール（１３）内で下部絶縁層（１２）の側面が露出
するまでエッチングして導電層パターン（１４’）と絶
縁層パターン（図示せず）を形成し、前記導電層パター
ン（１４’）の側壁に導電層スペーサー（１７）を形成
し、前記導電層パターン（１４’）の上部にある絶縁層
パターン（図示せず）を除去する。ここで、前記導電層
パターン（１４’）と導電層スペーサー（１７）が貯蔵
電極に用いられるが、コンタクトホール（１３）内を利
用して貯蔵電極を拡張しているため、従来の貯蔵電極よ
りも貯蔵電極の表面積が増大していることが分かる。
【００１３】図５乃至図８は、本発明により図４に示し
た貯蔵電極構造を製造する段階を示した断面図である。
た貯蔵電極構造を製造する段階を示した断面図である。
【００１４】図５は、半導体基板（１１）の上部にＭＯ
ＳＦＥＴ（図示せず）を形成し、その上部に下部絶縁層
（１２）を形成し、貯蔵電極コンタクトマスク（図３の
２０）を用いたエッチング工程で前記下部絶縁層（１
２）をエッチングして前記半導体基板（１１）が露出さ
れたコンタクトホール（１３）を形成した断面図であ
る。
ＳＦＥＴ（図示せず）を形成し、その上部に下部絶縁層
（１２）を形成し、貯蔵電極コンタクトマスク（図３の
２０）を用いたエッチング工程で前記下部絶縁層（１
２）をエッチングして前記半導体基板（１１）が露出さ
れたコンタクトホール（１３）を形成した断面図であ
る。
【００１５】図６は、貯蔵電極用導電層（１４）例えば
ポリシリコン層を、前記コンタクトホール（１３）を介
し前記半導体基板（１１）に接続されるよう一定厚さに
蒸着した後、その上部に絶縁層（１５）を蒸着し、その
上部に感光膜を塗布し、貯蔵電極マスク（図３の２６）
を用いた露光及び現像工程で感光膜パターン（１６）を
形成した断面図である。
ポリシリコン層を、前記コンタクトホール（１３）を介
し前記半導体基板（１１）に接続されるよう一定厚さに
蒸着した後、その上部に絶縁層（１５）を蒸着し、その
上部に感光膜を塗布し、貯蔵電極マスク（図３の２６）
を用いた露光及び現像工程で感光膜パターン（１６）を
形成した断面図である。
【００１６】前記絶縁層（１５）は、ＢＰＳＧ（Boro P
hospor Silicate Glass)、ＴＥＯＳ（Tetra Ethyl Oxid
e Silicate) 、Ｏ3 −ＰＳＧ（O3−Phospor Silicate G
lass) 、又はＰＳＧ（Phospor Silicate Glass) を用い
ることができる。
hospor Silicate Glass)、ＴＥＯＳ（Tetra Ethyl Oxid
e Silicate) 、Ｏ3 −ＰＳＧ（O3−Phospor Silicate G
lass) 、又はＰＳＧ（Phospor Silicate Glass) を用い
ることができる。
【００１７】図７は図６に示す前記感光膜パターン（１
６）をマスクに用いて前記絶縁層（１５）と導電層（１
４）をエッチングするが、下部絶縁層（１２）の側面が
露出されるまでエッチングして、絶縁層パターン（１
５’）と、前記コンタクトホールの一部分とオーバラッ
プする表面部および前記コンタクトホール内に凹部を形
成するプラグ部を有しながら下部のＭＯＳＦＥＴの電極
と電気的に接続する導電層パターン（１４’）とを形成
し、前記感光膜パターン（１６）を除去した断面図であ
る。
６）をマスクに用いて前記絶縁層（１５）と導電層（１
４）をエッチングするが、下部絶縁層（１２）の側面が
露出されるまでエッチングして、絶縁層パターン（１
５’）と、前記コンタクトホールの一部分とオーバラッ
プする表面部および前記コンタクトホール内に凹部を形
成するプラグ部を有しながら下部のＭＯＳＦＥＴの電極
と電気的に接続する導電層パターン（１４’）とを形成
し、前記感光膜パターン（１６）を除去した断面図であ
る。
【００１８】図８は、図７に示す前記導電層パターン
（１４’）と絶縁層パターン（１５’）の側壁に導電層
スペーサー（１７）を形成し、前記絶縁層パターン（１
５’）を除去した断面図である。ここで、前記導電層パ
ターン（１４’）と導電層スペーサー（１７）とが貯蔵
電極に用いられることにより、貯蔵電極の表面積は貯蔵
電極コンタクトホール（１３）に備えられる凹部面によ
り増大する。
（１４’）と絶縁層パターン（１５’）の側壁に導電層
スペーサー（１７）を形成し、前記絶縁層パターン（１
５’）を除去した断面図である。ここで、前記導電層パ
ターン（１４’）と導電層スペーサー（１７）とが貯蔵
電極に用いられることにより、貯蔵電極の表面積は貯蔵
電極コンタクトホール（１３）に備えられる凹部面によ
り増大する。
【００１９】以後の工程により貯蔵電極の表面に誘電体
膜を形成し、その上部面にプレート電極を形成するもの
とする。
膜を形成し、その上部面にプレート電極を形成するもの
とする。
【００２０】図９は、図３に示した貯蔵電極マスク（２
６）を用い貯蔵電極マスク用感光膜パターン（１６’）
を形成した平面図で、感光膜パターン（１６’）の角が
丸められたものを示したものである。ここで、感光膜パ
ターンを形成するための露光の際、光が透過される横縦
が交差する地域（図３の３０）で光の強さが増大し貯蔵
電極の角部まで露光されることにより現像工程を実施す
ると、図９のように感光膜パターン（１６’）が形成さ
れる。
６）を用い貯蔵電極マスク用感光膜パターン（１６’）
を形成した平面図で、感光膜パターン（１６’）の角が
丸められたものを示したものである。ここで、感光膜パ
ターンを形成するための露光の際、光が透過される横縦
が交差する地域（図３の３０）で光の強さが増大し貯蔵
電極の角部まで露光されることにより現像工程を実施す
ると、図９のように感光膜パターン（１６’）が形成さ
れる。
【００２１】前記のように貯蔵電極マスク用感光膜パタ
ーンの角部が丸められることを防止するため、本発明の
他の実施例は図１０及び図１１に示したように貯蔵電極
マスクの配列を図３とは異なるようにしたものである。
ーンの角部が丸められることを防止するため、本発明の
他の実施例は図１０及び図１１に示したように貯蔵電極
マスクの配列を図３とは異なるようにしたものである。
【００２２】図１０は、行・列方向に整列したコンタク
トホールマスク（２０）に貯蔵電極の一部分が重なるよ
う貯蔵電極マスク（４１）を配設するが、例えば第１列
で貯蔵電極マスク（４１）がコンタクトホールマスク
（２０）の上側に重なるよう配置し、第２列では貯蔵電
極マスク（４１）がコンタクトホールマスク（２０）の
下側に重なるよう配置し、第３列では前記第１列のよう
に貯蔵電極マスク（４１）がコンタクトホールマスク
（２０）の上側に重なるよう配置し、奇数列と偶数列で
貯蔵電極の位置が交互になるように形成するものであ
る。
トホールマスク（２０）に貯蔵電極の一部分が重なるよ
う貯蔵電極マスク（４１）を配設するが、例えば第１列
で貯蔵電極マスク（４１）がコンタクトホールマスク
（２０）の上側に重なるよう配置し、第２列では貯蔵電
極マスク（４１）がコンタクトホールマスク（２０）の
下側に重なるよう配置し、第３列では前記第１列のよう
に貯蔵電極マスク（４１）がコンタクトホールマスク
（２０）の上側に重なるよう配置し、奇数列と偶数列で
貯蔵電極の位置が交互になるように形成するものであ
る。
【００２３】図１１は、行・列方向に整列したコンタク
トホールマスク（２０）に貯蔵電極の一部分が重なるよ
う貯蔵電極マスク（３１）を配列するが、例えば第１行
で貯蔵電極マスク（３１）がコンタクトホールマスク
（２０）の左側に重なるよう配置し第２行では貯蔵電極
マスク（３１）がコンタクトホールマスク（２０）の右
側に重なるよう配置し、第３行では前記第１行のように
貯蔵電極マスク（３１）がコンタクトホールマスク（２
０）の左側に重なるよう配置し、奇数行と偶数行で貯蔵
電極の位置が交互になるよう形成するものである。
トホールマスク（２０）に貯蔵電極の一部分が重なるよ
う貯蔵電極マスク（３１）を配列するが、例えば第１行
で貯蔵電極マスク（３１）がコンタクトホールマスク
（２０）の左側に重なるよう配置し第２行では貯蔵電極
マスク（３１）がコンタクトホールマスク（２０）の右
側に重なるよう配置し、第３行では前記第１行のように
貯蔵電極マスク（３１）がコンタクトホールマスク（２
０）の左側に重なるよう配置し、奇数行と偶数行で貯蔵
電極の位置が交互になるよう形成するものである。
【００２４】
【発明の効果】前記した本発明によると、貯蔵電極コン
タクトホールの内部にも電荷を蓄積することができるよ
うにする貯蔵電極を半導体素子に形成することにより貯
蔵電極の表面積が減少する問題点を解決した。また、本
発明では、貯蔵電極が形成される位置を変更することに
より、貯蔵電極マスクを用い貯蔵電極マスク用感光膜パ
ターンを形成するための露光工程で光の強さを均一にす
ることができるようにしたため、感光膜パターンの角部
が丸められる問題を解決することができた。
タクトホールの内部にも電荷を蓄積することができるよ
うにする貯蔵電極を半導体素子に形成することにより貯
蔵電極の表面積が減少する問題点を解決した。また、本
発明では、貯蔵電極が形成される位置を変更することに
より、貯蔵電極マスクを用い貯蔵電極マスク用感光膜パ
ターンを形成するための露光工程で光の強さを均一にす
ることができるようにしたため、感光膜パターンの角部
が丸められる問題を解決することができた。
【００２５】前記した本発明の半導体素子によると、貯
蔵電極の有効表面積をコンタクトホール領域まで活用す
るよう増大させたため、キャパシターの容量を増大させ
ることができる。さらに、本発明の半導体素子の製造方
法によると、コンタクトホール領域まで貯蔵電極の有効
表面積を増大させたキャパシターを製造することがで
き、その際、リソグラフィー工程時の最初の設計の際に
予定された表面積より減少する問題を解決するため、貯
蔵電極等の位置を行方向又は列方向に交互になるよう形
成することにより、貯蔵電極表面積を増大させることが
できる。
蔵電極の有効表面積をコンタクトホール領域まで活用す
るよう増大させたため、キャパシターの容量を増大させ
ることができる。さらに、本発明の半導体素子の製造方
法によると、コンタクトホール領域まで貯蔵電極の有効
表面積を増大させたキャパシターを製造することがで
き、その際、リソグラフィー工程時の最初の設計の際に
予定された表面積より減少する問題を解決するため、貯
蔵電極等の位置を行方向又は列方向に交互になるよう形
成することにより、貯蔵電極表面積を増大させることが
できる。
【図１】図１は、従来技術により製造したＤＲＡＭのキ
ャパシターのレイアウト図である。
ャパシターのレイアウト図である。
【図２】図２は、従来技術により製造したＤＲＡＭのキ
ャパシターのＩ−Ｉ線の断面図である。
ャパシターのＩ−Ｉ線の断面図である。
【図３】図３は、本発明により製造したＤＲＡＭのキャ
パシターのレイアウト図である。
パシターのレイアウト図である。
【図４】図４は、本発明により製造したＤＲＡＭのキャ
パシターのレイアウト図のII−II線の断面図である。
パシターのレイアウト図のII−II線の断面図である。
【図５】図５は、本発明によりＤＲＡＭのキャパシター
を製造する一段階を示す断面図である。
を製造する一段階を示す断面図である。
【図６】図６は、本発明によりＤＲＡＭのキャパシター
を製造する一段階を示す断面図である。
を製造する一段階を示す断面図である。
【図７】図７は、本発明によりＤＲＡＭのキャパシター
を製造する一段階を示す断面図である。
を製造する一段階を示す断面図である。
【図８】図８は、本発明によりＤＲＡＭのキャパシター
を製造する一段階を示す断面図である。
を製造する一段階を示す断面図である。
【図９】図９は、本発明により貯蔵電極マスク用感光膜
パターンを形成する際、貯蔵電極の角部が丸められるの
を示した平面図である。
パターンを形成する際、貯蔵電極の角部が丸められるの
を示した平面図である。
【図１０】図１０は、本発明の他の実施例により貯蔵電
極コンタクトマスクと貯蔵電極マスクを配設したものを
示したレイアウト図である。
極コンタクトマスクと貯蔵電極マスクを配設したものを
示したレイアウト図である。
【図１１】図１１は、本発明の他の実施例により貯蔵電
極コンタクトマスクと貯蔵電極マスクを配設したものを
示したレイアウト図である。
極コンタクトマスクと貯蔵電極マスクを配設したものを
示したレイアウト図である。
１ 半導体基板 ２ 下部絶縁層 ３ コンタクトホール ６ 貯蔵電極マスク ８ 導電層パターン ９ 導電層スペーサー 10 貯蔵電極コンタクトマスク 11 半導体基板 12 下部絶縁層 13 コンタクトホール 14 導電層 14' 導電層パターン 15 絶縁層 15' 絶縁層パターン 16，16' 感光膜パターン 17 導電層スペーサー 20 コンタクトホールマスク 26，31，41 貯蔵電極マスク 30 地域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (10)
- 【請求項１】 半導体基板上部にＭＯＳＦＥＴが形成さ
れ、前記ＭＯＳＦＥＴに接続したキャパシターが備えら
れる半導体素子において、 前記ＭＯＳＦＥＴ上に下部絶縁層が形成され、 前記下部絶縁層の一定部分が除去され、前記ＭＯＳＦＥ
Ｔの電極が露出したコンタクトホールが形成され、 前記コンタクトホールの一部分とオーバラップする表面
部と前記コンタクトホール内に凹部を形成するプラグ部
とを有しながら下部のＭＯＳＦＥＴの電極と電気的に接
続する貯蔵電極用導電層パターンが形成され、 前記導電層パターンの側壁に沿い導電層スペーサーが形
成され、 前記導電層パターンと導電層スペーサーよりなる貯蔵電
極を含むことを特徴とする半導体素子。 - 【請求項２】 前記コンタクトホールは、前記半導体基
板上部に行方向と列方向に一定間隔離間して反復的に配
列されたことを特徴とする請求項１記載の半導体素子。 - 【請求項３】 前記貯蔵電極は、前記コンタクトホール
の奇数列にある貯蔵電極位置と、偶数列にある貯蔵電極
位置が前記コンタクトホールを中心に列方向に交互にな
るように形成されたことを特徴とする請求項１記載の半
導体素子。 - 【請求項４】 前記貯蔵電極の一側面が、前記コンタク
トホールの半分程度とオーバラップされるよう形成する
ことを特徴とする請求項１記載の半導体素子。 - 【請求項５】 前記貯蔵電極は、前記コンタクトホール
の奇数行にある貯蔵電極位置と、偶数行にある貯蔵電極
位置が前記コンタクトホールを中心に行方向に交互にな
るように形成されたことを特徴とする請求項１記載の半
導体素子。 - 【請求項６】 半導体素子の製造方法において、 半導体基板上にＭＯＳＦＥＴを形成し、その上部に下部
絶縁層を形成する工程と、 貯蔵電極コンタクトマスクを用いたエッチング工程で、
前記下部絶縁層の一定部分をエッチングしコンタクトホ
ールを形成する工程と、 貯蔵電極用導電層と絶縁層を積層する工程と、 前記コンタクトホールの一部分と重なるよう配列された
貯蔵電極マスクを用いたエッチング工程で、前記絶縁層
と導電層とを前記コンタクトホール内で前記下部絶縁層
の側面が露出するまでエッチングして絶縁層パターンと
導電層パターンとを形成する工程と、 前記絶縁層パターンと導電層パターンとの側壁に導電層
スペーサーを形成する工程と、 前記絶縁層パターンを除去し、前記導電層パターンと導
電層スペーサーとよりなる貯蔵電極を形成する工程を含
むことを特徴とする半導体素子の製造方法。 - 【請求項７】 前記貯蔵電極用導電層パターンは、前記
コンタクトホールの半分程度がオーバラップされるよう
形成することを特徴とする請求項６記載の半導体素子の
製造方法。 - 【請求項８】 前記貯蔵電極コンタクトホールに重なる
貯蔵電極用導電層パターンは、前記コンタクトホールの
奇数行と偶数行とで、前記コンタクトホールを中心に行
方向に交互に配置されるように形成することを特徴とす
る請求項６記載の半導体素子の製造方法。 - 【請求項９】 前記貯蔵電極コンタクトホールに重なる
貯蔵電極用導電層パターンは、前記コンタクトホールの
奇数列と偶数列とで、前記コンタクトホールを中心に列
方向に交互に配置されるように形成することを特徴とす
る請求項６記載の半導体素子の製造方法。 - 【請求項１０】 前記貯蔵電極コンタクトホールは、行
と列方向に一定間隔離間して反復的に配列されたことを
特徴とする請求項６記載の半導体素子の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94010271A KR970007967B1 (en) | 1994-05-11 | 1994-05-11 | Fabrication method and semiconductor device |
| KR94-10271 | 1994-05-11 |
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| Publication Number | Publication Date |
|---|---|
| JPH0864783A JPH0864783A (ja) | 1996-03-08 |
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|---|---|---|---|
| JP7112933A Expired - Fee Related JP2949056B2 (ja) | 1994-05-11 | 1995-05-11 | 半導体素子及びその製造方法 |
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| CN (1) | CN1040164C (ja) |
| DE (1) | DE19517344B4 (ja) |
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|---|---|---|---|---|
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| KR100252211B1 (ko) * | 1997-02-17 | 2000-04-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| US5969381A (en) * | 1997-02-26 | 1999-10-19 | Nec Corporation | Semiconductor device with unbreakable testing elements for evaluating components and process of fabrication thereof |
| JP3856544B2 (ja) * | 1997-10-29 | 2006-12-13 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JPH11176833A (ja) * | 1997-12-10 | 1999-07-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| TW399325B (en) * | 1998-01-14 | 2000-07-21 | United Microelectronics Corp | The manufacturing method of DRAM capacitor |
| KR100272673B1 (ko) * | 1998-06-02 | 2000-11-15 | 윤종용 | 반도체 메모리 장치의 제조 방법 |
| JP2000077622A (ja) * | 1998-08-31 | 2000-03-14 | Texas Instr Inc <Ti> | 半導体記憶装置及びその製造方法 |
| KR100537204B1 (ko) * | 2003-06-30 | 2005-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| KR100668833B1 (ko) * | 2004-12-17 | 2007-01-16 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| KR100822581B1 (ko) | 2006-09-08 | 2008-04-16 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
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| KR100915067B1 (ko) * | 2007-10-31 | 2009-09-02 | 주식회사 하이닉스반도체 | 리소그래피용 마스크 및 이를 이용한 반도체 소자의 형성방법 |
| JP2009194196A (ja) * | 2008-02-15 | 2009-08-27 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
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| US4656732A (en) * | 1984-09-26 | 1987-04-14 | Texas Instruments Incorporated | Integrated circuit fabrication process |
| EP0196915B1 (en) * | 1985-03-29 | 1991-08-14 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| US5164337A (en) * | 1989-11-01 | 1992-11-17 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having a capacitor in a stacked memory cell |
| JP2689682B2 (ja) * | 1990-04-16 | 1997-12-10 | 日本電気株式会社 | 半導体メモリセルの製造方法 |
| ES2103778T3 (es) * | 1990-05-31 | 1997-10-01 | Canon Kk | Metodo para la fabricacion de un dispositivo de memoria semiconductor, que tiene un condensador. |
| US5189506A (en) * | 1990-06-29 | 1993-02-23 | International Business Machines Corporation | Triple self-aligned metallurgy for semiconductor devices |
| EP0480580A3 (en) * | 1990-09-10 | 1992-09-02 | Canon Kabushiki Kaisha | Electrode structure of semiconductor device and method for manufacturing the same |
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| JP2921773B2 (ja) * | 1991-04-05 | 1999-07-19 | 三菱電機株式会社 | 半導体装置の配線接続構造およびその製造方法 |
| JP2533414B2 (ja) * | 1991-04-09 | 1996-09-11 | 三菱電機株式会社 | 半導体集積回路装置の配線接続構造およびその製造方法 |
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| JP2757733B2 (ja) * | 1992-03-25 | 1998-05-25 | 松下電器産業株式会社 | 半導体装置の製造方法 |
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| KR940010197A (ko) * | 1992-10-13 | 1994-05-24 | 김광호 | 반도체 장치의 제조방법 |
| KR960006693B1 (ko) * | 1992-11-24 | 1996-05-22 | 현대전자산업주식회사 | 고집적 반도체 접속장치 및 그 제조방법 |
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- 1996-11-04 US US08/743,140 patent/US5668412A/en not_active Expired - Lifetime
-
1997
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