JPH0864783A - 半導体素子及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 14
- 238000010030 laminating Methods 0.000 claims description 2
- 238000004070 electrodeposition Methods 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 4
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/03—Making the capacitor or connections thereto
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract
増大させるための半導体素子及びその製造方法の提供。 【構成】半導体基板11上部にMOSFETが形成さ
れ、MOSFETに接続したキャパシターが備えられる
半導体素子において、MOSFET上に下部絶縁層12
が形成され、下部絶縁層12の一定部分が除去され、M
OSFETの電極が露出したコンタクトホール13が形
成され、コンタクトホールの一部分と、オーバラップし
ながら下部のMOSFETの電極と電気的に接続する貯
蔵電極用導電層パターン14′が形成され、導電層パタ
ーンの側壁に沿い導電層スペーサー17が備えられ、導
電層パターン14′と導電層スペーサー17よりなる貯
蔵電極を含む半導体素子。
Description
方法に関し、特に高集積度を有するディーラム(DRA
M)で一定容量のキャパシターを得るためキャパシター
の貯蔵電極の表面積を増大させ、貯蔵電極コンタクトホ
ールを貯蔵電極の一側面にオーバラップされるように
し、キャパシターの有効電極を増大させる半導体素子及
びその製造方法に関する。
の面積は減少する。しかし、セルの面積が減少してもデ
ィーラム素子動作に必要なキャパシター容量は確保され
なければならない。よって、従来はキャパシターの容量
を増大させるため、スタック型、シリンダ型又はトレン
チ型等の種々な構造のキャパシターが採用されていた。
従来のスタック構造を有するキャパシターを、添付した
図面を参照して説明する。
(6)と貯蔵電極コンタクトマスク(10)を配設した
レイアウト図で、長方形の構造を有する貯蔵電極を規則
的に横・縦に配設し、貯蔵電極コンタクトホールは前記
貯蔵電極の中央に配設したものである。
電極を形成したものであり、図1のI−I線に沿って示
した断面図である。
(図示せず)を形成し、その上部に下部絶縁層(2)を
形成し、貯蔵電極コンタクトマスク(図1の10)を用
いたエッチング工程で前記下部絶縁層(2)の一定部分
をエッチングし、前記半導体基板(1)が露出されたコ
ンタクトホール(3)を形成した後、貯蔵電極用導電層
と絶縁層(図示せず)を蒸着し、前記貯蔵電極マスク
(図1の6)を用いたエッチング工程で前記導電層の一
定部分をエッチングして導電層パターン(8)と絶縁層
パターン(図示せず)を形成し、前記導電層パターン
(8)の側壁に導電層スペーサー(9)を形成し、前記
導電層パターン(8)の上部にある絶縁層パターン(図
示せず)を除去した断面図である。ここで、導電層パタ
ーン(8)と導電層スペーサー(9)が電気的に接続さ
れ貯蔵電極に用いられる。
技術で形成された貯蔵電極は素子が高集積化されること
によりキャパシターの容量が限界に至るようになった。
従って、本発明の目的は貯蔵電極コンタクトホールでも
キャパシターの有効表面積を得ることができるようにす
る半導体素子及びその製造方法を提供することにある。
配設を異なるようにし貯蔵電極をパターンニングする工
程で、貯蔵電極の角部が正確にパターン化されるように
した半導体素子及びその製造方法を提供することにあ
る。
ため、本発明は半導体基板上部にMOSFETが形成さ
れ、前記MOSFETに接続されたキャパシターが備え
られる半導体素子において、前記MOSFET上に下部
絶縁層が形成され、前記下部絶縁層の一定部分が除去さ
れ前記MOSFETの電極が露出したコンタクトホール
が形成され、前記コンタクトホールの一部分とオーバラ
ップしながら下部のMOSFETの電極と電気的に接続
される貯蔵電極用導電層パターンが形成され、前記導電
層パターンの側壁に沿い導電層スペーサーが備えられ、
前記導電層パターンと導電層スペーサーとよりなる貯蔵
電極を含むことを特徴とする半導体素子を提供するにあ
る。
基板にMOSFETを形成し、その上部に下部絶縁層を
形成する段階と、貯蔵電極コンタクトマスクを用いたエ
ッチング工程で前記下部絶縁層の一定部分をエッチング
しコンタクトホールを形成する工程と、貯蔵電極用導電
層と絶縁層を積層する工程と、前記コンタクトホールの
一定部分と重なるよう配設された貯蔵電極マスクを用い
たエッチング工程で前記絶縁層と導電層をエッチングし
絶縁層パターンと導電層パターンとを形成する工程と、
前記絶縁層パターンと導電層パターンとの側壁に導電層
スペーサーを形成する工程と、前記絶縁層パターンを除
去し前記導電層パターンと導電層スペーサーとよりなる
貯蔵電極を形成する工程を含むことを特徴とする半導体
素子の製造方法を提供するにある。
極の有効表面積をコンタクトホール領域まで活用するこ
とができるためキャパシターの容量を増大させることが
できる。さらに、本発明の半導体素子の製造方法による
と、コンタクトホール域まで貯蔵電極の有効表面積を増
大させたキャパシターを製造する際、リソグラフィー工
程時の最初の設計の際、予定された表面積より減少する
問題点を解決するため、貯蔵電極等の位置を行方向又は
列方向に交互になるよう形成することにより貯蔵電極表
面積を増大させることができる。
に説明する。図3は、本発明により貯蔵電極マスク(2
6)と貯蔵電極コンタクトホール(20)を配設したレ
イアウト図で、長方形の構造を有する貯蔵電極を規則的
に横・縦に配設し、貯蔵電極コンタクトホールは前記貯
蔵電極マスク26の下側の一定部分とオーバラップされ
るようにしたものである。
蔵電極を形成したものであり、図3のII−II線に沿って
示した断面図である。即ち、半導体基板(11)の上部
にMOSFET(図示せず)を形成し、その上部に下部
絶縁層(12)を形成し、貯蔵電極コンタクトマスク
(図3の20)を用いたエッチング工程で前記下部絶縁
層(12)の一定部分をエッチングし、前記半導体基板
(11)が露出されたコンタクトホール(13)を形成
した後、貯蔵電極用導電層と絶縁層(図示せず)を蒸着
し、前記貯蔵電極マスク(図3の26)を用いたエッチ
ング工程で前記導電層の一定部分をエッチングして導電
層パターン(14’)と絶縁層パターン(図示せず)を
形成し、前記導電層パターン(14’)の側壁に導電層
スペーサー(17)を形成し、前記導電層パターン(1
4’)の上部にある絶縁層パターン(図示せず)を除去
する。ここで、前記導電層パターン(14’)と導電層
スペーサー(17)が貯蔵電極に用いられるが、従来の
貯蔵電極よりもコンタクトホール(13)で貯蔵電極の
表面積が増大することが分かる。
た貯蔵電極構造を製造する段階を示した断面図である。
SFET(図示せず)を形成し、その上部に下部絶縁層
(12)を形成し、貯蔵電極コンタクトマスク(図3の
20)を用いたエッチング工程で前記下部絶縁層(1
2)をエッチングして前記半導体基板(11)が露出さ
れたコンタクトホール(13)を形成した断面図であ
る。
ポリシリコン層を、前記コンタクトホール(13)を介
し前記半導体基板(11)に接続されるよう一定厚さに
蒸着した後、その上部に絶縁層(15)を蒸着し、その
上部に感光膜を塗布し、貯蔵電極マスク(図3の26)
を用いた露光及び現像工程で感光膜パターン(16)を
形成した断面図である。
hospor Silicate Glass)、TEOS(Tetra Ethyl Oxid
e Silicate) 、O3 −PSG(O3−Phospor Silicate G
lass) 、又はPSG(Phospor Silicate Giass) を用い
ることができる。
6)をマスクに用い前記絶縁層(15)と導電層(1
4)をエッチングするが、下部絶縁層(12)が露出さ
れるまでエッチングして絶縁層パターン(15’)と導
電層パターン(14’)を形成し、前記感光膜パターン
(16)を除去した断面図である。
(14’)と絶縁層パターン(15’)の側壁に導電層
スペーサー(17)を形成し、前記絶縁層パターン(1
5’)を除去した断面図である。ここで、前記導電層パ
ターン(14’)と導電層スペーサー(17)とが貯蔵
電極に用いられることにより、貯蔵電極の表面積は貯蔵
電極コンタクトホール(13)に備えられる凹部面によ
り増大する。
膜を形成し、その上部面にプレート電極を形成するもの
とする。
6)を用い貯蔵電極マスク用感光膜パターン(16’)
を形成した平面図で、感光膜パターン(16’)の角が
丸められたものを示したものである。ここで、感光膜パ
ターンを形成するための露光の際、光が透過される横縦
が交差する地域(図3の30)で光の強さが増大し貯蔵
電極の角部まで露光されることにより現像工程を実施す
ると、図9のように感光膜パターン(16’)が形成さ
れる。
ーンの角部が丸められることを防止するため、本発明の
他の実施例は図10及び図11に示したように貯蔵電極
マスクの配列を図3とは異なるようにしたものである。
トホールマスク(20)に貯蔵電極の一部分が重なるよ
う貯蔵電極マスク(41)を配設するが、例えば第1行
で貯蔵電極マスク(41)がコンタクトホールマスク
(20)の上側に重なるよう配置し、第2行では貯蔵電
極マスク(41)がコンタクトホールマスク(20)の
下側に重なるよう配置し、第3行では前記第1行のよう
に貯蔵電極マスク(41)がコンタクトホールマスク
(20)の上側に重なるよう配置し、奇数行と偶数行で
貯蔵電極の位置が交互になるように形成するものであ
る。
トホールマスク(20)に貯蔵電極の一部分が重なるよ
う貯蔵電極マスク(31)を配列するが、例えば第1行
で貯蔵電極マスク(31)がコンタクトホールマスク
(20)の左側に重なるよう配置し第2行では貯蔵電極
マスク(31)がコンタクトホールマスク(20)の右
側に重なるよう配置し、第3行では前記第1行のように
貯蔵電極マスク(31)がコンタクトホールマスク(2
0)の左側に重なるよう配置し、奇数行と偶数行で貯蔵
電極の位置が交互になるよう形成するものである。
タクトホールの内部にも電荷を蓄積することができるよ
うにする貯蔵電極を半導体素子に形成することにより貯
蔵電極の表面積が減少する問題点を解決した。また、本
発明では、貯蔵電極が形成される位置を変更することに
より、貯蔵電極マスクを用い貯蔵電極マスク用感光膜パ
ターンを形成するための露光工程で光の強さを均一にす
ることができるようにしたため、感光膜パターンの角部
が丸められる問題を解決することができた。
表面積をコンタクトホール領域まで活用するよう増大さ
せたため、キャパシターの容量を増大させることができ
る。さらに、本発明の他の実施例によるとコンタクトホ
ール域まで貯蔵電極の有効表面積を増大させたキャパシ
ターを製造する際、リソグラフィー工程時の最初の設計
の際、予定された表面積より減少する問題点を貯蔵電極
等の位置を行方向又は列方向に交互になるよう形成する
ことにより貯蔵電極表面積を増大することができる。
ャパシターのレイアウト図である。
ャパシターのI−I線の断面図である。
パシターのレイアウト図である。
パシターのレイアウト図のII−II線の断面図である。
を製造する一段階を示す断面図である。
を製造する一段階を示す断面図である。
を製造する一段階を示す断面図である。
を製造する一段階を示す断面図である。
パターンを形成する際、貯蔵電極の角部が丸められるの
を示した平面図である。
極コンタクトマスクと貯蔵電極マスクを配設したものを
示したレイアウト図である。
極コンタクトマスクと貯蔵電極マスクを配設したものを
示したレイアウト図である。
Claims (10)
- 【請求項1】 半導体基板上部にMOSFETが形成さ
れ、前記MOSFETに接続したキャパシターが備えら
れる半導体素子において、 前記MOSFET上に下部絶縁層が形成され、 前記下部絶縁層の一定部分が除去され、前記MOSFE
Tの電極が露出したコンタクトホールが形成され、 前記コンタクトホールの一部分と、オーバラップしなが
ら下部のMOSFETの電極と電気的に接続する貯蔵電
極用導電層パターンが形成され、 前記導電層パターンの側壁に沿い導電層スペーサーが備
えられ、前記導電層パターンと導電層スペーサーよりな
る貯蔵電極を含むことを特徴とする半導体素子。 - 【請求項2】 前記コンタクトホールは、基板上部に行
方向と列方向に一定間隔離間して反復的に半導体基板の
上部に配列されたことを特徴とする請求項1記載の半導
体素子。 - 【請求項3】 前記貯蔵電極は前記コンタクトホールの
奇数列にある貯蔵電極位置と、偶数列にある貯蔵電極の
一側面位置が前記コンタクトホールを中心に列方向に交
互になるように形成されたことを特徴とする請求項1記
載の半導体素子。 - 【請求項4】 前記貯蔵電極の一側面が、前記コンタク
トホールの半分程度オーバラップされるよう形成するこ
とを特徴とする請求項1記載の半導体素子。 - 【請求項5】 前記貯蔵電極は奇数行にある貯蔵電極位
置と、偶数行にある貯蔵電極の位置が前記コンタクトホ
ールを中心に行方向に交互になるように形成されたこと
を特徴とする請求項1記載の半導体素子。 - 【請求項6】 半導体素子の製造方法において、 半導体基板にMOSFETを形成し、その上部に下部絶
縁層を形成する段階と、 貯蔵電極コンタクトマスクを用いたエッチング工程で、
前記下部絶縁層の一定部分をエッチングしコンタクトホ
ールを形成する工程と、 貯蔵電極用導電層と絶縁層を積層する工程と、 前記コンタクトホールの一定部分と重なるよう配列され
た貯蔵電極マスクを用いたエッチング工程で、前記絶縁
層と導電層とをエッチングして絶縁層パターンと導電層
パターンとを形成する工程と、 前記絶縁層パターンと導電層パターンとの側壁に導電層
スペーサーを形成する工程と、 前記絶縁層パターンを除去し、前記導電層パターンと導
電層スペーサーとよりなる貯蔵電極を形成する工程を含
むことを特徴とする半導体素子製造方法。 - 【請求項7】 前記貯蔵電極用導電層パターンは、前記
コンタクトホールの半分程度がオーバラップされるよう
形成することを特徴とする請求項6記載の半導体素子の
製造方法。 - 【請求項8】 前記貯蔵電極コンタクトホールに重なる
貯蔵電極用導電層パターンは、コンタクトホールを有す
る奇数行と偶数行がコンタクトホールを中心に行方向に
互いに反対側で交互になるように形成することを特徴と
する請求項6記載の半導体素子の製造方法。 - 【請求項9】 前記貯蔵電極コンタクトホールに重なる
貯蔵電極用導電層パターンは、奇数列と偶数列にあるコ
ンタクトホールと前記コンタクトホールを中心に列方向
に互いに反対側で交互になるように形成することを特徴
とする請求項6記載の半導体素子の製造方法。 - 【請求項10】 前記貯蔵電極コンタクトホールは、行
と列方向に一定間隔離間して反復的に配列されたことを
特徴とする請求項6記載の半導体素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR94-10271 | 1994-05-11 | ||
KR94010271A KR970007967B1 (en) | 1994-05-11 | 1994-05-11 | Fabrication method and semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0864783A true JPH0864783A (ja) | 1996-03-08 |
JP2949056B2 JP2949056B2 (ja) | 1999-09-13 |
Family
ID=19382853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7112933A Expired - Fee Related JP2949056B2 (ja) | 1994-05-11 | 1995-05-11 | 半導体素子及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US5668412A (ja) |
JP (1) | JP2949056B2 (ja) |
KR (1) | KR970007967B1 (ja) |
CN (1) | CN1040164C (ja) |
DE (1) | DE19517344B4 (ja) |
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