KR100546167B1 - Ｓｔｉ ｃｍｐ 공정에서 발생하는 잔여 질화막 두께변화량 감소 방법 및 이를 이용한 반도체 소자의 소자분리막 제조 방법 - Google Patents

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Abstract

본 발명에 따른 잔여 질화막 두께 변화량 감소 방법은 스크라이브 레인에 형성되는 소자 분리막을 활성 영역으로 대체하여 활성 영역의 비율을 증가시킴으로써 CMP 공정 후 남아있는 패드 질화막을 두께 차이를 감소시켜 패드 질화막 세정 공정시 모트의 깊이 차이가 발생하는 것을 방지할 수 있다. 본 발명에 따른 STI CMP 공정에서 발생하는 잔여 질화막 두께 변화량을 감소시키는 방법은, 스크라이브 레인에 형성되는 정렬키 영역 중에서 소자 분리막 형성 단계에서 정렬키 패턴이 형성되지 않고 소자 분리막이 형성되는 영역에 상기 소자 분리막 대신에 활성 영역을 삽입하고, 상기 스크라이브 레인에 형성되는 정렬키 영역 중에서 소자 분리막 형성 단계에서 버니어키 패턴이 형성되는 영역에 상기 버니어키 패턴 형성시 상기 버니어키 패턴으로부터 소정 거리 이격된 위치에 더미 활성 영역을 삽입한 후 상기 STI CMP 공정을 수행하는 것을 특징으로 한다.

Description

ＳＴＩ ＣＭＰ 공정에서 발생하는 잔여 질화막 두께 변화량 감소 방법 및 이를 이용한 반도체 소자의 소자 분리막 제조 방법{METHOD FOR REDUCING THICKNESS VARIATION OF REMAINING NITRIDE FILM IN SHALLOW TRENCH ISOLATION CMP PROCESS AND METHOD FOR FORMING DEVICE ISOLATION FILM OF SEMICONDUCTOR DEVICE UTILIZING THE SAME}
도 1은 STI CMP 공정 후 웨이퍼 상부에 남아있는 잔여 질화막을 도시한 단면도.
도 2는 STI CMP 공정 후 다이 내의 위치를 도시한 사진.
도 3은 STI CMP 공정 후 도 2의 다이 내의 위치에 따른 잔여 질화막의 두께를 도시한 그래프.
도 4는 다이 내의 잔여 질화막의 두께 차이에 의해 발생하는 모트를 도시한 단면도.
도 5는 셀 영역 인접 영역에서의 활성 영역의 비율과 △Rnit의 관계를 도시한 그래프.
도 6은 본 발명에 따른 방법을 적용하여 형성한 정렬키 및 상기 정렬키가 형성되는 스크라이브 레인을 개략적으로 도시한 평면도.
도 7은 본 발명에 따른 방법을 적용하기 전 및 후의 버니어키 패턴을 도시한 평면도.
도 8은 본 발명에 따른 방법을 적용하기 전 및 후의 스크라이브 레인을 도시한 사진.
본 발명은 STI CMP 공정에서 발생하는 잔여 질화막 두께 변화량 감소 방법에 관한 것으로, 특히 스크라이브 레인에 소정의 활성 영역을 삽입하여 다이 내에서 활성 영역이 차지하는 비율을 조절함으로써 다이 내의 위치에 따라 STI CMP 공정에서 잔여 질화막 두께가 변화하는 양을 감소시키는 방법에 관한 것이다.
반도체 소자의 소자 분리막의 형성 공정을 도 1을 참조하여 개략적으로 설명하면 다음과 같다.
먼저 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 형성하고, 소자 분리 영역으로 예정된 부분의 패드 질화막(30), 패드 산화막(20) 및 소정 깊이의 반도체 기판(10)을 식각하여 트렌치를 형성한다. 다음에는 상기 트렌치를 매립하는 소자 분리용 산화막(40)을 형성하고 CMP 공정으로 소자 분리용 산화막(40)을 연마하여 상기 패드 질화막을 노출시킨다. 상기 CMP 공정에서는 고선택비 슬러리(High Selectivity Slurry, HSS)가 사용되는데, CMP 공정 후에 남아 있는 패 드 질화막의 두께(tN)는 동일한 다이 내에서도 위치에 따라 달라진다.
도 2는 다이 내의 위치를 도시한 사진이며, 도 3은 STI CMP 공정 후 다이 내의 위치에 따른 잔여 질화막의 두께를 도시한 그래프이다.
도 2 및 도 3을 참조하면, 도 2에 도시된 다이 내의 위치에 따라 잔여 질화막의 두께(Rnit)가 다른 것을 알 수 있다. 이것은 C, C1, C2, C3 및 C4 영역 주변 영역 내에서 활성 영역이 차지하는 비율이 다르기 때문이다.
다이 내에서 잔여 질화막의 두께가 차이가 나게 되면, 도 4에 도시된 바와 같이 패드 질화막 세정 공정시 발생하는 모트(moat)(50)의 깊이가 다이 내의 위치에 따라 달라지므로 셀 문턱 전압이 증가되고 공정 마진이 감소되어 소자의 특성이 악화된다는 문제가 발생한다.
상기 문제점을 해결하기 위하여, 스크라이브 레인에 형성되는 소자 분리막을 활성 영역으로 대체하여 활성 영역의 비율을 증가시킴으로써 CMP 공정 후 남아있는 패드 질화막을 두께 차이를 감소시켜 패드 질화막 세정 공정시 모트의 깊이 차이가 발생하는 것을 방지하는 잔여 질화막 두께 변화량 감소 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 잔여 질화막 두께 변화량 감소 방법은 STI CMP 공정에서 발생하는 잔여 질화막 두께 변화량을 감소시키는 방법에 있어서, 스크라이브 레인에 형성되는 정렬키 영역 중에서 소자 분리막 형성 단계에서 정렬키 패턴이 형성되지 않고 소자 분리막이 형성되는 영역에 상기 소자 분리막 대신에 활성 영역을 삽입하고, 상기 스크라이브 레인에 형성되는 정렬키 영역 중에서 소자 분리막 형성 단계에서 버니어키 패턴이 형성되는 영역에 상기 버니어키 패턴 형성시 상기 버니어키 패턴으로부터 소정 거리 이격된 위치에 더미 활성 영역을 삽입한 후 상기 STI CMP 공정을 수행하는 것을 특징으로 한다.
본 발명에 따른 잔여 질화막 두께 변화량 감소 방법을 이용한 소자 분리막 제조 방법은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계와, 스크라이브 레인에서 버니어 키를 포함하는 정렬키가 형성될 영역으로 예정된 정렬키 예정 영역 이외의 영역의 패드 질화막, 패드 산화막 및 소정 깊이의 반도체 기판을 식각하여 트렌치를 형성하되, 상기 버니어 키로부터 소정 거리 이격된 위치에 매트릭스 형태의 더미 활성 영역 패턴이 남도록 식각하는 단계와, 상기 트렌치를 매립하는 소자 분리용 산화막을 형성하는 단계 및 CMP 공정을 수행하여 상기 패드 질화막이 노출되도록 상기 소자 분리용 산화막을 연마하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 5는 셀 영역 인접 영역에서의 활성 영역의 비율과 △Rnit의 관계를 도시한 그래프이다. 여기서, △Rnit은 셀 영역의 중심부의 잔여 질화막의 두께와 셀 영역 코너부의 잔여 질화막의 두께의 차이를 표시한다. 도 5에 도시된 바와 같이, 셀 영역과 인접한 영역에서 활성 영역이 차지하는 비율이 증가할수록 △Rnit은 감소하게 되고, 특히 활성 영역의 비율이 60% 이상인 경우에는 남아있는 질화막의 두께가 균일하게 된다는 것을 알 수 있다. 본 발명은 이러한 특성을 이용한 것으로서, 셀 영역에서 활성 영역이 차지하는 비율을 증가시켜 잔여 질화막의 두께를 균일하게 유지하는 본 발명의 방법을 이하에서 상세히 설명한다.
도 6은 본 발명에 따른 방법을 적용하여 형성한 정렬키 및 상기 정렬키가 형성되는 스크라이브 레인을 도시한 평면도이다.
도 6을 참조하면, 스크라이브 레인(100)에는 다양한 정렬키가 형성되는데 종래 기술에 의할 경우 소자 분리막 형성 단계(ISO 레벨)에서 정렬키가 형성되지 않는 영역은 모두 소자 분리막을 형성하여 ISO 처리 하였다. 본 발명에서는 스크라이브 레인에 형성되는 정렬키 영역 중에서 소자 분리막 형성 단계에서 정렬키 패턴이 형성되지 않고 소자 분리막이 형성되는 영역에 상기 소자 분리막 대신에 활성 영역을 삽입한다. 구체적으로는, 스크라이브 레인(100)에서 영역(110)은 ISO 레벨에서 정렬키가 형성되는 영역이며 영역(120)은 ISO 레벨에서 정렬키가 형성되지 않고 후속 공정에서 정렬키가 형성되는 영역인데, 이 중에 ISO 레벨에서 정렬키가 형성되지 않아서 ISO 처리되는 영역(120)에 활성 영역을 삽입한다. 또한, 스크라이브 레인(100)에서 영역(130)은 ISO 레벨에서 정렬키가 형성되는 영역으로서 정렬키(130)가 삽입되는 반면, 영역(140)은 ISO 레벨에서 정렬키가 형성되지 않는 영역이므로 모두 ISO 처리 되었는데 본 발명에서는 영역(140)에 활성 영역(150)을 형성한다. 삽입되는 활성 영역은 후속 공정에서 형성되는 정렬키와 동일한 형상인 것이 바람직하다.
도 7은 본 발명에 따른 방법을 적용하기 전 및 후의 버니어키 패턴을 도시한 평면도이다.
도 7을 참조하면, 스크라이브 레인(100)에 형성되는 버니어키 패턴(160)의 주변은 본래 소자 분리막이 형성되어 ISO 처리 되었으나, 버니어키 패턴(160) 형성시 버니어키 패턴(160)으로부터 소정 거리 이격된 위치에 더미 활성 영역(170)을 형성한다. 더미 활성 영역(170)은 매트릭스 형태로 배열된 복수개의 원형 또는 정사각형 형태의 활성 영역이며, 버니어키 패턴에 대하여 광학적으로 간섭을 일으키지 않는 크기, 예를 들면 더미 활성 영역(170)의 폭은 0.7㎛ 이하이며 더미 활성 영역(170) 사이의 간격은 0.3㎛ 이상으로 형성하며, 버니어키 패턴(160)으로부터 5㎛ 이상 이격되어 삽입되는 것이 바람직하다.
도시되지는 않았으나, 본 발명에 따른 잔여 질화막 두께 변화량 감소 방법은 다음과 같다.
먼저 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성한다.
다음에는, 스크라이브 레인에서 버니어 키를 포함하는 정렬키가 형성될 영역으로 예정된 정렬키 예정 영역 이외의 영역의 패드 질화막, 패드 산화막 및 소정 깊이의 반도체 기판을 식각하여 트렌치를 형성한다. 여기서, 상기 식각 공정시 상기 버니어 키로부터 소정 거리 이격된 위치에 매트릭스 형태의 더미 활성 영역 패 턴이 남도록 식각 공정을 수행한다.
그 다음에, 상기 트렌치를 매립하는 소자 분리용 산화막을 형성한 후 CMP 공정을 수행하여 상기 패드 질화막이 노출되도록 상기 소자 분리용 산화막을 연마한다.
상기 공정에 의하여 스크라이브 레인에서 일정 영역과 셀 영역에서 활성 영역으로 예정된 부분에는 활성 영역이 형성되고 그 외의 부분에는 소자 분리막이 형성된다.
따라서, 도 6 및 도 7에 도시된 바와 같이, 스크라이브 레인에서 가능한 부분을 모두 활성 영역 처리하게 되면, 다이 내의 단위 면적당 활성 영역이 차지하는 비율이 45 내지 55%로 증가한다. 따라서, STI CMP 공정을 수행하면 셀 영역의 위치에 따라 잔여 질화막 두께 변화량이 감소된다. 즉, 남아있는 패드 질화막의 양이 위치에 관계없이 실질적으로 균일하게 된다.
도 8은 본 발명에 따른 방법을 적용하기 전 및 후의 스크라이브 레인을 도시한 사진이다. 도 8의 사진에서 흰색은 소자 분리 영역을 나타내고 검은색은 활성 영역을 나타낸다. 도 8에 도시된 바와 같이 본 발명에 따른 방법을 적용하면 활성 영역이 차지하는 비율이 증가한 것을 알 수 있다.
본 발명에 따른 잔여 질화막 두께 변화량 감소 방법은 스크라이브 레인에 형성되는 소자 분리막을 활성 영역으로 대체하여 활성 영역의 비율을 증가시킴으로써 CMP 공정 후 남아있는 패드 질화막을 두께 차이를 감소시켜 패드 질화막 세정 공정 시 모트의 깊이 차이가 발생하는 것을 방지하는 효과가 있다.

Claims (7)

  1. STI CMP 공정에서 발생하는 잔여 질화막 두께 변화량을 감소시키는 방법에 있어서,
    스크라이브 레인에 형성되는 정렬키 영역 중에서 소자 분리막 형성 단계에서 정렬키 패턴이 형성되지 않고 소자 분리막이 형성되는 영역에 상기 소자 분리막 대신에 활성 영역을 삽입하고, 상기 스크라이브 레인에 형성되는 정렬키 영역 중에서 소자 분리막 형성 단계에서 버니어키 패턴이 형성되는 영역에 상기 버니어키 패턴 형성시 상기 버니어키 패턴으로부터 소정 거리 이격된 위치에 더미 활성 영역을 삽입한 후 상기 STI CMP 공정을 수행하는 것을 특징으로 하는 잔여 질화막 두께 변화량 감소 방법.
  2. 제1항에 있어서,
    상기 더미 활성 영역은 복수개의 원형 또는 정사각형 형태의 활성 영역을 매트릭스 형태로 복수개 포함하는 것을 특징으로 하는 잔여 질화막 두께 변화량 감소 방법.
  3. 제1항에 있어서,
    상기 더미 활성 영역은 상기 버니어키 패턴으로부터 5㎛ 이상 이격되어 삽입되는 것을 특징으로 하는 잔여 질화막 두께 변화량 감소 방법.
  4. 제1항에 있어서,
    상기 활성 영역과 더미 활성 영역을 삽입한 후 다이 내의 단위 면적당 소자 분리 영역이 차지하는 비율이 45 내지 55%인 것을 특징으로 하는 잔여 질화막 두께 변화량 감소 방법.
  5. 제1항 및 제2항 중 어느 한 항에 있어서,
    상기 더미 활성 영역 각각의 크기는 0.7㎛ 이하이며 상기 더미 활성 영역 사이의 간격은 0.3㎛ 이상인 것을 특징으로 하는 잔여 질화막 두께 변화량 감소 방법.
  6. 제1항에 있어서,
    상기 소자 분리막 대신에 삽입되는 활성 영역은 상기 소자 분리막 형성 단계 이후에 형성되는 정렬키 패턴과 실질적으로 동일한 형상인 것을 특징으로 하는 잔여 질화막 두께 변화량 감소 방법.
  7. 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계;
    스크라이브 레인에서 버니어 키를 포함하는 정렬키가 형성될 영역으로 예정된 정렬키 예정 영역 이외의 영역의 패드 질화막, 패드 산화막 및 소정 깊이의 반도체 기판을 식각하여 트렌치를 형성하되, 상기 버니어 키로부터 소정 거리 이격된 위치에 매트릭스 형태의 더미 활성 영역 패턴이 남도록 식각하는 단계;
    상기 트렌치를 매립하는 소자 분리용 산화막을 형성하는 단계; 및
    CMP 공정을 수행하여 상기 패드 질화막이 노출되도록 상기 소자 분리용 산화막을 연마하는 단계;
    를 포함하는 것을 특징으로 하는 잔여 질화막 두께 변화량 감소 방법을 이용한 소자 분리막 제조 방법.
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