JP2005116907A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 ゲート電極から活性領域にかかる応力を緩和することによって結晶欠陥の発生を抑制し、リーク電流不良のない良好な半導体装置を得る。
【解決手段】 シリコン基板4のトレンチ8に素子分離膜12を埋め込んだトレンチ型素子分離領域を形成する。次に、トレンチ型素子分離領域上を覆う保護膜18aを形成する。次に、保護膜18aを除去し、ゲート酸化膜14、ゲート電極15、ゲート電極側壁酸化膜17を形成する。ここで、保護膜18aは洗浄工程における等方性エッチングによってエッチングされない膜であり、素子分離領域が洗浄による等方性エッチングの影響を受けず、素子分離端に溝が発生しないため、ゲート電極15から活性領域1にかかる応力が低減され、結晶欠陥の発生を抑制し、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。
【選択図】 図1
【解決手段】 シリコン基板4のトレンチ8に素子分離膜12を埋め込んだトレンチ型素子分離領域を形成する。次に、トレンチ型素子分離領域上を覆う保護膜18aを形成する。次に、保護膜18aを除去し、ゲート酸化膜14、ゲート電極15、ゲート電極側壁酸化膜17を形成する。ここで、保護膜18aは洗浄工程における等方性エッチングによってエッチングされない膜であり、素子分離領域が洗浄による等方性エッチングの影響を受けず、素子分離端に溝が発生しないため、ゲート電極15から活性領域1にかかる応力が低減され、結晶欠陥の発生を抑制し、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。
【選択図】 図1
Description
本発明は、トレンチ構造の素子分離膜を用いた半導体装置の製造方法に関するものである。
以下に、従来の半導体装置の製造方法を、図面を参照しながら説明する(例えば、特許文献1参照)。
図5(a)は活性領域1と素子分離領域2とゲート電極15を含む半導体装置の平面図であり、半導体装置上で異なる2カ所のパターンを左側と右側の図に分けて示している。以降、それぞれのパターンについて、矢印部分における工程断面図を用いて説明する。
まず、図5(b)に示すように、P型シリコン基板4上に犠牲酸化膜(シリコン酸化膜)5を形成し、続いてCVD法によりシリコン窒化膜6を積層する。次に、図5(c)に示すように、フォトレジスト7をパターンニングし、そのフォトレジスト7をマスクとして、シリコン窒化膜6、犠牲酸化膜5を異方性エッチングにより除去した後、レジストパターン7を除去する。次に、図5(d)に示すように、パターンニングされたシリコン窒化膜6、犠牲酸化膜5をマスクとしてシリコン基板4を異方性エッチングし、シリコン基板4にトレンチ8を形成する。
次に、図6(a)に示すように、熱酸化を行い、トレンチ8の側壁及び、底部に熱酸化膜9を形成し、その上にCVD法によりシリコン酸化膜10を積層し、次に、シリコン酸化膜からなる埋め込み酸化膜(HDP;High Density Plasma膜)11でトレンチ8を埋め込む。
次に、図6(b)に示すように、CMP法(Chemical Mechanical Polishing)により、埋め込み酸化膜11表面を平坦化する。このとき、平坦化は、研磨レートの異なるシリコン窒化膜6まで達した段階で研磨を終えるため、埋め込み酸化膜11の表面はシリコン基板4の表面よりも高くなる。
次に、図6(c)に示すように、シリコン窒化膜6及び、犠牲酸化膜5を等方性エッチングにより選択的に除去し、素子分離膜12が形成される。
特開2000−91420号公報
しかしながら、上記従来の半導体装置の製造方法において、以下の様な課題が生じている。
シリコン基板上に複数種類のトランジスタが形成される半導体装置の製造方法において、トランジスタの種類に応じて、それぞれ注入工程やゲート酸化工程が行われる。ここで、注入工程は、フォトレジストをマスクに不純物を注入してトランジスタのウェル、チャネルストッパー、チャネルを形成する工程であり、ゲート酸化工程はゲート酸化膜を形成する工程であり、基本的には概略、素子分離膜を形成した後、トランジスタの種類に応じて、注入工程、その後、ゲート酸化工程、その後、ゲート電極の形成工程の順に行われる。
従来の製造方法では、素子分離膜を最初に形成した後、複数種類のトランジスタの形成工程が行われるため、洗浄による等方性エッチングによって、素子分離端に溝が生じてしまう。この溝にゲート電極が落ち込むことにより、ゲート電極、ゲート電極側壁酸化膜を介して活性領域へ応力がかかり、結晶欠陥が発生して、リーク電流起因の不良が発生する。
具体的には、図7(a)に示すように、素子分離膜12を形成後、複数回の洗浄による等方性エッチングによって、溝13が発生する。なお、図5〜図7では、形成する複数種類のトランジスタのうちの任意の1種類のトランジスタ(第1種類のトランジスタという)の形成領域について示し、それ以外の他の種類のトランジスタ(第N種類のトランジスタという)の形成領域は図示していない。上記の溝13の発生要因となる洗浄は、第1種類のトランジスタの形成前に行われた、図示していない第N種類のトランジスタを形成するための注入工程のマスク(フォトレジスト)の除去するための洗浄処理や、ゲート酸化工程においてゲート酸化膜の形成前に行われる洗浄処理である。ここで注入工程の数だけ注入マスクを除去するための洗浄処理が発生し、素子分離膜形成後から、注入マスクのレジスト除去の繰り返しとゲート酸化工程前の洗浄によって、溝13が発生する。
次に、図7(b)に示すように、第1種類のトランジスタのゲート酸化膜14及び、ゲート電極15を形成する。このとき、素子分離端の溝13にゲート電極15が落ち込んだ領域16が発生する。
次に、図7(c)に示すように、半導体装置のソース・ドレイン領域をLDD構造にするために、P型シリコン基板全面に絶縁性材料としてシリコン酸化膜をCVD法により形成し、ゲート電極15の上面が露出するまでシリコン酸化膜を異方性エッチングすることによりゲート側壁に側壁酸化膜17を形成する。ここで、図7(c)の右側の図に示すように、素子分離膜12上にゲート電極15があり、ゲート電極15が素子分離膜12に沿って平行に形成されている箇所では、ゲート電極15が溝13に落ち込み、ゲート電極側壁酸化膜17を介して、活性領域1に応力がかかってしまう。このゲート電極15から活性領域1への応力により結晶欠陥が発生し、リーク電流起因の不良が発生する。
本発明は、上記課題を解決するものであり、ゲート電極配線から活性領域にかかる応力を緩和することによって結晶欠陥の発生を抑制し、リーク電流不良のない良好な半導体装置を提供することを目的としている。
上記課題を解決するために、本発明の第1の半導体装置の製造方法は、半導体基板にトレンチ型素子分離領域を形成する工程と、トレンチ型素子分離領域を形成後に半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、複数種類のうちの任意の第1種類のトランジスタを形成する工程は、トレンチ型素子分離領域を形成後に第1種類のトランジスタの形成領域内に存在するトレンチ型素子分離領域を覆う保護膜を形成する工程と、第1種類以外の少なくとも1種類の他のトランジスタのゲート絶縁膜を半導体基板上に形成した後に保護膜を除去する工程と、保護膜を除去した後に第1種類のトランジスタの形成領域内の半導体基板上に第1種類のトランジスタのゲート絶縁膜を形成する工程と、第1種類のトランジスタのゲート電極配線を第1種類のトランジスタのゲート絶縁膜上および第1種類のトランジスタの形成領域内に存在するトレンチ型素子分離領域上に形成する工程とを含み、保護膜は半導体基板を洗浄する際の等方性エッチングによってエッチングされない膜であることを特徴とする。
この製造方法によれば、第1種類のトランジスタについて、ゲート絶縁膜形成前まで素子分離領域が保護膜で覆われており、それまでの半導体基板を洗浄する際の等方性エッチングによってその素子分離領域の表面に溝が形成されないため、ゲート電極配線が溝に落ち込んで活性領域へ応力がかかることによって起こる、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。
この場合、保護膜が、ポリシリコン膜またはシリコン窒化膜であることが好ましく、また、保護膜をCVD法で形成することが好ましい。
また、本発明の第2の半導体装置の製造方法は、半導体基板にトレンチ型素子分離領域を形成する工程と、トレンチ型素子分離領域を形成後に半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、複数種類のうちの任意の第1種類のトランジスタを形成する工程は、トレンチ型素子分離領域を形成後で、かつ第1種類以外の少なくとも1種類の他のトランジスタのゲート絶縁膜を半導体基板上に形成した後で、第1種類のトランジスタの形成領域内に存在するトレンチ型素子分離領域の表面に発生している溝を絶縁膜で埋め込む工程と、溝を絶縁膜で埋め込んだ後に第1種類のトランジスタの形成領域内の半導体基板上に第1種類のトランジスタのゲート絶縁膜を形成する工程と、第1種類のトランジスタのゲート電極配線を第1種類のトランジスタのゲート絶縁膜上および第1種類のトランジスタの形成領域内に存在するトレンチ型素子分離領域上に形成する工程とを含むことを特徴とする。
この製造方法によれば、第1種類のトランジスタについて、ゲート絶縁膜の形成前に、素子分離領域の表面に発生した溝を絶縁膜で埋め込んで溝を無くすことにより、ゲート電極配線が溝に落ち込んで活性領域へ応力がかかることによって起こる、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。
この場合、溝を埋め込む絶縁膜が、シリコン酸化膜またはシリコン窒化膜からなることが好ましく、また、溝を埋め込む絶縁膜をCVD法で形成することが好ましい。
また、本発明の第3の半導体装置の製造方法は、半導体基板にトレンチ型素子分離領域を形成する工程と、トレンチ型素子分離領域を形成後に半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、トレンチ型素子分離領域は、トレンチ型素子分離領域の表面が半導体基板の表面とほぼ同一面となるように形成することを特徴とする。
この製造方法によれば、トレンチ型素子分離領域の表面が半導体基板の表面とほぼ同一面となるようにトレンチ型素子分離領域が形成されることにより、複数種類のトランジスタを形成する際に素子分離領域の表面に溝が形成されず、トランジスタのゲート電極配線が溝に落ち込んで活性領域へ応力がかかることによって起こる、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。
また、本発明の第4の半導体装置の製造方法は、半導体基板にトレンチ型素子分離領域を形成する工程と、トレンチ型素子分離領域を形成後に半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、トレンチ型素子分離領域を形成する工程は、半導体基板上に所定領域を開口した第1の絶縁膜を形成する工程と、第1の絶縁膜をマスクとして半導体基板をエッチングし素子分離溝を形成する工程と、素子分離溝を含む半導体基板上に第2の絶縁膜を堆積することにより素子分離溝を第2の絶縁膜で埋め込む工程と、第1の絶縁膜をエッチングストッパーとして第2の絶縁膜を研磨除去した後第1の絶縁膜を除去することにより素子分離溝に第2の絶縁膜が埋め込まれたトレンチ型素子分離領域を形成する工程とを含み、第1の絶縁膜の形成膜厚をエッチングストッパーとして機能する最小膜厚とすることにより、半導体基板とトレンチ型素子分離領域の表面との段差を小さくすることを特徴とする。
この製造方法によれば、半導体基板とトレンチ型素子分離領域の表面との段差が小さくなるようにトレンチ型素子分離領域が形成されることにより、複数種類のトランジスタを形成する際に素子分離領域の表面に溝が形成されず、トランジスタのゲート電極配線が溝に落ち込んで活性領域へ応力がかかることによって起こる、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。
また、本発明の第5の半導体装置の製造方法は、半導体基板にトレンチ型素子分離領域を形成する工程と、トレンチ型素子分離領域を形成後に半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、複数種類のうちの任意の第1種類のトランジスタを形成する工程は、トレンチ型素子分離領域を形成後で、かつ第1種類以外の少なくとも1種類の他のトランジスタのゲート絶縁膜を半導体基板上に形成した後で、第1種類のトランジスタの形成領域内の半導体基板上に第1種類のトランジスタのゲート絶縁膜を形成する工程と、第1種類のトランジスタのゲート電極配線を第1種類のトランジスタのゲート絶縁膜上および第1種類のトランジスタの形成領域内に存在するトレンチ型素子分離領域上に形成する工程とを含み、トレンチ型素子分離領域上でトレンチ型素子分離領域に沿って形成される第1種類のトランジスタのゲート電極配線をトレンチ型素子分離領域と活性領域との境界から所定距離(例えば0.2μm)以上離して形成することによって、第1種類のトランジスタのゲート絶縁膜の形成前までにトレンチ型素子分離領域の表面に発生した溝に第1種類のトランジスタのゲート電極配線が落ち込まないように形成することを特徴とする。
この製造方法によれば、第1種類のトランジスタについて、素子分離領域の表面に発生した溝に落ち込まないようにゲート電極配線を形成することにより、ゲート電極配線が溝に落ち込んで活性領域へ応力がかかることによって起こる、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。
本発明の半導体装置の製造方法によれば、ゲート電極配線から活性領域にかかる応力が緩和され、結晶欠陥起因によるリーク電流不良のない良好な半導体装置を得ることができる。
(第1の実施形態)
以下、本発明の第1の実施形態について図面を用いて説明する。
以下、本発明の第1の実施形態について図面を用いて説明する。
図1は本発明の第1の実施形態を説明するための工程断面図である。なお、本実施形態において、図1(a)に示す工程までは従来技術の図5(b)から図6(c)までの製造工程と同様の工程処理を行うため、説明は省略する。
図1(a)は、従来技術の図6(c)と同じ状態であり、シリコン基板4にシリコン酸化膜よりなる素子分離膜12が形成された時点での断面を示す図である。
次に、図1(b)に示すように、素子分離膜12に対して耐エッチング性の大きい保護膜18をCVD法によって堆積させる。この保護膜18は、素子分離膜12であるシリコン酸化膜に対するエッチングの選択比が大きいポリシリコン膜、シリコン窒化膜が望ましい。次に、活性領域を開口し、素子分離領域を覆うようなフォトレジスト19をパターンニングする。
次に、図1(c)に示すように、フォトレジスト19をマスクとして異方性エッチングを行ってフォトレジスト19を除去すると、素子分離領域のみが覆われた保護膜18aが形成される。
次に、図1(d)に示すように、図示されない第N種類のトランジスタを形成するための注入工程やゲート酸化工程を経て、第1種類のトランジスタのゲート形成前に保護膜18aを除去し、第1種類のトランジスタのゲート酸化膜14、ゲート電極15、ゲート電極側壁酸化膜17を形成する。このとき、保護膜18aの除去は等方性エッチングでも、異方性エッチングでも構わない。素子分離端はゲート酸化直前まで保護膜18aに覆われているため、洗浄工程による等方性エッチングの影響は保護膜18aを等方性エッチングで除去した場合の1回しか受けず(保護膜18aを異方性エッチングで除去する場合には等方性エッチングの影響は受けない)、図1(c)の形状がほぼ維持されるため、ゲート電極形成後は図1(d)の形状となる。
本実施形態の製造方法によれば、第1種類のトランジスタの形成領域内の素子分離領域が、第N種類のトランジスタ形成のためのゲート酸化工程や注入工程の洗浄による等方性エッチングの影響を受けず、素子分離端に図7(a)のような溝13が発生しないため、ゲート電極15から活性領域1にかかる応力が低減され、結晶欠陥の発生を抑制しリーク電流不良のない良好な半導体装置を得ることができる。
(第2の実施形態)
以下、本発明の第2の実施形態について図面を用いて説明する。
以下、本発明の第2の実施形態について図面を用いて説明する。
図2は本発明の第2の実施形態を説明するための工程断面図である。なお、本実施形態において、図2(a)に示す工程までは従来技術の図5(b)から図6(c)までの製造工程と同様の工程処理を行うため、説明は省略する。
図2(a)は、従来技術の図6(c)と同じ状態であり、シリコン基板4にシリコン酸化膜よりなる素子分離膜12が形成された時点での断面を示す図である。
次に、図2(b)に示すように、図示されない第N種類のトランジスタを形成するための注入工程やゲート酸化工程を経るため、洗浄の等方性エッチングの影響によって、素子分離端に溝13が形成される。
次に、図2(c)に示すように、CVD法によって絶縁膜20を堆積する。この絶縁膜20はシリコン酸化膜もしくは、シリコン窒化膜であることが望ましい。
次に、図2(d)に示すように、絶縁膜20を等方性エッチングすることによって、素子分離端に出来た溝13に絶縁膜20を埋め込み、素子分離端に埋め込み絶縁膜20aを形成する。
次に、図2(e)に示すように、第1種類のトランジスタのゲート酸化膜14、ゲート電極15、ゲート電極側壁酸化膜17が形成される。この時、素子分離端の溝13はゲート酸化直前まで、埋め込み絶縁膜20aに覆われているため、洗浄工程による等方性エッチングの影響は1回しか受けず、図7(c)のように素子分離端の溝13にゲート電極15が落ち込まないため、ゲート電極15から活性領域1にかかる応力が低減され、結晶欠陥の発生を抑制しリーク電流不良のない良好な半導体装置を得ることができる。
(第3の実施形態)
以下、本発明の第3の実施形態について図面を用いて説明する。
以下、本発明の第3の実施形態について図面を用いて説明する。
図3は本発明の第3の実施形態を説明するための工程断面図である。なお、本実施形態において、図3(a)に示す工程までは従来技術の図5(b)から図6(a)までの製造工程と同様の工程処理を行うため、説明は省略する。
図3(a)は、従来技術の図6(a)と同じ状態であり、シリコン基板4に埋め込み酸化膜11が埋め込まれた時点の断面図である。
次に図3(b)に示すように、CMP法により埋め込み酸化膜11の平坦化を行うが、従来技術では研磨レートの異なるシリコン窒化膜6まで達した段階で研磨を終えるため、埋め込み酸化膜11の表面はシリコン基板4の表面よりも高くなる。本発明では、平坦化をストップするシリコン窒化膜6の膜厚を十分薄くするまで研磨を行うことで、シリコン基板4表面と埋め込み酸化膜11表面の段差を小さくする。ここで、シリコン窒化膜6は研磨ストッパであるが、シリコン窒化膜6の研磨レートから、研磨時間を調整することによりシリコン窒化膜6を研磨する量を調整し、シリコン窒化膜6の膜厚を薄くすることが可能である。シリコン窒化膜6とその下の犠牲酸化膜5との合計の膜厚が、90〜110nm程度となるように、シリコン窒化膜6を薄くするのが望ましい。
次に、図3(c)に示すように、シリコン窒化膜6と犠牲酸化膜5を等方性エッチングにより除去し素子分離膜12aが形成される。このとき、シリコン基板4表面と素子分離膜12a表面の段差が十分小さい素子分離膜12aが形成される。
次に、図3(d)に示すように、図示されない第N種類のトランジスタを形成するための注入工程やゲート酸化工程を経て、第1種類のトランジスタのゲート酸化膜14、ゲート電極15、ゲート電極側壁酸化膜17が形成されるが、素子分離膜12a表面とシリコン基板4表面の段差がほとんどないため、素子分離端に溝が発生することはない。
本実施形態の製造方法によれば、素子分離端に図7(a)のような溝13が発生しないため、ゲート電極15から活性領域1にかかる応力が低減され、結晶欠陥の発生を抑制しリーク電流不良のない良好な半導体装置を得ることができる。
また、図3(b)の埋め込み酸化膜11の平坦化の際にシリコン窒化膜6の膜厚を薄くするようにしたが、犠牲酸化膜5上のシリコン窒化膜6の膜厚を予め薄く形成しておくことで同様な効果が得られる。この場合、シリコン窒化膜6の形成膜厚を、図3(b)の埋め込み酸化膜11の平坦化の際のエッチングストッパーとして機能する最小膜厚としておき、埋め込み酸化膜11の平坦化の際に研磨レートの異なるシリコン窒化膜6に達した段階で研磨を終えるようにすればよい。
(第4の実施形態)
以下、本発明の第4の実施形態について図面を用いて説明する。
以下、本発明の第4の実施形態について図面を用いて説明する。
本実施形態における製造方法の手順は図5〜図7に示した従来技術と同様である。図4(a)と(b)は従来技術と本実施形態との相違を示す。図4(a)は従来の半導体装置の断面図(左側の図)および平面図(右側の図)、図4(b)は本実施形態の半導体装置の断面図(左側の図)および平面図(右側の図)であり、それぞれの断面図は平面図の矢印部分における断面を示す。
従来技術では、図4(a)に示すように、図示されない第N種類のトランジスタを形成するための注入工程やゲート酸化工程の洗浄による等方性エッチングによって、素子分離端に溝13が発生し、この溝13にゲート電極15が落ち込むことにより、ゲート電極15、ゲート電極側壁酸化膜17を介して活性領域1へ応力がかかるため、結晶欠陥が発生する。
本実施形態では、図4(b)に示すように、素子分離端にできた溝13にゲート電極15が落ち込まないように、素子分離領域の端からゲート電極15端までの距離dを十分離すことを特徴とする。例えば、距離dは、溝13の幅が約0.10μm、ゲート電極側壁酸化膜17の幅が約0.10μmである場合、0.20μm以上であることが望ましい。
本実施形態の製造方法によれば、素子分離端の溝13にゲート電極15が落ち込まないため、ゲート電極15から活性領域1にかかる応力が低減され、結晶欠陥の発生を抑制しリーク電流不良のない良好な半導体装置を得ることができる。
本発明の半導体装置の製造方法は、ゲート電極から活性領域にかかる応力が緩和され、結晶欠陥起因によるリーク電流不良のない良好な半導体装置を得ることができるものであり、トレンチ構造の素子分離膜を用いた半導体装置の製造方法等として有効である。
1 活性領域
2 素子分離領域
4 P型シリコン基板
5 犠牲酸化膜
6 シリコン窒化膜
7 フォトレジスト
8 トレンチ
9 熱酸化膜
10 シリコン酸化膜
11 埋め込み酸化膜
12 素子分離膜
12a 素子分離膜
13 溝
14 ゲート酸化膜
15 ゲート電極
16 素子分離端ゲート電極落ち込み領域
17 ゲート電極側壁酸化膜
18 保護膜
18a 保護膜
19 フォトレジスト
20 絶縁膜
20a 絶縁膜
2 素子分離領域
4 P型シリコン基板
5 犠牲酸化膜
6 シリコン窒化膜
7 フォトレジスト
8 トレンチ
9 熱酸化膜
10 シリコン酸化膜
11 埋め込み酸化膜
12 素子分離膜
12a 素子分離膜
13 溝
14 ゲート酸化膜
15 ゲート電極
16 素子分離端ゲート電極落ち込み領域
17 ゲート電極側壁酸化膜
18 保護膜
18a 保護膜
19 フォトレジスト
20 絶縁膜
20a 絶縁膜
Claims (9)
- 半導体基板にトレンチ型素子分離領域を形成する工程と、前記トレンチ型素子分離領域を形成後に前記半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、
前記複数種類のうちの任意の第1種類のトランジスタを形成する工程は、
前記トレンチ型素子分離領域を形成後に前記第1種類のトランジスタの形成領域内に存在する前記トレンチ型素子分離領域を覆う保護膜を形成する工程と、前記第1種類以外の少なくとも1種類の他のトランジスタのゲート絶縁膜を前記半導体基板上に形成した後に前記保護膜を除去する工程と、前記保護膜を除去した後に前記第1種類のトランジスタの形成領域内の前記半導体基板上に前記第1種類のトランジスタのゲート絶縁膜を形成する工程と、前記第1種類のトランジスタのゲート電極配線を前記第1種類のトランジスタのゲート絶縁膜上および前記第1種類のトランジスタの形成領域内に存在する前記トレンチ型素子分離領域上に形成する工程とを含み、
前記保護膜は前記半導体基板を洗浄する際の等方性エッチングによってエッチングされない膜であることを特徴とする半導体装置の製造方法。 - 前記保護膜が、ポリシリコン膜またはシリコン窒化膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記保護膜をCVD法で形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 半導体基板にトレンチ型素子分離領域を形成する工程と、前記トレンチ型素子分離領域を形成後に前記半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、
前記複数種類のうちの任意の第1種類のトランジスタを形成する工程は、
前記トレンチ型素子分離領域を形成後で、かつ前記第1種類以外の少なくとも1種類の他のトランジスタのゲート絶縁膜を前記半導体基板上に形成した後で、前記第1種類のトランジスタの形成領域内に存在する前記トレンチ型素子分離領域の表面に発生している溝を絶縁膜で埋め込む工程と、前記溝を前記絶縁膜で埋め込んだ後に前記第1種類のトランジスタの形成領域内の前記半導体基板上に前記第1種類のトランジスタのゲート絶縁膜を形成する工程と、前記第1種類のトランジスタのゲート電極配線を前記第1種類のトランジスタのゲート絶縁膜上および前記第1種類のトランジスタの形成領域内に存在する前記トレンチ型素子分離領域上に形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記溝を埋め込む前記絶縁膜が、シリコン酸化膜またはシリコン窒化膜からなることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記溝を埋め込む前記絶縁膜をCVD法で形成することを特徴とする請求項4に記載の半導体装置の製造方法。
- 半導体基板にトレンチ型素子分離領域を形成する工程と、前記トレンチ型素子分離領域を形成後に前記半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、
前記トレンチ型素子分離領域は、前記トレンチ型素子分離領域の表面が前記半導体基板の表面とほぼ同一面となるように形成することを特徴とする半導体装置の製造方法。 - 半導体基板にトレンチ型素子分離領域を形成する工程と、前記トレンチ型素子分離領域を形成後に前記半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、
前記トレンチ型素子分離領域を形成する工程は、
前記半導体基板上に所定領域を開口した第1の絶縁膜を形成する工程と、前記第1の絶縁膜をマスクとして前記半導体基板をエッチングし素子分離溝を形成する工程と、前記素子分離溝を含む前記半導体基板上に第2の絶縁膜を堆積することにより前記素子分離溝を前記第2の絶縁膜で埋め込む工程と、前記第1の絶縁膜をエッチングストッパーとして前記第2の絶縁膜を研磨除去した後前記第1の絶縁膜を除去することにより前記素子分離溝に前記第2の絶縁膜が埋め込まれた前記トレンチ型素子分離領域を形成する工程とを含み、前記第1の絶縁膜の形成膜厚をエッチングストッパーとして機能する最小膜厚とすることにより、前記半導体基板と前記トレンチ型素子分離領域の表面との段差を小さくすることを特徴とする半導体装置の製造方法。 - 半導体基板にトレンチ型素子分離領域を形成する工程と、前記トレンチ型素子分離領域を形成後に前記半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、
前記複数種類のうちの任意の第1種類のトランジスタを形成する工程は、
前記トレンチ型素子分離領域を形成後で、かつ前記第1種類以外の少なくとも1種類の他のトランジスタのゲート絶縁膜を前記半導体基板上に形成した後で、前記第1種類のトランジスタの形成領域内の前記半導体基板上に前記第1種類のトランジスタのゲート絶縁膜を形成する工程と、前記第1種類のトランジスタのゲート電極配線を前記第1種類のトランジスタのゲート絶縁膜上および前記第1種類のトランジスタの形成領域内に存在する前記トレンチ型素子分離領域上に形成する工程とを含み、前記トレンチ型素子分離領域上で前記トレンチ型素子分離領域に沿って形成される前記第1種類のトランジスタのゲート電極配線を前記トレンチ型素子分離領域と活性領域との境界から所定距離以上離して形成することによって、前記第1種類のトランジスタのゲート絶縁膜の形成前までに前記トレンチ型素子分離領域の表面に発生した溝に前記第1種類のトランジスタのゲート電極配線が落ち込まないように形成することを特徴とする半導体装置の製造方法。
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KR100716664B1 (ko) | 2005-12-23 | 2007-05-09 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
JP2008251740A (ja) * | 2007-03-29 | 2008-10-16 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
JP2011206654A (ja) * | 2010-03-29 | 2011-10-20 | Hitachi Plant Technologies Ltd | インクジェット塗布装置及び方法 |
JP2013031228A (ja) * | 2005-12-29 | 2013-02-07 | Analog Devices Inc | サポート部材を用いてマイクロフォンを形成するためのプロセス |
CN109906500A (zh) * | 2016-10-07 | 2019-06-18 | 应用材料公司 | 选择性的SiN侧向内凹 |
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- 2003-10-10 JP JP2003351482A patent/JP2005116907A/ja not_active Withdrawn
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