KR20060100216A - 반도체 디바이스 및 그 제조 방법 - Google Patents
반도체 디바이스 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20060100216A KR20060100216A KR1020060023505A KR20060023505A KR20060100216A KR 20060100216 A KR20060100216 A KR 20060100216A KR 1020060023505 A KR1020060023505 A KR 1020060023505A KR 20060023505 A KR20060023505 A KR 20060023505A KR 20060100216 A KR20060100216 A KR 20060100216A
- Authority
- KR
- South Korea
- Prior art keywords
- gate insulating
- insulating film
- oxide film
- region
- forming region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 150000004767 nitrides Chemical class 0.000 claims abstract description 33
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 21
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 239000012212 insulator Substances 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052710 silicon Inorganic materials 0.000 abstract description 14
- 239000010703 silicon Substances 0.000 abstract description 14
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Images
Classifications
-
- E—FIXED CONSTRUCTIONS
- E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
- E05B—LOCKS; ACCESSORIES THEREFOR; HANDCUFFS
- E05B83/00—Vehicle locks specially adapted for particular types of wing or vehicle
- E05B83/36—Locks for passenger or like doors
- E05B83/40—Locks for passenger or like doors for sliding doors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60J—WINDOWS, WINDSCREENS, NON-FIXED ROOFS, DOORS, OR SIMILAR DEVICES FOR VEHICLES; REMOVABLE EXTERNAL PROTECTIVE COVERINGS SPECIALLY ADAPTED FOR VEHICLES
- B60J1/00—Windows; Windscreens; Accessories therefor
- B60J1/08—Windows; Windscreens; Accessories therefor arranged at vehicle sides
- B60J1/12—Windows; Windscreens; Accessories therefor arranged at vehicle sides adjustable
- B60J1/16—Windows; Windscreens; Accessories therefor arranged at vehicle sides adjustable slidable
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60Y—INDEXING SCHEME RELATING TO ASPECTS CROSS-CUTTING VEHICLE TECHNOLOGY
- B60Y2200/00—Type of vehicle
- B60Y2200/10—Road Vehicles
- B60Y2200/14—Trucks; Load vehicles, Busses
- B60Y2200/143—Busses
-
- E—FIXED CONSTRUCTIONS
- E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
- E05Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES E05D AND E05F, RELATING TO CONSTRUCTION ELEMENTS, ELECTRIC CONTROL, POWER SUPPLY, POWER SIGNAL OR TRANSMISSION, USER INTERFACES, MOUNTING OR COUPLING, DETAILS, ACCESSORIES, AUXILIARY OPERATIONS NOT OTHERWISE PROVIDED FOR, APPLICATION THEREOF
- E05Y2900/00—Application of doors, windows, wings or fittings thereof
- E05Y2900/50—Application of doors, windows, wings or fittings thereof for vehicles
- E05Y2900/506—Application of doors, windows, wings or fittings thereof for vehicles for buses
-
- E—FIXED CONSTRUCTIONS
- E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
- E05Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES E05D AND E05F, RELATING TO CONSTRUCTION ELEMENTS, ELECTRIC CONTROL, POWER SUPPLY, POWER SIGNAL OR TRANSMISSION, USER INTERFACES, MOUNTING OR COUPLING, DETAILS, ACCESSORIES, AUXILIARY OPERATIONS NOT OTHERWISE PROVIDED FOR, APPLICATION THEREOF
- E05Y2900/00—Application of doors, windows, wings or fittings thereof
- E05Y2900/50—Application of doors, windows, wings or fittings thereof for vehicles
- E05Y2900/53—Type of wing
- E05Y2900/55—Windows
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
실리콘 기판의 두꺼운 게이트 절연막 형성영역 내의 질화막 및 열산화막을 선택적으로 에칭하는 단계로서, 실리콘 기판은 그 상부에 열산화막이 열산화막 위에 형성된 질화막과 함께 형성되고 그 내부에 소정의 깊이를 갖는 트렌치가 STI 형성영역 내에 형성되는, 선택적 에칭 단계; CVD 방법에 의해 트렌치 및 두꺼운 게이트 절연막 형성영역 내에서 CVD 산화막을 매입하는 단계; 및 STI 형성영역 및 두꺼운 게이트 절연막 형성영역 이외의 영역 내의 질화막을 스토퍼 (stopper) 로서 사용하는, CMP 방법에 의해 CVD 산화막을 평탄화하는 단계로 이루어진 단계들이 포함된다.
반도체 디바이스, 게이트 절연막, STI 구조
Description
도 1a 내지 1h 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스를 제조하는 방법을 개략적으로 나타내는 부분 프로세스 단면도이다.
도 2a 및 2b 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 구성을 나타내는 개략적인 확대 단면도이고, 여기서 2a 는 두꺼운 게이트 절연막 형성영역을 나타내며, 2b 는 STI 형성영역을 나타낸다.
도 3a 및 3b 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 게이트를 형성하기 전의 개략적인 구성을 나타내고, 여기서 3a 는 평면도이며, 3b 는 단면도이다.
도 4a 및 4b 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 게이트 형성 이후의 개략적 구성을 나타내고, 여기서 4a 는 평면도이며, 4b 는 단면도이다.
도 5a 내지 5g 는 종래 기술에 따른 반도체 장비의 제조 방법을 개략적으로 나타내는 부분 프로세스 단면도이다.
도 6a 및 6b 는 종래의 예에 따른 반도체 장비의 구성을 나타내는 개략적인 확대 단면도이고, 여기서 6a 는 두꺼운 게이트 절연막 형성영역을 나타내며, 6b 는 얇은 게이트 절연막 형성영역을 나타낸다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 1a : 트렌치
2 : 열산화막 3 : 질화막
4 : CVD 산화막 (제 2 열산화막)
6 : 포토레지스트 7 : 포토레지스트
10 : STI 형성영역
20 : 두꺼운 게이트 절연막 형성영역
30 : 얇은 게이트 절연막 형성영역
본 발명은 쉘로우 트렌치 분리 (STI; shallow trench isolation) 구조에 이중 게이트 절연막을 가진 반도체 디바이스 및 그 제조방법에 관한 것이다.
STI 구조 내에 이중 게이트 절연막을 가진 반도체 디바이스를 제조하기 위한 종래 방법은, STI, 큰 두께 (두꺼운 게이트 절연막) 를 가진 게이트 절연막, 및 작은 두께 (얇은 게이트 절연막) 를 가진 게이트 절연막이 형성되는 경우, 두꺼운 게이트 절연막과 얇은 게이트 절연막은 STI 가 형성된 후에 형성된다 (예를 들면, 일본 특허출원 공개 2003-60025호 참조).
STI 구조 내에 이중 게이트 절연막을 가진 반도체 디바이스를 제조하는 관련 방법의 예는, 먼저, 실리콘 기판 (101) 위에 열산화막 (102) 을 형성하는 단계; 질화막 (103) 을 형성하는 단계; 포토레지스트 (미도시) 를 형성한 후, 마스크로서 포토레지스트를 사용함으로써 STI 형성영역 (110) 내의 질화막 (103) 및 열산화막 (102) 을 에칭하는 단계; 포토레지스트를 제거하는 단계; 및 마스크로 질화막 (103) 을 사용하여 실리콘 기판 (101) 을 에칭함으로써 소정된 깊이의 트렌치 (101a) 를 형성하는 단계 등을 포함한다 (도 5a 참조). 다음으로, STI가 될 CVD (화학기상증착; Chemical Vapor Deposition) 산화막 (104) 이 기판 위에 성막되어, CVD 산화막 (104) 이 도 5a 의 트렌치 (101a) 내에 매입된다 (도 5b 참조). 다음으로, CVD 산화막 (104) 은 스토퍼 (stopper) 로서 질화막 (103) 을 사용하는 CMP (Chemical Mechanical Polishing; 화학적 기계적 연마) 방법에 의해 평탄화된다 (도 5c 참조). 다음으로, 도 5c 의 질화막 (103) 은 에칭되고, 그 후 도 5c 의 열산화막 (102) 이 에칭된다 (도 5d 참조). 다음으로, 두꺼운 게이트 절연막이 될 제 2 열산화막 (105) 이 형성된다 (도 5e 참조). 다음으로, 포토레지스트 (107) 가 두꺼운 게이트 절연막 형성영역 (120) 및 기판의 STI 형성영역 (110) 위에 형성되고, 얇은 게이트 절연막 형성영역 (130) 의 제 2 열산화막 (105) 이 마스크 (도 5f 참조) 로 포토레지스트 (107) 를 사용함으로써 에칭된다. 다음으로, 도 5f 의 포토레지스트 (107) 를 제거한 후에, 두꺼운 게이트 절연막 (제 2 열산화막 (105)) 보다 얇은 게이트 절연막이 될 제 3 열산화막 (106) 이 형성된다 (도 5g 참조). 그리하여, STI 구조 및 이중 게이트 절연막을 가진 반도체 디바이스가 획득될 수 있다.
그러나, 반도체 디바이스를 제조하는 종래의 방법에서, 두꺼운 게이트 절연막 (105) 이 STI (104) 와 두꺼운 게이트 절연막 (105) 사이의 경계주변에 불충분하게 두꺼운 부분이 형성된다 (도 6a 참조). 이는 열산화 레이트가 면 방향에 의존하여 변화되고, 압력이 STI (104) 와 두꺼운 게이트 절연막 (105) 사이에 집중되어 두꺼운 게이트 절연막 (105) 을 얇게 하기 때문이다. 그러므로, 전계의 집중이 두꺼운 게이트 절연막 (105) 내에서 국부적으로 발생됨으로써, 두꺼운 게이트 절연막 (105) 의 내압성을 감소시킨다.
게다가, 열산화막 및 CVD 산화막의 에칭 레이트 차이로 인해, 얇은 게이트 절연막 (106) 의 표면보다 낮게 되는 오목부 (104a) 는 얇은 게이트 절연막 (106) 과 STI (104) 사이 경계 부근내의 STI (104) 위에 형성되고, 이것에 의해 얇은 게이트 절연막 (106) 위에 형성된 게이트 (미도시) 의 성분의 잔류물 (예를 들어, 다결정 실리콘) 이 오목부 (104a) (도 6b 참조) 위에 남게 되는 문제가 유발된다. 그러므로, 게이트 성분의 잔류물에 의해 결함 누설이 유발된다.
본 발명의 목적은, 얇은 게이트 절연막 형성영역에서, 두꺼운 게이트 절연막을 형성하기 위한 열산화가 실행되지 않았기 때문에, STI 내의 오목부는 발생하기 어려우며 게이트 구성요소의 잔류물의 발생을 예방하는데 있다.
본 발명의 제 1 양태는, STI 구조 내에 이중 게이트 절연막을 갖는 반도체 디바이스를 제조하는 방법으로서 : 반도체 기판의 게이트 형성영역의 주변 내에 트 렌치 (trench) 를 형성하는 단계; 게이트 형성영역 위에 절연체를 형성함과 동시에 트렌치 안에 절연체를 매입하는 단계; 및 게이트 형성영역 위에 게이트 절연막을 형성하는 동시에 절연체를 제거함으로써 트렌치 내의 디바이스 분리 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제 2 양태는, STI구조 내에 이중 게이트 절연막을 갖는 반도체 디바이스를 제조하는 방법으로서: 실리콘 기판의 두꺼운 게이트 절연막 형성영역 내 의 질화막 및 제 1 열산화막을 선택적 에칭하는 단계로써, 실리콘 기판은 그 상부에 제 1 열산화막이 제 1 열산화막 위에 형성된 질화막과 함께 형성되고 그 내부에 소정된 깊이를 갖는 트렌치가 STI 형성영역에 형성되는, 선택적 에칭하는 단계; CVD 방법에 의해 트렌치 및 두꺼운 게이트 절연막 형성영역 내에 제 2 열산화막을 매입하는 단계; 및 두꺼운 게이트 절연막 형성영역 및 STI 형성범위 이외의 영역 내의 질화막을 스토퍼 (stopper) 로서 사용하는 CMP 방법에 의해, 제 2 열산화막을 평탄화하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제 3 양태는, STI 구조 내에 이중 게이트 절연막을 갖는 반도체 디이스를 제조하는 방법으로서: 실리콘 기판의 얇은 절연막 형성영역 상에 포토레지스트를 형성하고, 다음으로, 포토레지스트를 마스크로서 이용하여 두꺼운 게이트 절연막의 질화막을 선택적으로 에칭하는 단계로서, 실리콘 기판은 그 상부에 열산화막이 열산화막 상에 형성된 질화막이 함께 형성되고 그 내부에 소정의 깊이를 갖는 트렌치가 STI 형성영역 내에 형성되는, 포토레지스트 형성 및 질화막의 선택적 에칭 단계; 포토레지스트를 제거한 후에 얇은 게이트 절연막 형성영역의 질화막을 마스크로서 사용함으로써, 두꺼운 게이트 절연막 형성영역의 열산화막을 선택적으로 에칭하는 단계; 트렌치 및 두꺼운 게이트 절연막 형성영역 내에 CVD 산화막을 매입하는 단계; 및 얇은 게이트 절연막 형성영역의 질화막을 스토퍼 (stopper) 로서 사용하는 CMP 방법에 의해, CVD 산화막을 평탄화하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제 4 양태는, STI 구조 내에 이중 게이트 절연막을 갖는 반도체 디바이스로서: STI 형성영역 내에 트렌치를 가지는 실리콘 기판; 실리콘 기판 위의 트렌치 및 두꺼운 게이트 절연막 형성영역 내에 형성된 CVD 산화막; 및 CVD 산화막이 가지는 것보다 작은 두께를 가지고 실리콘 기판 위의 얇은 게이트 절연막 형성영역 위에 형성된 열산화막을 포함하는 것을 특징으로 한다. CVD 산화막은 열산화막 주변이 열산화막의 표면보다 높은 위치의 견부 (shoulder) 를 가진다.
제 1 양태 내지 제 4 양태에서 기술된 본 발명에 따르면, STI 및 두꺼운 게이트 절연막이 같은 재료로 형성되고 통합되었기 때문에, STI 와 두꺼운 게이트 절연막 사이에는 경계가 없으며, 그 때문에 두꺼운 게이트 절연막의 두께가 균일화된다. 그러므로, 결함 누설은 전계의 집중에 의해 야기되는 것은 아니며, 양질의 두꺼운 절연막이 형성될 수 있다.
본 발명의 제 1 실시형태에 따른 반도체 디바이스의 제조 방법은 첨부된 도면을 참조함으로써 설명된다. 도 1a 내지 1h 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 제조 방법을 개략적으로 나타내는 부분 프로세스 단면도이다. 도 2a 및 2b 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 구성 을 나타내는 개략적인 확대 단면도이고, 여기서 2a 는 두꺼운 게이트 절연막 형성영역을 나타내며, 2b 는 STI 형성영역을 나타낸다. 도 1a 내지 2b 에서 나타낸 반도체 디바이스는 완성된 제품이 아니며, 제조중인 제품이다.
반도체 디바이스 제조 방법은; 먼저, 실리콘 기판 (1; 반도체 기판) 위에 열산화막 (2) 을 형성하는 단계; 질화막 (3) 을 형성하는 단계; 포토레지스트 (미도시) 를 형성한 후에, 마스크로 포토레지스트를 사용함으로써 STI 형성영역 (10; 디바이스 분리 영역) 내에 질화막 (3) 및 열산화막 (2) 을 에칭하는 단계; 포토레지스트를 제거하는 단계; 및 마스크 (도 1a 참조) 로 질화막 (3) 을 사용함으로써 실리콘 기판 (1) 의 에칭에 의해 소정된 깊이를 갖는 트렌치 (1a) 를 형성하는 단계를 포함한다.
다음으로, 포토레지스트 (6) 는 두꺼운 게이트 절연막 형성영역 (20) 및 STI 형성영역 (10) 이외의 영역 (얇은 게이트 절연막 형성영역 (30)) 위에 형성되며, 질화막 (3) 은 마스크 (도 1b 참조) 로 포토레지스트 (6) 를 사용함으로써 선택적으로 에칭된다. 이 단계에서, 얇은 게이트 절연막 형성영역 (30) 의 질화막 (3) 은 잔존한다.
다음으로, 도 1b 의 포토레지스트 (6) 를 제거한 후에, 열산화막 (2) 는 얇은 게이트 절연막 형성영역 (30) 의 질화막 (3) 을 마스크로서 사용함으로써 선택적으로 에칭된다 (도 1c 참조).
다음으로, STI 및 두꺼운 게이트 절연막 (절연체) 이 될 CVD 산화막 (4) 은 기판 위에 성막되며, 도 1c 의 트렌치 (1a) 및 두꺼운 게이트 절연막 형성영역 (20) 내에 매입된다 (도 1d 참조). 여기서, CVD 산화막 (4) 으로서, 예를 들어, 고밀도 플라즈마 (HDP) CVD 산화막 및 고온 산화 (HTO) CVD 막이 사용될 수 있다.
다음으로, CVD 산화막 (4) 은 스토퍼 (stopper) 로서 질화막 (3) 을 사용하는 CMP 방법을 사용함으로써 평탄화된다 (도 1e 참조).
다음으로, 도 1e 의 질화막 (3) 은 선택적으로 에칭된다 (도 1f 참조).
다음으로, 포토레지스트 (7) 는 CVD 산화막 (4) (두꺼운 게이트 절연막 형성영역 (20) 및 STI 형성영역 (10)) 위에 형성되며, 도 1e 의 열산화막 (2) 는 마스크로서 포토레지스트 (7) 를 사용함으로써 에칭된다 (도 1g 참조).
다음으로, 도 1g 의 포토레지스트 (7) 를 제거한 후, 얇은 게이트 절연막이 될 제 2 열산화막 (5) 이 형성된다 (도 1h 참조). 여기서, 제 2 열산화막 (5) 의 두께는 두꺼운 게이트 절연막 형성영역 (20) 의 CVD 산화막 (4) 의 두께보다 작게 설정된다. 이와 함께, STI 구조와 이중 게이트 절연막을 가지는 반도체 디바이스가 획득될 수 있다 (도 3a 및 3b 참조). 그 후, 두꺼운 게이트 절연막 형성영역 (20) 의 CVD 산화막 (4) 을 패터닝 (patterning) 하지 않고, 다결정 실리콘으로 형성된 게이트 (8a) 및 게이트 (8b) 는 두꺼운 게이트 절연막 형성영역 (20)의 CVD 산화막 (4) 및 얇은 게이트 절연막 형성영역 (30) (의 제 2 열산화막 (5)) 위의 게이트 형성영역 내에 형성된다 (도 4a 및 도 4b 참조).
제 1 실시형태에 따르면, STI 및 두꺼운 게이트 절연막이, 도 2a 에 나타낸 바와 같이, STI 를 형성할 때 CVD 산화막 (4) 에 의해 동시에 형성된다면(도 1d 및 도 1e 참조), 두꺼운 게이트 절연막 형태 (STI 가 얇게 될 경계면의 부근) 의 열화는 STI 및 두꺼운 게이트 절연막이 CVD 산화막 (4) 의 동일 재료로 형성되고 통합됨으로써, STI 와 두꺼운 게이트 절연막 사이의 경계가 존재하기 때문에 유발되지 않는다. 다시 말해서, 두꺼운 게이트 절연막 형성영역 (20) 의 CVD 산화막 (4) 의 두께는 균일하게 되고, 또한, 전계의 집중에 의해 유발되는 결함 누설은 발생하지 않으며, 그러므로 양질의 두꺼운 게이트 절연막이 형성될 수 있다.
게다가, 얇은 게이트 절연막 형성영역 (30) 내에, 단지 열산화막 (2) 만이 얇은 게이트 절연막 (5) (도 1f 참조) 이 형성되기 전에 에칭되기 때문에 (즉, 두꺼운 게이트 절연막을 형성하기 위한 열산화 작용이 실행되지 않기 때문에), 열산화막을 에칭하는 양은 종래의 기술의 에칭하는 양과 비교하여 작다. 그러므로, 도 1b 에서 도시된 바와 같이, CVD 산화막 (4) 위의 도 6b 의 오목부 (104a) (이것은, 단지 견부 (shoulder) (4a) 만이 STI (4) 위의 얇은 게이트 절연막 (5) 의 표면보다 높은 위치에 형성된다.) 의 덴트 (dent) 의 발생은 어려우며, 게이트 성분의 잔류물의 발생을 방지할 수 있다.
비록 본 발명은 상세한 실시형태를 참조하여 개시되어 왔지만, 본 개시는 한정하려는 의도로서 해석될 수 없다. 개시된 실시형태의 다양한 변형은 본 발명의 상세한 설명을 참조함으로써 당업자에게는 명백하다. 따라서, 첨부된 특허청구범위는 본 발명의 범위 이내에서 어떠한 변형이나 실시형태를 포함하는 것임이 자명하다.
본 발명에 따르면, 얇은 게이트 절연막 형성영역에서, 두꺼운 게이트 절연막을 형성하기 위한 열산화가 실행되지 않았기 때문에, STI 내의 오목부는 발생하기 어려우며 게이트 구성요소의 잔류물의 발생을 예방할 수 있다.
Claims (5)
- 반도체 기판의 게이트 형성영역의 주변에 트렌치를 형성하는 단계;상기 트렌치 내에 절연체를 매입하고 동시에, 상기 게이트 형성영역 위에 절연체를 형성하는 단계;상기 절연체를 제거함으로써 상기 트렌치 내에 디바이스 분리영역을 형성하는 단계; 및상기 게이트 형성영역 위에 게이트 절연막을 형성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
- STI 형성영역 내에 트렌치를 형성하기 위해 반도체 기판의 제 1 게이트 절연막 형성영역 내에 질화막 및 제 1 열산화막을 선택적으로 에칭하는 단계로서, 상기 반도체 기판은 그 상부에 상기 제 1 열산화막이 상기 제 1 열산화막 상에 형성된 상기 질화막과 함께 형성되는, 상기 선택적 에칭하는 단계;화학기상증착 (CVD) 방법에 의해 상기 트렌치 및 상기 제 1 게이트 절연막 형성영역 내에 제 2 열산화막을 형성하는 단계; 및상기 제 1 게이트 절연막 형성영역 및 상기 STI 형성영역 이외의 영역 내의 상기 질화막을 스토퍼 (stopper) 로서 사용하는 화학적 및 기계적 연마 (CMP; chemical and mechanical polishing) 방법에 의해, 상기 제 2 열산화막을 평탄화하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
- 상기 제 1 게이트 절연막 형성영역 및 상기 STI 형성영역 이외의 영역 내에 상기 질화막 및 상기 제 1 열산화막을 선택적으로 에칭하는 단계; 및상기 STI 형성영역 및 상기 제 1 게이트 절연막 형성영역 이외의 영역 내에 형성되고 상기 제 2 산화막 보다 작은 두께를 가지는 제 3 산화막을 형성하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
- 반도체 기판의 제 1 게이트 절연막 형성영역 상에 포토레지스트를 형성하는 단계로서, 상기 반도체 기판은 그 상부에 질화막이 열산화막 위에 형성되고, 그 내부에 트렌치가 STI 형성영역 내에 형성되는, 상기 포토레지스트를 형성하는 단계;상기 포토레지스트를 마스크로서 사용함으로써 제 1 게이트 절연막 형성영역의 질화막을 에칭하는 단계;상기 포토레지스트를 제거한 후 마스크로서 사용함으로써, 상기 제 1 게이트 절연막 형성영역의 상기 열산화막을 에칭하는 단계;상기 트렌치 및 상기 제 1 게이트 절연막 형성영역 내에 CVD 산화막을 형성하는 단계; 및제 2 게이트 절연막 형성영역의 상기 질화막을 스토퍼 (stopper) 로서 사용하는 상기 CMP 방법에 의해, 상기 CVD 산화막을 평탄화하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
- 제 4항에 있어서,상기 제 2 게이트 절연막 형성영역의 상기 질화막을 선택적으로 에칭하는 단계;상기 CVD 산화막의 상기 제 1 게이트 절연막 형성영역 및 상기 STI 형성영역 위에 제 2 포토레지스트를 형성하는 단계;마스크로서 상기 제 2 포토레지스트를 사용함으로써 상기 제 2 게이트 절연막 형성영역의 상기 열산화막을 에칭하는 단계; 및상기 제 2 포토레지스트를 제거한 후, 상기 제 2 게이트 절연막 형성영역 내에, 상기 두꺼운 게이트 절연막 형성영역의 상기 CVD 산화막이 가진 것보다 작은 두께를 가지는 제 2 열산화막을 형성하는 단계로 더 구성되는, 반도체 디바이스의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005073308A JP2006261220A (ja) | 2005-03-15 | 2005-03-15 | 半導体装置及びその製造方法 |
| JPJP-P-2005-00073308 | 2005-03-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060100216A true KR20060100216A (ko) | 2006-09-20 |
Family
ID=37010925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060023505A KR20060100216A (ko) | 2005-03-15 | 2006-03-14 | 반도체 디바이스 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20060211215A1 (ko) |
| JP (1) | JP2006261220A (ko) |
| KR (1) | KR20060100216A (ko) |
| CN (1) | CN1848408A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7998809B2 (en) * | 2006-05-15 | 2011-08-16 | Micron Technology, Inc. | Method for forming a floating gate using chemical mechanical planarization |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| KR100190010B1 (ko) * | 1995-12-30 | 1999-06-01 | 윤종용 | 반도체 소자의 소자분리막 형성방법 |
| JP2000068369A (ja) * | 1998-08-20 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
| KR100297734B1 (ko) * | 1999-07-07 | 2001-11-01 | 윤종용 | 반도체 집적회로의 트렌치 소자분리 방법 |
-
2005
- 2005-03-15 JP JP2005073308A patent/JP2006261220A/ja not_active Withdrawn
-
2006
- 2006-03-14 KR KR1020060023505A patent/KR20060100216A/ko active IP Right Grant
- 2006-03-14 US US11/373,910 patent/US20060211215A1/en not_active Abandoned
- 2006-03-15 CN CNA2006100591473A patent/CN1848408A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1848408A (zh) | 2006-10-18 |
| JP2006261220A (ja) | 2006-09-28 |
| US20060211215A1 (en) | 2006-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100829606B1 (ko) | 미세 패턴의 형성 방법 | |
| KR100214766B1 (ko) | 반도체 장치의 제조 방법 | |
| CN108091611B (zh) | 半导体装置及其制造方法 | |
| JP3407023B2 (ja) | 半導体装置の製造方法 | |
| US20070161253A1 (en) | Method of fabricating a trench isolation layer in a semiconductor device | |
| KR20060100216A (ko) | 반도체 디바이스 및 그 제조 방법 | |
| KR20140137222A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2005116907A (ja) | 半導体装置の製造方法 | |
| KR100707593B1 (ko) | 반도체 소자의 이중 소자분리 구조 및 그 형성 방법 | |
| KR100801733B1 (ko) | 서로 다른 두께의 측벽산화막을 갖는 트랜치 소자분리막형성방법 | |
| KR100218741B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR100596802B1 (ko) | 반도체 소자의 제조방법 | |
| KR101059810B1 (ko) | 반도체 소자의 제조방법 | |
| KR20090070710A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR20060124855A (ko) | 반도체 소자의 제조 방법 | |
| KR100552847B1 (ko) | 반도체 소자의 트랜치 아이솔레이션 형성 방법 | |
| KR100587607B1 (ko) | 반도체 소자의 제조방법 | |
| KR100561974B1 (ko) | 반도체 소자의 제조방법 | |
| KR20080029268A (ko) | 반도체 소자의 소자분리막 및 그 형성방법 | |
| KR100944666B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100608328B1 (ko) | 반도체 소자의 제조방법 | |
| KR100575616B1 (ko) | 반도체소자의 무경계 콘택홀 형성방법 | |
| KR100714901B1 (ko) | 콘택 구조체의 형성방법들 | |
| KR100745967B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20040041861A (ko) | 반도체 소자의 격리구조 및 그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| NORF | Unpaid initial registration fee |