CN111244091A - 制造半导体器件的方法 - Google Patents

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Abstract

本公开提供制造半导体器件的方法。一种方法包括：在基板第一区域形成多个第一有源鳍和第一牺牲栅结构；在基板第二区域形成多个第二有源鳍和第二牺牲栅结构；在各第一牺牲栅结构侧壁上形成包括第一间隔物和第一牺牲间隔物的第一初级间隔物；第一初级间隔物作为蚀刻掩模蚀刻第一有源鳍上部以在第一牺牲栅结构两侧形成第一凹槽区域；去除第一牺牲间隔物；在第一凹槽区域中外延生长第一嵌入源/漏区；在各第二牺牲栅结构侧壁上形成包括第二和第三间隔物和第二牺牲间隔物的第二初级间隔物；第二初级间隔物作为蚀刻掩模蚀刻第二有源鳍上部以在第二牺牲栅结构两侧形成第二凹槽区域；去除第二牺牲间隔物；在第二凹槽区域中外延生长第二嵌入源/漏区。

Description

制造半导体器件的方法
本申请是申请日为2016年3月29日且题为“具有多个栅结构的半导体器件”的第201610186038.1号发明专利申请的分案申请。
技术领域
本发明构思的示例实施方式提供包括多个栅结构的半导体器件以及制造该半导体器件的方法。
背景技术
响应于对更小、更低功率的电子器件的需求，半导体器件正变得更高度集成。具有三维沟道结构的鳍型场效应晶体管(FinFET)已经被发展，其可以减小短沟道效应，短沟道效应会随着越来越高水平的器件集成而出现。此外，目前正在进行对用于增大电荷载流子迁移率的技术的研究。
发明内容
本发明构思的示例实施方式提供包括多个栅结构的半导体器件以及制造该半导体器件的方法。
在本发明构思的示例实施方式中，一种半导体器件包括：基板，具有第一区域和第二区域；多个第一栅结构，在第一区域中，该多个第一栅结构彼此间隔开第一距离；多个第二栅结构，在第二区域中，该多个第二栅结构彼此间隔开第二距离；多个第一间隔物，在相应的第一栅结构的侧壁上；电介质层，在相应的第一间隔物的外侧壁上；多个第二间隔物，在相应的第二栅结构的侧壁上；以及多个第三间隔物，在相应的第二间隔物的外侧壁上。在该多个第一栅结构中的第一个的侧壁上的该多个第一间隔物中的第一个的第一厚度和电介质层的第二厚度之和可以基本上等于在该多个第二栅结构中的第一个的侧壁上的该多个第二间隔物中的第一个的第三厚度和该多个第三间隔物中的第一个的第四厚度之和。
在一些示例实施方式中，该多个第一间隔物中的第一个的第一厚度可以基本上等于该多个第二间隔物中的第一个的第三厚度，电介质层的第二厚度可以基本上等于该多个第三间隔物中的第一个的第四厚度。
在一些示例实施方式中，第一距离可以基本上等于第二距离，在电介质层的在相邻的一对第一栅结构的面对侧壁上的部分之间的第一间距可以基本上等于在相邻的一对所述第二栅结构的面对侧壁上的第三间隔物之间的第二间距。
在一些示例实施方式中，该半导体器件还可以包括在电介质层的侧壁和第三间隔物的侧壁上的蚀刻停止层。蚀刻停止层的在相邻的一对第一栅结构的面对侧壁上的部分之间的第三间距可以基本上等于蚀刻停止层的在相邻的一对第二栅结构的面对侧壁上的部分之间的第四间距。
在一些示例实施方式中，该半导体器件还可以包括在第一方向上在所述第一区域中延伸以在下方交叉(cross under)该多个第一栅结构的至少第一有源鳍。第一间隔物可以具有L形截面。
在一些示例实施方式中，该多个第一间隔物中的第一个可以具有相对于基板的上表面的平行部分和垂直部分。平行部分在第一方向上的长度可以基本上等于第一厚度和第二厚度之和。
在一些示例实施方式中，第一间隔物中的第一个的平行部分的长度可以大于第一厚度和第二厚度之和。
在一些示例实施方式中，该半导体器件还可以包括在第一栅结构的相反两侧的多个第一嵌入源/漏区。电介质层可以覆盖第一嵌入源/漏区的上表面。
在一些示例实施方式中，第一嵌入源/漏区可以包括N型杂质。
在一些示例实施方式中，第一嵌入源/漏区的上部可以包括未掺杂的硅。
在一些示例实施方式中，该半导体器件还可以包括在第一方向上在第二区域中延伸以在下方交叉该多个第二栅结构的至少第二有源鳍。第二间隔物可以具有L形截面。
在一些示例实施方式中，该多个第二间隔物中的第一个可以具有相对于基板的上表面的平行部分和垂直部分。平行部分在第一方向上的长度可以大于第三厚度和第四厚度之和。
在一些示例实施方式中，第三间隔物可以具有L形截面。
在一些示例实施方式中，第一间隔物可以包括与第二间隔物基本上相同的材料。
在一些示例实施方式中，电介质层可以包括与第三间隔物基本上相同的材料。
在一些示例实施方式中，该半导体器件还可以包括在第二栅结构的相反两侧的多个第二嵌入源/漏区。第二嵌入源/漏区可以包括用P型杂质掺杂的硅锗(SiGe)。
在一些示例实施方式中，第二嵌入源/漏区可以包括具有彼此不同的锗(Ge)浓度的多个区域。
在本发明构思的另一示例实施方式中，一种半导体器件包括：基板，具有第一区域和第二区域；在第一区域中的多个第一栅结构，该多个第一栅结构彼此间隔开第一距离；多个第一间隔物，在相应的第一栅结构的侧壁上；多个第一嵌入源/漏区，在第一栅结构的相反两侧；电介质层，在第一间隔物的外侧壁上和第一嵌入源/漏区的上表面上；在第二区域中的多个第二栅结构，该多个第二栅结构彼此间隔开第二距离；多个第二间隔物，在相应的第二栅结构的侧壁上；多个第二间隔物，在相应的第二栅结构的侧壁上；多个第三间隔物，在第二间隔物的外侧壁上；以及多个第二嵌入源/漏区，在第二栅结构的相反两侧。第一间隔物之一的第一厚度可以基本上等于第二间隔物之一的厚度，电介质层的第二厚度可以基本上等于第三间隔物之一的厚度。
在一些示例实施方式中，第一距离可以基本上等于第二距离，电介质层的在相邻的一对第一栅结构的面对侧壁上的部分之间的第一间距可以基本上等于在相邻的一对第二栅结构的面对侧壁上的第三间隔物之间的第二间距。
在一些示例实施方式中，第一至第三间隔物可以每个具有L形截面。
在本发明构思的另一示例实施方式中，一种半导体器件包括：具有第一区域和第二区域的基板，第一区域包括多个第一有源鳍并且第二区域包括多个第二有源鳍；在第一区域中在上方交叉第一有源鳍的多个第一栅结构，第一栅结构彼此间隔开第一距离；在第一栅结构的相反两侧的多个第一嵌入源/漏区；在相应的第一栅结构的侧壁上的具有L形截面的多个第一间隔物；在第一间隔物的外侧壁上以及在第一嵌入源/漏区的上表面上的电介质层；在第二区域中在上方交叉第二有源鳍的多个第二栅结构，第二栅结构彼此间隔开第二距离；在第二栅结构的相反两侧的多个第二嵌入源/漏区；在相应的第二栅结构的侧壁上的具有L形截面的多个第二间隔物；以及在第二间隔物的外侧壁上的具有L形截面的多个第三间隔物。
在一些示例实施方式中，该多个第一间隔物的在该多个第一栅结构中的第一个上的第一个的第一厚度和在该多个第一栅结构的第一个的侧壁上的电介质层的第二厚度之和可以基本上等于该多个第二间隔物的在该多个第二栅结构中的第一个上的第一个的第三厚度和该多个第三间隔物的在该多个第二间隔物中的第一个的侧壁上的第一个的第四厚度之和。
在一些示例实施方式中，第一距离可以基本上等于第二距离。在电介质层的在相邻的一对第一栅结构的面对侧壁上的部分之间的第一间距可以基本上等于在相邻的一对第二栅结构的面对侧壁上的第三间隔物之间的第二间距。
在本发明构思的另一示例实施方式中，一种制造半导体器件的方法包括：在基板的第一区域中形成多个第一有源鳍和多个第一牺牲栅结构；在基板的第二区域中形成多个第二有源鳍和多个第二牺牲栅结构；在相应的第一牺牲栅结构的侧壁上形成第一初级间隔物，该第一初级间隔物包括第一间隔物和第一牺牲间隔物；利用第一初级间隔物作为蚀刻掩模蚀刻第一有源鳍的上部以在第一牺牲栅结构的相反两侧形成第一凹槽区域；去除第一牺牲间隔物；在第一凹槽区域中外延生长第一嵌入源/漏区；在相应的第二牺牲栅结构的侧壁上形成第二初级间隔物，该第二初级间隔物包括第二间隔物、第三间隔物和第二牺牲间隔物；利用第二初级间隔物作为蚀刻掩模蚀刻第二有源鳍的上部以在第二牺牲栅结构的相反两侧形成第二凹槽区域；去除第二牺牲间隔物；以及在第二凹槽区域中外延生长第二嵌入源/漏区。
在一些示例实施方式中，形成第一初级间隔物可以包括：在第一牺牲栅结构上以及在第二牺牲栅结构上形成第一绝缘层；在第一绝缘层上形成第二绝缘层，该第二绝缘层具有相对于第一绝缘层的蚀刻选择性；对第二绝缘层进行回蚀刻工艺以形成第一牺牲间隔物；以及对第一绝缘层进行回蚀刻工艺以形成第一间隔物。
在一些示例实施方式中，第一间隔物可以具有L形截面。
在一些示例实施方式中，去除第一牺牲间隔物可以通过利用从稀释的HF溶液和缓冲氧化物蚀刻剂(BOE)溶液中选择的至少一种溶液的湿法蚀刻工艺进行。
在一些示例实施方式中，去除第一牺牲间隔物可以通过利用从NH3和NF3中选择的至少一种气体的干法蚀刻工艺进行。
在一些示例实施方式中，在去除第一牺牲间隔物期间去除第二区域中的第二绝缘层，第二区域的第一绝缘层可以不在去除第一牺牲间隔物期间被去除。
在一些示例实施方式中，形成第二初级间隔物可以包括：在基板上形成第三绝缘层；在第三绝缘层上形成第四绝缘层，该第四绝缘层相对于第三绝缘层具有蚀刻选择性；对第二区域中的第四绝缘层进行回蚀刻工艺以形成第二牺牲间隔物；以及对第二区域中的第三绝缘层和第一绝缘层进行回蚀刻工艺以分别形成第三间隔物和第二间隔物。
在一些示例实施方式中，第二间隔物和第三间隔物可以具有L形截面。
在一些示例实施方式中，去除第二牺牲间隔物可以通过利用从稀释的HF溶液和缓冲氧化物蚀刻剂(BOE)溶液中选择的至少一种溶液的湿法蚀刻工艺进行。
在一些示例实施方式中，去除第二牺牲间隔物可以通过利用从NH3和NF3中选择的至少一种气体的干法蚀刻工艺进行。
在一些示例实施方式中，可以在去除第二牺牲间隔物期间去除第一区域中的第四绝缘层，第一区域中的第三绝缘层可以在去除第二牺牲间隔物期间不被去除。
在一些示例实施方式中，该方法还可以包括：在形成第二嵌入源/漏区之后，在基板上形成蚀刻停止层；在蚀刻停止层上形成层间电介质层；平坦化层间电介质层以暴露第一和第二牺牲栅结构的上表面；去除第一牺牲栅结构和第二牺牲栅结构以分别形成第三凹槽区域和第四凹槽区域；以及分别在第三凹槽区域和第四凹槽区域中形成第一栅结构和第二栅结构。
在本发明构思的另一示例实施方式中，一种半导体器件包括：基板，具有在第一方向上和在垂直于第一方向的第二方向上延伸的上表面；第一有源鳍，在第一方向上在基板的第一区域中延伸；第一栅结构，在基板的第一区域中在上方交叉第一有源鳍；在第一栅结构的第一侧的第一嵌入源/漏区；一对第一间隔物，具有直接在第一栅结构的相应的相反侧壁上的相应内侧壁，每个第一间隔物包括在第一方向上延伸的第一部分以及在垂直于第一方向和第二方向两者的第三方向上延伸的第二部分；电介质层，直接在相应的第一间隔物的外侧壁上，包括与第一间隔物的材料不同的材料；第二有源鳍，在第一方向上在基板的第二区域中延伸；第二栅结构，在基板的第二区域中在上方交叉第二有源鳍；第二嵌入源/漏区，在第二栅结构的第一侧；一对第二间隔物，具有直接在第二栅结构的相应的相反侧壁上的相应内侧壁，每个第二间隔物包括在第一方向上延伸的第一部分和在第三方向上延伸的第二部分；以及一对第三间隔物，直接在相应第二间隔物的外侧壁上，包括与第二间隔物的材料不同的材料。电介质层延伸越过第一嵌入源/漏区的上表面，而第三间隔物没有延伸越过第二嵌入源/漏区的上表面。
在一些示例实施方式中，每个第一间隔物具有第一厚度，电介质层具有第二厚度，每个第二间隔物具有第三厚度并且每个第三间隔物具有第四厚度，第一厚度和第二厚度之和可以基本上等于第三厚度和第四厚度之和。
在一些示例实施方式中，第一厚度可以基本上等于第三厚度并且第二厚度可以基本上等于第四厚度。
在一些示例实施方式中，半导体器件还可以包括蚀刻停止层。该蚀刻停止层可以直接接触第二嵌入源/漏区的上表面并可以直接接触电介质层的在第一嵌入源/漏区的上表面上的部分。
在一些示例实施方式中，第一嵌入源/漏区可以具有在第一有源鳍的上表面之上的上表面，第二嵌入源/漏区可以与第二有源鳍的上表面共平面。
在一些示例实施方式中，第三间隔物可以每个具有在第一方向上延伸的第一部分和在第三方向上延伸的第二部分。
附图说明
通过参照附图详细描述本发明构思的示例实施方式，本发明构思的以上方面和特征将变得更加明显，附图中：
图1是示出根据本发明构思的示例实施方式的半导体器件的第一区域和第二区域的平面图；
图2是沿图1的线A-A'和B-B'截取的截面图；
图3至图13是示出制造图1和图2的半导体器件的方法的透视图和截面图；
图14和图15是示出根据本发明构思的可选示例实施方式的半导体器件的截面图；
图16是示出包括根据本发明构思的示例实施方式的半导体器件的反相器(inverter)的电路图；
图17是示出包括根据本发明构思的示例实施方式的半导体器件的NAND栅单元的电路图；
图18是示出根据本发明构思的示例实施方式的SRAM(静态随机存取存储器)单位单元的电路图；
图19是示出包括根据本发明构思的示例实施方式的半导体器件的存储装置的方框图；
图20是示出包括根据本发明构思的示例实施方式的半导体器件的电子设备的方框图；以及
图21是示出包括根据本发明构思的示例实施方式的半导体器件的系统的方框图。
具体实施方式
现在将在下文参照附图更全面地描述本发明构思的示例实施方式。然而，将理解，本发明构思可以以许多不同的形式实施，而不应被解释为限于这里阐述的示例实施方式。
将理解，当一元件被称为“在”另一元件“上”、“连接到”或“联接到”另一元件时，它可以直接在该另一元件上、直接连接到或联接到该另一元件，或者可以存在居间元件。相反，当一元件被称为“接触”另一元件或“直接在”另一元件上、“直接连接到”或“直接联接到”另一元件时，没有居间元件存在。用于描述元件或层之间的关系的其它词语应当以类似的方式解释(例如，“在…之间”与“直接在…之间”，“相邻”与“直接相邻”，“在…下面”与“直接在…下面”等)。
将理解，虽然术语“第一”、“第二”等可以在这里用来描述不同的元件、部件、区域和/或层，但是这些元件、部件、区域和/或层不受这些术语限制。除非上下文另外地表示，否则这些术语仅用于将一个元件、部件、区域或层与另一元件、部件、区域或层区别开。因此，以下论述的第一元件、部件、区域或层可以被称为第二元件、部件、区域或层，而没有脱离示例实施方式的教导。
在附图中，为了清晰，层和区域的尺寸可以被夸大。相同的附图标记在整个附图和说明书中指代相同的元件。
这里可以使用空间关系术语(例如，“在…下面”、“以下”、“下”、“在…上”、“上”等)来描述一个元件或特征与另一个(些)元件或特征的如附图所示的关系。将理解，除了附图中示出的取向之外，空间关系术语旨在涵盖器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为在其它元件或特征“下”或“下面”的元件将会取向为在其它元件或特征“上”。因此，示范性术语“在……下”可以涵盖之上和之下两种取向。器件可以被另外地取向(旋转90度或在其它的取向)，这里使用的空间关系描述语被相应地解释。
这里使用的术语仅是为了描述特定实施方式的目的，而不旨在进行限制。当在这里使用时，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外清楚地表示。还将理解，术语“包括”、“包含”和其派生词，当在本说明书中使用时，指定所述特征、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、步骤、操作、元件、部件和/或其组的存在或添加。
当在这里使用时，术语“和/或”包括一个或多个相关所列项目的任意和所有组合。除非另外地限定，这里使用的所有技术术语和科学术语具有与本领域普通技术人员通常理解的相同的含义。
这里参照截面图和平面图描述示例实施方式。示例视图的轮廊可以根据例如制造技术和/或公差而改变。因此，示例实施方式不应被解释为限于这里示出的区域的特定形状，而是将包括例如由制造引起的形状偏差。例如，被示出为矩形的区域可以具有在其边缘处的由于制造技术和/或公差引起的圆化或弯曲的特征。因而，附图中示出的区域以示意的形式示出，并且区域的确切形状示出了示例形状而不旨在进行限制。
除非上下文另外地表示，当参照取向、布局、位置、形状、尺寸、数量或其它测量时，如这里所使用的术语诸如“相同”、“相等”、“平面的”或“共平面的”不必表示完全相同的取向、布局、位置、形状、尺寸、数量或其它测量，而是意在涵盖在可接受的变化内的几乎相同的取向、布局、位置、形状、尺寸、数量或其它测量，该可接受的变化可能例如由于制造工艺而发生。术语“基本上”可以在这里使用来反映这种含义。
虽然一些截面图的相应平面图和/或透视图可能没有被示出，但是这里示出的器件结构的截面图为沿着如可在平面图中示出的两个不同的方向和/或如可在透视图中示出的三个不同的方向延伸的多个器件结构提供支持。该两个不同的方向可以彼此垂直或可以不彼此垂直。该三个不同的方向可以包括可垂直于所述两个不同的方向的第三方向。多个器件结构可以被集成在同一电子器件中。例如，当在截面图中示出器件结构(例如，存储器单元结构或晶体管结构)时，电子器件可以包括多个器件结构(例如，存储器单元结构或晶体管结构)，如将由该电子器件的平面图所示出的。该多个器件结构可以布置成阵列和/或二维图案。
在下文，将参照附图详细描述本发明构思的示例实施方式。
图1是示出根据本发明构思的示例实施方式的半导体器件100的第一区域I和第二区域II的平面图。图2是分别沿图1的线A-A'和B-B'截取的一对截面图。为了简化附图，在图1中省略了一些元件，诸如图2中示出的第一间隔物150a、第二间隔物250a和第三间隔物254a以及第一层间绝缘层162。
参照图1和图2，半导体器件100可以包括具有第一区域I和第二区域II的基板101、形成在第一区域I中的多个第一晶体管100A以及形成在第二区域II中的多个第二晶体管100B。
第一区域I可以包括多个第一有源鳍105、多个第一栅结构140、多个第一间隔物150a、电介质层154a以及多个第一嵌入源/漏区110。第二区域II可以包括多个第二有源鳍205、多个第二栅结构240、多个第二间隔物250a、多个第三间隔物254a以及多个第二嵌入源/漏区210。半导体器件100还可以包括第一蚀刻停止层158、第二蚀刻停止层258、第一层间绝缘层162和第二层间绝缘层262。
多个N型鳍型场效应晶体管(FinFET)可以形成在第一区域I中。多个P型鳍型场效应晶体管(FinFET)可以形成在第二区域II中。在一些示例实施方式中，第一晶体管100A可以是N型FinFET并且第二晶体管100B可以是P型FinFET。
基板101可以具有在X方向上和在Y方向上延伸的上表面。基板101可以包括半导体材料，诸如IV族半导体、IV族化合物半导体、III-V族化合物半导体或II-VI族化合物半导体。在一些示例实施方式中，基板101可以是硅基板、锗基板或硅锗基板。在一些示例实施方式中，基板100可以是SOI(绝缘体上硅)基板或GeOI(绝缘体上锗)基板。
第一有源鳍105和第二有源鳍205可以形成在基板101上并可以在第一方向(例如，Y方向)上延伸。第一有源鳍105和第二有源鳍205可以从基板101向上突出。在一些示例实施方式中，第一有源鳍105和第二有源鳍205可以通过利用例如干法蚀刻工艺蚀刻基板101或使基板101凹进而形成。在另一些示例实施方式中，第一有源鳍105和第二有源鳍205可以包括从基板101生长的外延层。例如，第一有源鳍105可以包括包含P型杂质的硅层，第二有源鳍205可以包括包含N型杂质的硅层。第一有源鳍105和第二有源鳍205可以在相同的方向上延伸。然而，示例实施方式不限于此。
器件隔离区可以分别设置在每个第一有源鳍105之间和每个第二有源鳍205之间。器件隔离区可以通过浅沟槽隔离(STI)工艺形成。器件隔离区可以由绝缘材料例如硅氧化物、硅氮化物、低k电介质材料或其混合物形成。低k电介质材料可以包括BPSG(硼磷硅酸盐玻璃)、TOSZ(tonen silazene)、USG(未掺杂的硅酸盐玻璃)、SOG(旋涂玻璃)、FOX(可流动的氧化物)、TEOS(正硅酸乙酯)、或HDP-CVD(高密度等离子体化学气相沉积)氧化物。
第一栅结构140和第二栅结构240可以分别形成在第一有源鳍105和第二有源鳍205上。第一栅结构140可以在上方交叉第一有源鳍105并可以在第二方向(例如，X方向)上延伸。第二栅结构240可以在上方交叉第二有源鳍205并也可以在第二方向上延伸。第一栅结构140和第二栅结构240可以分别围绕第一有源鳍105和第二有源鳍205的上表面和侧壁。第一沟道区和第二沟道区可以在第一栅结构140和第二栅结构240在上方交叉相应的第一有源鳍105和第二有源鳍205的位置处形成在第一有源鳍105和第二有源鳍205的上部和侧壁中。第一栅结构140可以彼此间隔开第一距离SG1，第二栅结构240可以彼此间隔开第二距离SG2。第一距离SG1可以与第二距离SG2基本上相同。当在这里使用时，术语“基本上相同”指的是小于10％的偏差。在整个说明书中，如果值A被表述为基本上等于值B，则值A与值B的偏差小于值A的10％。
在一些示例实施方式中，第一栅结构140和第二栅结构240可以彼此平行地延伸或可以不彼此平行地延伸。
每个第一栅结构140可以包括第一栅电介质层142、第一下部栅电极145和第一上部栅电极147。第一栅电介质层142可以设置在第一有源鳍105和第一下部栅电极145之间。第一栅电介质层142还可以包括沿第一间隔物150a的侧壁向上延伸的部分。第一上部栅电极147可以形成在相应的第一下部栅电极145上。
每个第二栅结构240可以包括第二栅电介质层242、第二下部栅电极245和第二上部栅电极247。第二栅电介质层242可以设置在第二有源鳍205和第二下部栅电极245之间。第二栅电介质层242的一些部分可以沿第二间隔物250a的侧壁向上延伸。第二上部栅电极247可以形成在相应的第二下部栅电极245上。
第一栅电介质层142和第二栅电介质层242可以包括硅氧化物、硅氮化物或高k电介质材料。高k电介质材料可以具有比二氧化硅(SiO2)层高的介电常数。例如，高k电介质材料可以包括铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr2O3)。
第一下部栅电极145和第二下部栅电极245可以包括例如钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、钛铝氮化物(TiAlN)、钛铝(TiAl)、钽碳化物(TaC)和/或钛碳化物(TiC)。第一上部栅电极147和第二上部栅电极247可以包括例如铝(Al)、钨(W)、钼(Mo)和/或其它金属。在一些示例实施方式中，第一上部栅电极147和第二上部栅电极247可以包括例如一种或多种半导体材料诸如掺杂的多晶硅。
第一间隔物150a可以设置在每个第一栅电极140的相反两侧。第一间隔物150a可以沿第一栅电极140的相应侧壁延伸以及在第一有源鳍105的上表面上延伸。第一间隔物150a可以具有L形截面。电介质层154a可以沿第一间隔物150a的上表面(例如，在L形截面的下部的上表面上)以及在第一间隔物150a的侧壁上形成。电介质层154a还可以延伸到设置在第一栅结构140的相反两侧的第一嵌入源/漏区110的上表面上。电介质层154a可以共形地形成在第一间隔物150a上和在第一嵌入源/漏区110上以具有均匀的厚度。第一间隔物150a的沿第一有源鳍105的上表面形成的部分可以具有在Y方向上的第一长度Xa。第一长度Xa可以基本上等于在第一栅结构140的侧壁上的相应一个第一间隔物150a的第一厚度X1与在第一间隔物150a的侧壁上的电介质层154a的第二厚度X2之和，如图2中的第一标注所示的。
第二间隔物250a可以设置在每个第二栅结构240的相反两侧。第二间隔物250a可以沿第二栅结构240的相应侧壁延伸以及在第二有源鳍205的上表面上延伸。第二间隔物250a可以具有L形截面。第三间隔物254a可以沿相应的第二间隔物250a的上表面(例如，在L形截面的下部的上表面上)以及在相应的第二间隔物250a的侧壁上形成。第三间隔物254a也可以具有L形截面。第二间隔物250a的沿第二有源鳍205的上表面形成的部分可以在Y方向上具有第三长度Xc。第三长度Xc可以大于在第二栅结构240的侧壁上的相应一个第二间隔物250a的第三厚度X3和在第二间隔物250a的侧壁上的相应一个第三间隔物254a的第四厚度X4之和，如图2中的第二标注所示的。
第一间隔物150a之一的第一厚度X1和电介质层154a的第二厚度X2之和可以基本上等于第二间隔物250a之一的第三厚度X3和第三间隔物254a之一的第四厚度X4之和。这里，第一间隔物150a、电介质层154a、第二间隔物250a和第三间隔物254a的厚度指的是在平行于基板101的上表面并与对应的栅结构140或240延伸的方向垂直的方向(即，图1和图2中的Y方向)上的厚度。在一些示例实施方式中，每个第一间隔物150a的第一厚度X1可以基本上等于每个第二间隔物250a的第三厚度X3，电介质层154a的第二厚度X2可以基本上等于每个第三间隔物254a的第四厚度X4。
在一些示例实施方式中，相邻的第一栅结构140之间的第一距离SG1可以基本上等于相邻的第二栅结构240之间的第二距离SG2。在一些示例实施方式中，电介质层154a的在相邻的第一栅结构140的侧壁上彼此面对的部分之间的距离S1'可以基本上等于在相邻的第二栅结构240的侧壁上彼此面对的第三间隔物254a之间的距离S2'。
第一间隔物150a、电介质层154a、第二间隔物250a和第三间隔物254a可以包括硅氧化物、硅氮化物和/或硅氮氧化物。第一间隔物150a可以由与第二间隔物250a基本上相同的材料形成。电介质层154a可以由与第三间隔物254a基本上相同的材料形成。第一间隔物150a可以由具有与电介质层154a或第三间隔物254a不同的介电常数的不同材料形成。第二间隔物250a可以由具有与电介质层154a或第三间隔物254a不同的介电常数的不同材料形成。在一些示例实施方式中，第一间隔物150a具有比电介质层154a小的介电常数，第二间隔物250a可以具有比第三间隔物254a小的介电常数。在一些示例实施方式中，第一间隔物150a和第二间隔物250a可以包括硅氧化物，电介质层154a和第三间隔物254a可以包括硅氮化物。在一些示例实施方式中，第一间隔物150a和第二间隔物250a可以包括具有较低氮浓度的硅氮氧化物。电介质层154a和第三间隔物254a可以包括具有比第一间隔物150a和第二间隔物250a相对高的氮浓度的硅氮氧化物。
第一嵌入源/漏区110可以形成在设置于第一栅结构140的相反两侧的第一有源鳍105上。第一嵌入源/漏区110可以是第一晶体管100A的源/漏区。在一些示例实施方式中，每个第一有源鳍105可以具有凹进区域并且第一嵌入源/漏区110可以形成在各凹进区域中。在一些示例实施方式中，每个第一嵌入源/漏区110可以具有在基板101的上表面上方比第一有源鳍105的上表面高的抬高的上表面。第一嵌入源/漏区110中的一些可以具有合并的结构，使得它们在第一有源鳍105上彼此连接。第一嵌入源/漏区110可以通过选择性外延生长(SEG)工艺形成。在一些示例实施方式中，第一嵌入源/漏区110可以包含用N型杂质重掺杂的硅(Si)或硅碳化物(SiC)。每个第一嵌入源/漏区110的最上面部分可以包含未掺杂的硅。
第二嵌入源/漏区210可以形成在设置于第二栅结构240的相反两侧的第二有源鳍205上。第二嵌入源/漏区210可以是第二晶体管100B的源/漏区。第二嵌入源/漏区210的上表面可以在基板101的上表面上方、与基板101的上表面上方的第二栅结构240的底表面的高度基本上相同的高度处。在另一些示例实施方式中，第二嵌入源/漏区210可以具有抬高的结构使得第二嵌入源/漏区210的上表面在基板101的上表面上方比第二栅结构240的底表面更高。第二嵌入源/漏区210中的一些可以具有合并的结构，使得它们在第二有源鳍205上彼此连接。在一些示例实施方式中，第二嵌入源/漏区210可以通过选择性外延生长(SEG)工艺形成。在一些示例实施方式中，第二嵌入源/漏区210可以包含用P型杂质重掺杂的硅锗(SiGe)。包括硅锗(SiGe)的第二嵌入源/漏区210可以在由硅(Si)形成的第二有源鳍205上赋予压应力。从而，空穴的迁移率可以在第二有源鳍205的沟道区中提高。第二嵌入源/漏区210可以包括具有彼此不同的锗(Ge)浓度的几个区域。
具有均匀厚度的第一蚀刻停止层158可以共形地形成在第一区域I中的电介质层154a上。第二蚀刻停止层258可以共形地形成在第二区域II中。第二蚀刻停止层258可以在第三间隔物254a和第二嵌入源/漏区210上具有基本上均匀的厚度。第一蚀刻停止层158和第二蚀刻停止层258可以包括硅氮化物、硅氮氧化物或其混合物。第一蚀刻停止层158的厚度可以基本上等于第二蚀刻停止层258的厚度。
在一些示例实施方式中，第一栅结构140之间的第一距离SG1可以基本上等于第二栅结构240之间的第二距离SG2。第一蚀刻停止层158的在相邻的第一栅结构140的侧壁上的彼此面对的部分之间的第一间距S1可以基本上等于第二蚀刻停止层258的在相邻的第二栅结构240的侧壁上的彼此面对的部分之间的第二间距S2。
第一层间绝缘层162和第二层间绝缘层262可以形成在相应的第一蚀刻停止层158和第二蚀刻停止层258上。第一层间绝缘层162和第二层间绝缘层262可以包括BPSG(硼磷硅酸盐玻璃)、TOSZ(tonen silazene)、USG(未掺杂的硅酸盐玻璃)、SOG(旋涂玻璃)、FOX(可流动的氧化物)、TEOS(正硅酸乙酯)、或HDP-CVD(高密度等离子体化学气相沉积)氧化物。
图3至图13是示出制造图1和图2的半导体器件100的方法的截面图。图3至图13是沿图1的线A-A'和B-B'截取的截面图。
参照图3，基板101包括第一区域I和第二区域II。多个第一有源鳍105形成在第一区域I中，并且多个第一牺牲栅结构形成在第一有源鳍105上。第一牺牲栅结构可以包括顺序层叠的第一牺牲栅电介质层132、第一牺牲栅极135和第一栅掩模图案136。第一牺牲栅结构可以彼此间隔开第一距离SG1。多个第二有源鳍205形成在第二区域II中，并且多个第二牺牲栅结构形成在第二有源鳍205上。第二牺牲栅结构可以包括顺序层叠的第二牺牲栅电介质层232、第二牺牲栅极235和第二栅掩模图案236。第二牺牲栅结构可以彼此间隔开第二距离SG2。第一距离SG1可以基本上等于第二距离SG2。
第一有源鳍105和第二有源鳍205可以通过利用掩模图案作为蚀刻掩模蚀刻基板101而分别形成在第一区域I和第二区域II中。多个沟槽可以分别形成在第一有源鳍105和第二有源鳍205中。器件隔离区可以形成在沟槽中。第一有源鳍105和第二有源鳍205的上部分可以从器件隔离区的上表面突出。
在一些示例实施方式中，第一牺牲栅电介质层132和第二牺牲栅电介质层232可以包括硅氧化物，第一牺牲栅极135和第二牺牲栅极235可以包括多晶硅。
参照图4，第一绝缘层150和250可以分别形成在第一有源鳍105和第二有源鳍205上。第二绝缘层152和252可以分别形成在第一绝缘层150和250上。第二绝缘层152和252可以相对于第一绝缘层150和250具有蚀刻选择性。在一些示例实施方式中，第一绝缘层150和250可以包括硅氮化物或硅氮氧化物，第二绝缘层152和252可以包括硅氧化物。第一绝缘层150、250和第二绝缘层152、252可以通过原子层沉积(ALD)形成。
参照图5，第一初级间隔物可以形成在第一牺牲栅结构的相反两侧上。第一初级间隔物可以是每个包括第一间隔物150a和第一牺牲间隔物152a的双层结构。
第一牺牲间隔物152a可以在形成覆盖第二区域的掩模图案273之后通过在第二绝缘层152上进行回蚀刻工艺而形成在第一绝缘层150上。掩模图案273可以是光致抗蚀剂图案。第一间隔物150a可以通过在第一绝缘层150上进行回蚀工艺而形成在每个第一牺牲栅结构的相反两侧上。每个第一间隔物150a可以具有L形截面并可以沿第一有源鳍105中的一个的上表面以及沿第一牺牲栅结构中的一个的侧壁形成。第一初级间隔物可以形成在每个第一牺牲栅结构的相反两侧上。第一间隔物150a的沿第一有源鳍105的上表面(即，在Y方向上)的长度可以是第一牺牲间隔物152a和第一绝缘层150在Y方向上的厚度之和。
在形成第一初级间隔物之后，可以去除覆盖第二区域II的掩模图案273。在去除掩模图案273之后，可以保留形成在第二区域II中的第一绝缘层250和第二绝缘层252。
参照图6，通过利用各向异性蚀刻工艺去除第一有源鳍105的设置在第一牺牲栅结构的相反两侧的上部分，第一凹槽区域R1可以形成在第一区域I中。在一些示例实施方式中，可以进行额外的各向同性蚀刻工艺以在第一间隔物150a下面横向地延伸第一凹槽区域R1。
参照图7，第一嵌入源/漏区110可以在第一区域I中形成在每个第一牺牲栅结构的相反两侧。
可以首先在第一凹槽区域R1上进行预清洁工艺。预清洁工艺可以利用湿法清洁工艺和/或干法清洁工艺进行。湿法清洁工艺可以包括利用稀释的氢氟酸(HF)溶液或缓冲氧化物蚀刻剂(BOE)的各向同性蚀刻工艺。干法清洁工艺可以包括利用氨(NH3)气体和/或三氟化氮(NF3)气体的干法蚀刻工艺，例如SiconiTM。第二绝缘层252和第一牺牲间隔物152a可以通过预清洁工艺去除。第一牺牲间隔物152a的去除可以暴露第一区域I中的第一间隔物150a的侧壁。第一绝缘层250可以在第二区域II中保留在第二牺牲栅结构上和在第二有源鳍205上。
第一嵌入源/漏区110可以利用选择性外延生长(SEG)工艺形成以填充第一凹槽区域R1。形成在第二区域II上的第一绝缘层250可以在选择性外延生长(SEG)工艺期间用作阻挡层。第一嵌入源/漏区110的上表面可以在基板101的上表面上方的比第一有源鳍105的上表面高的水平面处。然而，本发明构思的实施方式不限于此。在一些示例实施方式中，第一嵌入源/漏区110可以包含硅(Si)。第一嵌入源/漏区110可以在SEG工艺期间用N型杂质(例如，磷(P))原位地掺杂。第一嵌入源/漏区110的上部可以包含未掺杂的硅(Si)。未掺杂的硅可以通过在SEG工艺的最后步骤期间停止N型杂质的供应而形成。第一嵌入源/漏区110中的一些可以与至少相邻的第一嵌入源/漏区110合并。在另一些示例实施方式中，第一嵌入源/漏区110可以利用分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、减压化学气相沉积(RCVD)工艺、超高真空化学气相沉积(UHV CVD)工艺形成。
参照图8，第三绝缘层154和254可以形成在基板101上以分别覆盖第一间隔物150a和第一绝缘层250。第四绝缘层156和256可以分别形成在第三绝缘层154和254上。第四绝缘层156和256可以相对于第三绝缘层154和254具有蚀刻选择性。例如，第三绝缘层154和254可以包括硅氮化物，第四绝缘层156和256可以包括硅氧化物。第三绝缘层154、254和第四绝缘层156、256可以利用例如原子层沉积(ALD)工艺形成。
参照图9，第二初级间隔物可以形成在第二区域II中的第二牺牲栅结构的相反两侧。第二初级间隔物可以是每个包括第二间隔物250a、第三间隔物254a和第二牺牲间隔物256a的三层结构。
第二牺牲间隔物256a可以在第一区域I中形成掩模图案173之后通过在第四绝缘层256上进行回蚀刻工艺而形成在第三绝缘层254上。掩模图案173可以是光致抗蚀剂图案。第二间隔物250a和第三间隔物254a可以通过在第三绝缘层254上和在第一绝缘层250上进行回蚀刻工艺而形成在每个第二牺牲栅结构的相反两侧上。第二间隔物250a可以具有L形截面，并可以沿第二有源鳍205的相应的上表面以及沿第二牺牲栅结构的相应的侧壁延伸。第三间隔物254a可以具有L形截面，并可以沿第二间隔物250a的上表面和侧壁延伸。包括第二间隔物250a、第三间隔物254a和第二牺牲间隔物256a的第二初级间隔物可以形成在每个第二牺牲栅结构的相反两侧上。沿第二有源鳍205的上表面的每个第二间隔物250a在Y方向上的长度可以是第二间隔物250a、第三间隔物254a和第二牺牲间隔物256a的厚度之和。换言之，沿第二有源鳍205的上表面形成的第二间隔物250a的长度可以由第一绝缘层250、第三绝缘层254和第四绝缘层256的厚度之和来确定。
覆盖第一区域I的掩模图案173可以被去除。形成在第一区域I中的第三绝缘层154和第四绝缘层156可以在去除掩模图案173之后保留。
参照图10，通过利用各向异性蚀刻工艺去除在第二牺牲栅结构的相反两侧的第二有源鳍205的上部，第二凹槽区域R2可以形成在第二区域II中。在一些示例实施方式中，可以进行各向同性蚀刻工艺以在第二间隔物250a下面横向地延伸第二凹槽区域R2。
参照图11，多个第二嵌入源/漏区210可以在第二区域II中形成在第二牺牲栅结构的相反两侧。
可以在第二凹槽区域R2上进行预清洁工艺。预清洁工艺可以利用湿法清洁工艺和/或干法清洁工艺进行。湿法清洁工艺可以包括利用稀释的氢氟酸(HF)溶液或缓冲氧化物蚀刻剂(BOE)的各向同性蚀刻工艺。干法清洁工艺可以包括利用氨(NH3)气体和/或三氟化氮(NF3)气体的干法蚀刻工艺，例如SiconiTM。第四绝缘层156和第二牺牲间隔物256a可以通过预清洁工艺去除。第二间隔物250a和第三间隔物254a可以保留在第二区域II中的第二牺牲栅结构的相反两侧上，第一间隔物150a和第三绝缘层154可以保留在第一牺牲栅结构的相反两侧上。第三绝缘层154还可以覆盖第一区域I中的第一嵌入源/漏区110的上表面。第三绝缘层154可以在选择性外延生长(SEG)工艺期间用作阻挡层，该阻挡层可以防止外延层在第一嵌入源/漏区110上的生长，该选择性外延生长(SEG)工艺被进行以在第二凹槽区域II中生长第二嵌入源/漏区210。第一间隔物150a可以沿第一有源鳍105的上表面(即，在Y方向上)延伸第一长度Xa。第一长度Xa可以基本上等于第一间隔物150a之一的第一厚度X1和第三绝缘层154之一的第二厚度X2之和。第二间隔物250a可以沿第二有源鳍205的上表面(即，在Y方向上)延伸第三长度Xc。第三长度Xc可以大于第二间隔物250a之一的第三厚度X3和第三间隔物254a之一的第四厚度X4之和。
第一间隔物150a之一的第一厚度X1和第三绝缘层154的第二厚度X2之和可以基本上等于第二间隔物250a之一的第三厚度X3和第三间隔物254a之一的第四厚度X4之和。在一些示例实施方式中，第一间隔物150a的第一厚度X1可以基本上等于第二间隔物250a的第三厚度X3，第三绝缘层154的第二厚度X2可以基本上等于第三间隔物254a的第四厚度X4。在一些示例实施方式中，相邻的第一牺牲栅结构的彼此面对的侧壁之间的第一距离SG1可以基本上等于相邻的第二牺牲栅结构的彼此面对的侧壁之间的第二距离SG2。第三绝缘层154的在相邻的第一牺牲栅结构的侧壁上的部分之间的距离S1'可以基本上等于在相邻的第二牺牲栅结构的侧壁上的第三间隔物254a之间的距离S2'。
第二嵌入源/漏区210可以利用选择性外延生长(SEG)工艺形成以在第二凹槽区域R2中生长外延层。第二嵌入源/漏区210的上表面可以与第二有源鳍205的上表面共平面。然而，本发明构思的实施方式不限于此。例如，在另一些示例实施方式中，第二嵌入源/漏区210的上表面可以定位得高于第二有源鳍205的上表面。
第二嵌入源/漏区210可以包含硅锗(SiGe)。第二嵌入源/漏区210可以在SEG工艺期间用P型杂质例如硼(B)原位地掺杂。通过在SEG工艺期间控制锗(Ge)的注入水平，第二嵌入源/漏区210的上部可以具有比第二嵌入源/漏区210的下部高的锗(Ge)浓度。第二嵌入源/漏区210中的一些可以与相邻的第二嵌入源/漏区210合并。在另一些示例实施方式中，第二嵌入源/漏区210可以利用分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、减压化学气相沉积(RCVD)工艺或超高真空化学气相沉积(UHV CVD)工艺形成。
参照图12，第一蚀刻停止层158和第二蚀刻停止层258可以形成在相应的第一区域I和第二区域II上以分别覆盖电介质层154a的上表面和第三间隔物254a的上表面。第一层间绝缘层162和第二层间绝缘层262可以在相应的第一蚀刻停止层158和第二蚀刻停止层258上形成。
第一蚀刻停止层158可以共形地形成在第三绝缘层154上并可以具有均匀的厚度。第二蚀刻停止层258可以共形地形成在第三间隔物254a、第二牺牲栅结构和第二嵌入源/漏区210的上表面上。第一蚀刻停止层158和第二蚀刻停止层258可以包括硅氮化物、硅氮氧化物或其混合物。第一蚀刻停止层158的厚度可以基本上等于第二蚀刻停止层258的厚度。第一蚀刻停止层158和第二蚀刻停止层258可以通过使用例如原子层沉积(ALD)工艺形成。
可以在第一层间绝缘层162和第二层间绝缘层262上以及在第一蚀刻停止层158和第二蚀刻停止层258上进行平坦化工艺以暴露第一牺牲栅结构的上表面和第二牺牲栅结构的上表面。第一栅掩模图案136的上部和第二栅掩模图案236的上部可以在平坦化工艺期间被去除。在一些示例实施方式中，第一栅掩模图案136和第二栅掩模图案236可以在平坦化工艺期间被完全去除。第三绝缘层154可以经由平坦化工艺被部分地去除以形成电介质层154a。
第一层间绝缘层162和第二层间绝缘层262可以包括BPSG(硼磷硅酸盐玻璃)、TOSZ(tonen silazene)、USG(未掺杂的硅酸盐玻璃)、SOG(旋涂玻璃)、FOX(可流动的氧化物)、TEOS(正硅酸乙酯)、或HDP-CVD(高密度等离子体化学气相沉积)氧化物。第一层间绝缘层162和第二层间绝缘层262可以利用化学气相沉积工艺、等离子体增强CVD(PECVD)、旋涂工艺或ALD工艺形成。
参照图13，第一栅掩模图案136和第二栅掩模图案236、第一牺牲栅极135和第二牺牲栅极235以及第一牺牲栅电介质层132和第二牺牲栅电介质层232可以被去除以形成暴露第一有源鳍105的上表面和第二有源鳍205的上表面的多个开口。所述开口可以通过利用干法蚀刻工艺和/或湿法蚀刻工艺形成。
再次参照图2，第一栅电介质层142和第二栅电介质层242可以分别形成在由所述开口暴露的第一有源鳍105和第二有源鳍205上。第一下部栅电极145和第二下部栅电极245可以分别形成在第一栅电介质层142和第二栅电介质层242上。第一上部栅电极147和第二上部栅电极247可以分别形成在第一下部栅电极145和第二下部栅电极245上。第一栅结构140可以在进行平坦化工艺之后形成在第一区域I中，每个第一栅结构140包括第一栅电介质层142、第一下部栅电极145和第一上部栅电极147。第二栅结构240也可以在进行平坦化工艺之后形成在第二区域II中，每个第二栅结构240包括第二栅电介质层242、第二下部栅电极245和第二上部栅电极247。在一些示例实施方式中，第一下部栅电极145可以包括不同于第二下部栅电极245的导电材料。
图14和图15是示出根据本发明构思的另一示例实施方式的半导体器件的截面图。具体地，图14和图15分别是图2的区域M和N的放大图，示出了修改的实施方式。
参照图14，沿第一有源鳍的上表面形成的第一间隔物150a'的第二长度Xb可以大于图2所示的第一间隔物150a的第一长度Xa。第一间隔物150a'的第二长度Xb可以大于在第一栅结构140的侧壁上的第一间隔物150的第一厚度X1和电介质层154a的第二厚度X2之和。此结果可以在图5所示的第一牺牲间隔物152a形成得更厚时发生。
图14中示出的第一间隔物150a'的结构可以减小第一栅结构140和从第一有源鳍105的上表面突出的第一嵌入源/漏区110'之间的寄生电容。第一嵌入源/漏区110'的一些部分可以形成在第一间隔物150a'下面从而增大电流的量。
参照图15，沿第二有源鳍205的上表面形成的第二间隔物250a'的第四长度Xd可以大于图2中示出的第二间隔物250a的第三长度Xc。此结果可以在图9中的第二牺牲间隔物256a形成得更厚时发生。在一些示例实施方式中，第二嵌入源/漏区210'可以从第二有源鳍205的上表面突出。图15中示出的第二间隔物250a'的结构可以减小第二栅结构240和从第二有源鳍205的上表面突出的第二嵌入源/漏区210'之间的寄生电容。第二嵌入源/漏区210'的一些部分可以形成在第二间隔物250a'下面从而增大电流的量。
图16是示出包括根据本发明构思的示例实施方式的半导体器件的反相器电路的电路图。图16中示出的半导体器件可以是CMOS(互补金属氧化物半导体)反相器。
参照图16，CMOS反相器可以包括PMOS晶体管P1和NMOS晶体管N1。PMOS晶体管P1和NMOS晶体管N1可以串联连接在驱动电压Vdd和接地电压Vss之间。输入信号IN可以被共同输入到PMOS晶体管P1的栅电极和NMOS晶体管N1的栅电极。输出信号可以从PMOS晶体管P1和NMOS晶体管N1的漏极共同地输出。驱动电压Vdd可以被供给到PMOS晶体管P1的源极，接地电压Vss可以被施加到NMOS晶体管N1的源极。CMOS反相器可以输出从输入信号反相的输出信号。具体地，如果输入信号的电平高，则CMOS反相器的输出应当低，如果输入信号的电平低，则CMOS反相器的输出应当高。PMOS晶体管P1和NMOS晶体管N1可以根据如上所述的本发明构思的各个示例实施方式来制造。
图17是示出包括根据本发明构思的示例实施方式的半导体器件的NAND栅单元的电路图。
参照图17，NAND栅单元可以接收两个输入信号M和N并可以输出输出信号Q。NAND栅单元可以包括第一PMOS晶体管TP1、第二PMOS晶体管TP2、第一NMOS晶体管TN1和第二NMOS晶体管TN2。第一PMOS晶体管TP1可以在输入信号M为“低”时将逻辑值“高”传送到输出信号Q。第一NMOS晶体管TN1和第二NMOS晶体管TN2可以在输入信号M和N两者均为“高”时传送逻辑值“低”到输出信号Q。第二PMOS晶体管TP2可以在输入信号N为“低”时将逻辑值“高”传送到输出信号Q。
图17中示出的NAND栅单元可以如下操作。当输入信号M和N两者都具有逻辑值“高”时，第一PMOS晶体管TP1和第二PMOS晶体管TP2可以被关断并且第一NMOS晶体管TN1和第二NMOS晶体管TN2可以导通。在此情形下，输出信号Q可以是逻辑值“低”。当输入信号M和N两者均具有逻辑值“低”时，第一PMOS晶体管TP1和第二PMOS晶体管TP2可以导通并且第一NMOS晶体管TN1和第二NMOS晶体管TN2可以被关断。在此情形下，输出信号Q可以是逻辑值“高”。第一PMOS晶体管TP1和第二PMOS晶体管TP2以及第一NMOS晶体管TN1和第二NMOS晶体管TN2可以根据如上所述的本发明构思的示例实施方式形成。
图18是示出根据本发明构思的示例实施方式的SRAM(静态随机存取存储器)单元的电路图。
参照图18，SRAM单元可以具有形成在电源节点Vdd和接地节点Vss之间的第一反相器和第二反相器。第一反相器可以包括第一上拉晶体管TP1和第一下拉晶体管TN1。第二反相器可以具有第二上拉晶体管TP2和第二下拉晶体管TN2。第一反相器的输入节点可以连接到第二传输晶体管TN4的源/漏区以及第二反相器的输出节点。第二反相器的输入节点可以连接到第一传输晶体管TN3的源/漏区以及第一反相器的输出节点。第一传输晶体管TN3的栅电极和第二传输晶体管TN4的栅电极可以连接到字线WL。位线BL可以连接到第一传输晶体管TN3的源/漏区。位线条(bit line bar)/BL可以连接到第二传输晶体管TN4的源/漏区。第一上拉晶体管TP1和第二上拉晶体管TP2可以是PMOS晶体管。第一下拉晶体管TN1和第二下拉晶体管TN2以及第一传输晶体管TN3和第二传输晶体管TN4可以是NMOS晶体管。第一上拉晶体管TP1和第二上拉晶体管TP2可以根据本发明构思的示例实施方式形成。
图19是包括根据本发明构思的示例实施方式的半导体器件的存储装置的方框图。
参照图19，根据本发明构思的示例实施方式的存储装置1000可以包括与主机通信的控制器1010以及存储数据的存储器1020-1、1020-2和1020-3。相应的存储器1020-1、1020-2和1020-3可以包括以上参照图1至图15描述的根据本发明构思的各个实施方式的半导体器件。
主机可以是例如存储装置1000安装在其上的电子设备。主机可以是例如智能手机、数字照相机、台式计算机、膝上型计算机、便携式媒体播放器等。控制器1010可以从主机接收请求以在存储器1020-1、1020-2和1020-3中存储数据或接收请求以取回存储在存储器1020-1、1020-2和1020-3中的数据，并可以响应其而产生适当的读或写命令。
如图19所示，至少一个或更多存储器1020-1、1020-2和1020-3可以连接到控制器1010。存储器1020-1、1020-2和1020-3可以并联连接到控制器1010以提供具有大容量的存储装置1000诸如固态硬盘。
图20是包括根据本发明构思的示例实施方式的半导体器件的电子设备2000的方框图。
参照图20，电子设备2000可以包括通信单元2010、输入单元2020、输出单元2030、存储器2040和处理器2050。
通信单元2010可以包括有线或无线通信模块、无线因特网模块、局域通信模块、全球定位系统(GPS)模块、移动通信模块等。通信单元2010中包括的有线或无线通信模块可以根据各种通信标准连接到外部通信网络以发送和接收数据。
输入单元2020可以响应于从使用者接收的命令而控制电子设备2000的操作，并可以包括机械开关、触摸屏、语音识别模块等中的一种或多种。此外，输入单元2020可以包括在跟踪球(track ball)中运行的鼠标或激光指示器方案或手指鼠标器件。此外，输入单元2020还可以包括允许使用者向其输入数据的各种传感器模块。
输出单元2030可以以声音或图像的形式输出在电子设备2000中处理的信息，存储器2040可以存储用于处理器2050的处理和控制的程序。存储器2040可以包括如以上参照图1至图15描述的根据本发明构思的各个示例实施方式的至少一个半导体器件。处理器2050可以根据所要求的操作传送命令到存储器2040，从而存储或取回数据。
存储器2040可以被嵌入在电子设备2000中以与处理器2050通信或通过单独的接口与处理器2050通信。在其中存储器2040通过单独的接口与处理器2050通信的情形下，处理器2050可以通过各种接口标准诸如SD、SDHC、SDXC、MICRO SD、USB标准等而存储或取回数据。
处理器2050可以控制电子设备2000中包括的相应部件的操作。处理器2050可以进行与语音通信、电视电话、数据通信等相关的控制和处理，或者可以进行用于多媒体再现和管理的控制和处理。此外，处理器2050可以处理由使用者通过输入单元2020输入的信息，并可以通过输出单元2030输出其结果。此外，处理器2050可以在存储器2040中存储控制如上所述的电子设备2000的操作所需的数据，或从存储器2040取回数据。
图21包括根据本发明构思的示例实施方式的半导体器件的系统3000的方框图。
参照图21，系统3000可以包括控制器3100、输入/输出器件3200、存储器3300和接口3400。系统3000可以是移动系统。移动系统的示例可以包括PDA、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器和存储卡。
控制器3100可以执行程序并控制系统3000。控制器3100可以是微处理器、数字信号处理器、微控制器或与其类似的装置。
输入/输出器件3200可以用于输入数据到系统3000或从系统3000输出数据。系统3000可以连接到外部设备，例如个人计算机或网络，并可以与外部设备交换数据。输入/输出器件3200可以是键区、键盘或显示装置。
存储器3300可以存储用于操作控制器3100的代码和/或数据、和/或存储由控制器3100处理的数据。存储器3300可以包括根据本发明构思的示例实施方式之一的半导体器件。
接口3400可以是系统3000和外部设备之间的数据传输路径。控制器3100、输入/输出器件3200、存储器3300和接口3400可以经由总线3500彼此通信。
控制器3100和存储器3300中的至少一个可以包括以上参照图1至图15描述的半导体器件中的至少一个。
以上公开的主题将被认为是说明性的而不是限制性的，权利要求意欲覆盖落入本发明构思的实际精神和范围内的所有这样的修改、改进以及其它实施方式。因此，本发明构思的范围将由权利要求书及其等同物的最宽可允许解释确定，而不应受以上详细描述约束或限制。
本申请要求于2015年5月21日在韩国知识产权局提交的韩国专利申请No.10-2015-0071011的优先权，其内容通过引用整体结合于此。

Claims (24)

1.一种制造半导体器件的方法，所述方法包括：
在基板的第一区域中形成多个第一有源鳍和多个第一牺牲栅结构；
在所述基板的第二区域中形成多个第二有源鳍和多个第二牺牲栅结构；
在各个所述第一牺牲栅结构的侧壁上形成第一初级间隔物，所述第一初级间隔物包括第一间隔物和第一牺牲间隔物；
利用所述第一初级间隔物作为蚀刻掩模蚀刻所述第一有源鳍的上部，以在所述第一牺牲栅结构的相反两侧形成第一凹槽区域；
去除所述第一牺牲间隔物；
在所述第一凹槽区域中外延生长第一嵌入源/漏区；
在各个所述第二牺牲栅结构的侧壁上形成第二初级间隔物，所述第二初级间隔物包括第二间隔物、第三间隔物和第二牺牲间隔物；
利用所述第二初级间隔物作为蚀刻掩模蚀刻所述第二有源鳍的上部以在所述第二牺牲栅结构的相反两侧形成第二凹槽区域；
去除所述第二牺牲间隔物；以及
在所述第二凹槽区域中外延生长第二嵌入源/漏区。
2.根据权利要求1所述的方法，其中形成所述第一初级间隔物包括：
在所述第一牺牲栅结构上以及在所述第二牺牲栅结构上形成第一绝缘层；
在所述第一绝缘层上形成第二绝缘层，所述第二绝缘层相对于所述第一绝缘层具有蚀刻选择性；
在所述第一方向上对所述第二绝缘层进行回蚀刻工艺以形成所述第一牺牲间隔物；以及
在所述第一方向上对所述第一绝缘层进行回蚀刻工艺以形成所述第一间隔物。
3.根据权利要求1所述的方法，其中所述第一间隔物具有L形截面。
4.根据权利要求1所述的方法，其中所述第一牺牲间隔物通过利用从稀释的HF溶液和缓冲氧化物蚀刻剂(BOE)溶液中选择的至少一种溶液的湿法蚀刻工艺被去除。
5.根据权利要求1所述的方法，其中所述第一牺牲间隔物通过利用从NH3和NF3中选择的至少一种气体的干法蚀刻工艺被去除。
6.根据权利要求2所述的方法，其中在所述第一牺牲间隔物的去除期间在所述第二区域中所述第二绝缘层被去除，以及
其中所述第二区域中的所述第一绝缘层在所述第一牺牲间隔物的去除期间不被去除。
7.根据权利要求2所述的方法，其中形成所述第二初级间隔物包括：
在所述基板上形成第三绝缘层；
在所述第三绝缘层上形成第四绝缘层，所述第四绝缘层相对于所述第三绝缘层具有蚀刻选择性；
对所述第二区域中的所述第四绝缘层进行回蚀刻工艺以形成所述第二牺牲间隔物；以及
对所述第二区域中的所述第三绝缘层和所述第二区域上的第一绝缘层进行回蚀刻工艺，以分别形成所述第三间隔物和形成所述第二间隔物。
8.根据权利要求1所述的方法，其中所述第二间隔物和第三间隔物每个具有L形截面。
9.根据权利要求1所述的方法，其中所述第二牺牲间隔物通过利用从稀释的HF溶液和缓冲氧化物蚀刻剂(BOE)溶液中选择的至少一种溶液的湿法蚀刻工艺被去除。
10.根据权利要求1所述的方法，其中所述第二牺牲间隔物通过利用从NH3和NF3中选择的至少一种气体的干法蚀刻工艺被去除。
11.根据权利要求7所述的方法，其中在所述第二牺牲间隔物的去除期间所述第一区域中的所述第四绝缘层被去除，以及
其中在所述第二牺牲间隔物的去除期间所述第一区域中的所述第三绝缘层不被去除。
12.根据权利要求1所述的方法，还包括：
在形成所述第二嵌入源/漏区之后，在所述基板上形成蚀刻停止层；
在所述蚀刻停止层上形成层间电介质层；
平坦化所述层间电介质层以暴露所述第一牺牲栅结构和第二牺牲栅结构的上表面；
去除所述第一牺牲栅结构和所述第二牺牲栅结构以分别形成第三凹槽区域和第四凹槽区域；以及
分别在所述第三凹槽区域和所述第四凹槽区域中形成第一栅结构和第二栅结构。
13.根据权利要求8所述的方法，还包括：
在形成所述第二嵌入源/漏区之后，在所述基板上形成蚀刻停止层，以及
其中在所述基板的所述第二区域中所述蚀刻停止层被形成为在所述第三间隔物的侧壁上产生台阶部分中的至少一个。
14.根据权利要求1所述的方法，还包括：
在形成所述第一初级间隔物之前形成覆盖所述第二区域的掩模图案；以及
在形成所述第一凹槽区域之前去除所述掩模图案。
15.根据权利要求1所述的方法，还包括：
在形成所述第二初级间隔物之前形成覆盖所述第一区域的掩模图案；以及
在形成所述第二凹槽区域之前去除所述掩模图案。
16.根据权利要求1所述的方法，其中所述第一牺牲栅结构之间的第一距离等于所述第二牺牲栅结构之间的第二距离。
17.根据权利要求11所述的方法，其中所述第三绝缘层覆盖所述基板的所述第一区域中的所述第一嵌入源/漏区的至少一部分。
18.一种制造半导体器件的方法，所述方法包括：
在基板的第一区域中形成多个第一有源鳍和多个第一牺牲栅结构；
在所述基板的第二区域中形成多个第二有源鳍和多个第二牺牲栅结构；
形成第一初级间隔物，其包括在各个所述第一牺牲栅结构的侧壁上的具有L形截面的第一间隔物以及在所述第一间隔物的侧壁上的第一牺牲间隔物；
在所述第一有源鳍中在所述第一牺牲栅结构的相反两侧形成第一凹槽区域；
去除所述基板的所述第一区域中的所述第一牺牲间隔物；
在所述第一凹槽区域中形成第一嵌入源/漏区；
形成第二初级间隔物，其包括各个所述第二牺牲栅结构的侧壁的具有L形截面的第二间隔物以及在所述第二间隔物的侧壁上的第二牺牲间隔物；
在所述第二牺牲栅结构的相反两侧形成第二凹槽区域；
去除所述基板的所述第二区域中的所述第二牺牲间隔物；以及
在所述第二凹槽区域中形成第二嵌入源/漏区。
19.根据权利要求18所述的方法，其中
形成所述第一初级间隔物包括：
在所述第一牺牲栅结构上以及在所述第二牺牲栅结构上形成第一绝缘层；
在所述第一绝缘层上形成第二绝缘层，所述第二绝缘层相对于所述第一绝缘层具有蚀刻选择性；
对所述第二绝缘层进行回蚀刻工艺以形成所述第一牺牲间隔物；以及
对所述第一绝缘层进行回蚀刻工艺以形成所述第一间隔物，以及
形成所述第二初级间隔物包括：
在所述基板上形成第三绝缘层；
在所述第三绝缘层上形成第四绝缘层，所述第四绝缘层相对于所述第三绝缘层具有蚀刻选择性；
对所述第二区域中的所述第四绝缘层进行回蚀刻工艺以形成所述第二牺牲间隔物；以及
对所述第二区域中的所述第三绝缘层和所述第一绝缘层进行回蚀刻工艺，以分别形成所述第三间隔物和第二间隔物。
20.根据权利要求19所述的方法，其中在所述第一牺牲间隔物的去除期间在所述第二区域中所述第二绝缘层被去除，以及
其中所述第二区域中的所述第一绝缘层在所述第一牺牲间隔物的去除期间不被去除。
21.根据权利要求19所述的方法，其中在所述第二牺牲间隔物的去除期间所述第一区域中的所述第四绝缘层被去除，以及
其中在所述第二牺牲间隔物的去除期间所述第一区域中的所述第三绝缘层不被去除。
22.一种制造半导体器件的方法，所述方法包括：
在基板的第一区域中形成多个第一有源鳍和多个第一牺牲栅结构；
在所述基板的第二区域中形成多个第二有源鳍和多个第二牺牲栅结构；
在所述基板的所述第一区域和第二区域上形成第一绝缘层；
在所述第一绝缘层上形成第二绝缘层；
在所述基板的所述第一区域中通过去除所述第二绝缘层的至少一部分形成第一牺牲间隔物；
在所述基板的所述第一区域中通过去除所述第一绝缘层的至少一部分形成具有L形截面的第一间隔物；
在所述第一牺牲栅结构之间且在所述第一有源鳍中形成第一凹槽区域；
去除所述基板的所述第一区域中的所述第一牺牲间隔物和所述基板的所述第二区域中的所述第一绝缘层；
在所述第一凹槽区域中形成第一嵌入源/漏区；
在所述基板上形成第三绝缘层；
在所述第三绝缘层上形成第四绝缘层；
在所述基板的所述第二区域中通过去除所述第四绝缘层的至少一部分形成第二牺牲间隔物；
在所述基板的所述第二区域中通过去除所述第三绝缘层的至少一部分形成具有L形截面的第二间隔物；
在所述基板的所述第二区域中通过去除所述第一绝缘层的至少一部分形成具有L形截面的第三间隔物；
在所述第二牺牲栅结构之间且在所述第二有源鳍中形成第二凹槽区域；
去除所述基板的所述第二区域中的所述第二牺牲间隔物以及所述基板的所述第一区域中的所述第四绝缘层；
在所述第二凹槽区域中形成第二嵌入源/漏区；
在形成所述第二嵌入源/漏区之后在所述基板上形成蚀刻停止层；
在所述蚀刻停止层上形成层间电介质层；
平坦化所述层间电介质层以暴露所述第一牺牲栅结构和第二牺牲栅结构的上表面；
去除所述第一牺牲栅结构和所述第二牺牲栅结构以分别形成第三凹槽区域和第四凹槽区域；以及
分别在所述第三凹槽区域和所述第四凹槽区域中形成第一栅结构和第二栅结构。
23.根据权利要求22所述的方法，其中所述第一牺牲栅结构的侧壁上的所述第一间隔物的第一厚度与所述第三绝缘层的第二厚度之和等于所述第二牺牲栅结构的侧壁上的所述第二间隔物的第三厚度与所述第三间隔物的第四厚度之和。
24.根据权利要求23所述的方法，其中所述第一间隔物具有相对于所述基板的上表面的平行部分和垂直部分，所述平行部分的在所述平行部分延伸的方向上的长度等于或大于所述第一厚度与所述第二厚度之和。
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