TWI678808B - 具有多重閘極結構的半導體元件 - Google Patents

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Yoon Hae Kim
李珍旭
Jin Wook Lee
鄭鍾基
Jong Ki Jung
姜明一
Myung Il Kang
梁光容
Kwang Yong Yang
李寬欽
Kwan Heum Lee
李炳讚
Byeong Chan Lee
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Abstract

本揭露提供具有多個閘極結構的半導體元件。一種半導體元件，其包含：具有第一區域及第二區域的基板；第一區域中的多個第一閘極結構，第一閘極結構彼此隔開第一距離；第二區域中的多個第二閘極結構，第二閘極結構彼此隔開第二距離；第一閘極結構的側壁上的第一間隙壁；第一間隙壁上的介電層；第二閘極結構的側壁上的第二間隙壁；以及第二間隙壁上的第三間隙壁。

Description

具有多重閘極結構的半導體元件 [相關申請案的交叉參考]
此專利申請案主張於2015年5月21日在韓國智慧財產局申請的韓國專利申請案第10-2015-0071011號的優先權，所述韓國專利申請案的內容以全文引用方式併入本文中。
本發明概念的實例實施例是有關於包含多個閘極結構的半導體元件及其製造方法。
回應於對較小、較低功率電子元件的需求，半導體元件變得更加高度整合。已開發出具有三維通道結構的鰭式場效電晶體(FinFET)，其可減少可隨著元件整合的程度愈來愈高而出現的短通道效應。另外，對用於增加電荷載子遷移率的技術的研究當前在發展中。
本發明概念的實例實施例提供包含多個閘極結構的半導 體元件及其製造方法。
在本發明概念的實例實施例中，一種半導體元件包含：具有第一區域及第二區域的基板；第一區域中的多個第一閘極結構，多個第一閘極結構彼此隔開第一距離；第二區域中的多個第二閘極結構，多個第二閘極結構彼此隔開第二距離；各別第一閘極結構的側壁上的多個第一間隙壁；各別第一間隙壁的外部側壁上的介電層；各別第二閘極結構的側壁上的多個第二間隙壁；以及各別第二間隙壁的外部側壁上的多個第三間隙壁。多個第一間隙壁中的第一者的第一厚度與多個第一閘極結構中的第一者的側壁上的介電層的第二厚度的總和可實質上等於多個第二間隙壁中的第一者的第三厚度與多個第二閘極結構中的第一者的側壁上的多個第三間隙壁中的第一者的第四厚度的總和。
在一些實例實施例中，多個第一間隙壁中的第一者的第一厚度可實質上等於多個第二間隙壁中的第一者的第三厚度，且介電層的第二厚度可實質上等於多個第三間隙壁中的第一者的第四厚度。
在一些實例實施例中，第一距離可實質上等於第二距離，且在第一閘極結構的鄰近對的面對側壁上的介電層的部分之間的第一間隙可實質上等於介於第二閘極結構的鄰近對的面對側壁上的第三間隙壁之間的第二間隙。
在一些實例實施例中，半導體元件可進一步包含介電層及第三間隙壁的側壁上的蝕刻終止層。在第一閘極結構的鄰近對的面對側壁上的蝕刻終止層的部分之間的第三間隙可實質上等於在第二閘極結構的鄰近對的面對側壁上的蝕刻終止層的部分之間 的第四間隙。
在一些實例實施例中，半導體元件可進一步包含在第一區域中在第一方向上延伸以在多個第一閘極結構下交叉越過的至少一第一主動鰭片。第一間隙壁可具有L形截面。
在一些實例實施例中，多個第一間隙壁中的第一者可具有相對於基板的上表面的平行部分及垂直部分。平行部分在第一方向上的長度可實質上等於第一厚度與第二厚度的總和。
在一些實例實施例中，第一間隙壁中的第一者的平行部分的長度可大於第一厚度與第二厚度的總和。
在一些實例實施例中，半導體元件可進一步包含第一閘極結構的對置側上的多個第一嵌入式源極/汲極區域。介電層可覆蓋第一嵌入式源極/汲極區域的上表面。
在一些實例實施例中，第一嵌入式源極/汲極區域可包含N型雜質。
在一些實例實施例中，第一嵌入式源極/汲極區域的上部部分可包括未摻雜矽。
在一些實例實施例中，半導體元件可進一步包含在第二區域中在第一方向上延伸以在多個第二閘極結構下交叉越過的至少一第二主動鰭片。第二間隙壁可具有L形截面。
在一些實例實施例中，多個第二間隙壁中的第一者可具有相對於基板的上表面的平行部分及垂直部分。平行部分在第一方向上的長度可大於第三厚度與第四厚度的總和。
在一些實例實施例中，第三間隙壁可具有L形截面。
在一些實例實施例中，第一間隙壁可包含與第二間隙壁 實質上相同的材料。
在一些實例實施例中，介電層可包含與第三間隙壁實質上相同的材料。
在一些實例實施例中，半導體元件可進一步包含第二閘極結構的對置側上的多個第二嵌入式源極/汲極區域。第二嵌入式源極/汲極區域可包括摻雜P型雜質的矽鍺(SiGe)。
在一些實例實施例中，第二嵌入式源極/汲極區域可包含具有彼此不同的鍺(Ge)濃度的多個區域。
在本發明概念的另一實例實施例中，一種半導體元件包含：具有第一區域及第二區域的基板；第一區域中的多個第一閘極結構，多個第一閘極結構彼此隔開第一距離；各別第一閘極結構的側壁上的多個第一間隙壁；第一閘極結構的對置側上的多個第一嵌入式源極/汲極區域；在第一間隙壁的外部側壁上且在第一嵌入式源極/汲極區域的上表面上的介電層；第二區域中的多個第二閘極結構，多個第二閘極結構彼此隔開第二距離；各別第二閘極結構的側壁上的多個第二間隙壁；第二間隙壁的外部側壁上的多個第三間隙壁；以及第二閘極結構的對置側上的多個第二嵌入式源極/汲極區域。第一間隙壁中的一者的第一厚度可實質上等於第二間隙壁中的一者的厚度，且介電層的第二厚度可實質上等於第三間隙壁中的一者的厚度。
在一些實例實施例中，第一距離可實質上等於第二距離，且在第一閘極結構的鄰近對的面對側壁上的介電層的部分之間的第一間隙可實質上等於介於第二閘極結構的鄰近對的面對側壁上的第三間隙壁之間的第二間隙。
在一些實例實施例中，第一間隙壁至第三間隙壁可各自具有L形截面。
在本發明概念的又一實例實施例中，一種半導體元件包含：具有第一區域及第二區域的基板，第一區域包含多個第一主動鰭片且第二區域包含多個第二主動鰭片；交叉越過第一區域中的第一主動鰭片的多個第一閘極結構，第一閘極結構彼此隔開第一距離；第一閘極結構的對置側上的多個第一嵌入式源極/汲極區域；各別第一閘極結構的側壁上的具有L形截面的多個第一間隙壁；在第一間隙壁的外部側壁上且在第一嵌入式源極/汲極區域的上表面上的介電層；交叉越過第二區域中的第二主動鰭片的多個第二閘極結構，第二閘極結構彼此隔開第二距離；第二閘極結構的對置側上的多個第二嵌入式源極/汲極區域；各別第二閘極結構的側壁上的具有L形截面的多個第二間隙壁；以及第二間隙壁的外部側壁上的具有L形截面的多個第三間隙壁。
在一些實例實施例中，在多個第一閘極結構中的第一者上的多個第一間隙壁中的第一者的第一厚度與多個第一閘極結構中的第一者的側壁上的介電層的第二厚度的總和可實質上等於在多個第二閘極結構中的第一者上的多個第二間隙壁中的第一者的第三厚度與在多個第二間隙壁中的第一者的側壁上的多個第三間隙壁中的第一者的第四厚度的總和。
在一些實例實施例中，第一距離可實質上等於第二距離。在第一閘極結構的鄰近對的面對側壁上的介電層的部分之間的第一間隙可實質上等於介於第二閘極結構的鄰近對的面對側壁上的第三間隙壁之間的第二間隙。
在本發明概念的再一實例實施例中，一種製造半導體元件的方法包含：在基板的第一區域中形成多個第一主動鰭片及多個第一犧牲閘極結構；在基板的第二區域中形成多個第二主動鰭片及多個第二犧牲閘極結構；在各別第一犧牲閘極結構的側壁上形成第一初步間隙壁，第一初步間隙壁包含第一間隙壁及第一犧牲間隙壁；使用第一初步間隙壁作為蝕刻遮罩來蝕刻第一主動鰭片的上部部分以在第一犧牲閘極結構的對置側處形成第一凹陷區域；移除第一犧牲間隙壁；在第一凹陷區域中磊晶生長第一嵌入式源極/汲極區域；在各別第二犧牲閘極結構的側壁上形成第二初步間隙壁，第二初步間隙壁包含第二間隙壁、第三間隙壁以及第二犧牲間隙壁；使用第二初步間隙壁作為蝕刻遮罩來蝕刻第二主動鰭片的上部部分以在第二犧牲閘極結構的對置側處形成第二凹陷區域；移除第二犧牲間隙壁；以及在第二凹陷區域中磊晶生長第二嵌入式源極/汲極區域。
在一些實例實施例中，形成第一初步間隙壁可包含：在第一犧牲閘極結構上以及在第二犧牲閘極結構上形成第一絕緣層；在第一絕緣層上形成第二絕緣層，第二絕緣層具有相對於第一絕緣層的蝕刻選擇率；對第二絕緣層執行回蝕製程以形成第一犧牲間隙壁；以及對第一絕緣層執行回蝕製程以形成第一間隙壁。
在一些實例實施例中，第一間隙壁可具有L形截面。
在一些實例實施例中，移除第一犧牲間隙壁可藉由使用選自經稀釋HF溶液及緩衝氧化物蝕刻劑(buffered oxide etchant；BOE)溶液中的至少一種溶液的濕式蝕刻製程來執行。
在一些實例實施例中，移除第一犧牲間隙壁可藉由使用 選自NH3及NF3的至少一種氣體的乾式蝕刻製程來執行。
在一些實例實施例中，第二絕緣層是在第一犧牲間隙壁的移除期間在第二區域中移除，且第二區域的第一絕緣層在第一犧牲間隙壁的移除期間可不移除。
在一些實例實施例中，形成第二初步間隙壁可包含：在基板上形成第三絕緣層；在第三絕緣層上形成第四絕緣層，第四絕緣層具有相對於第三絕緣層的蝕刻選擇率；對第二區域中的第四絕緣層執行回蝕製程以形成第二犧牲間隙壁；以及對第二區域中的第三絕緣層及第一絕緣層執行回蝕製程以分別形成第三間隙壁及第二間隙壁。
在一些實例實施例中，第二間隙壁及第三間隙壁可具有L形截面。
在一些實例實施例中，移除第二犧牲間隙壁可藉由使用選自經稀釋HF溶液及緩衝氧化物蝕刻劑(BOE)溶液中的至少一種溶液的濕式蝕刻製程來執行。
在一些實例實施例中，移除第二犧牲間隙壁可藉由使用選自NH3及NF3的至少一種氣體的乾式蝕刻製程來執行。
在一些實例實施例中，第一區域中的第四絕緣層可在第二犧牲間隙壁的移除期間移除，且第一區域中的第三絕緣層在第二犧牲間隙壁的移除期間可不移除。
在一些實例實施例中，方法可進一步包含：在形成第二嵌入式源極/汲極區域之後在基板上形成蝕刻終止層；在蝕刻終止層上形成層間介電層；平坦化層間介電層以暴露第一犧牲閘極結構及第二犧牲閘極結構的上表面；移除第一犧牲閘極結構及第二 犧牲閘極結構以分別形成第三凹陷區域及第四凹陷區域；以及分別在第三凹陷區域及第四凹陷區域中形成第一閘極結構及第二閘極結構。
在本發明概念的再一實例實施例中，一種半導體元件包含：具有在第一方向上以及在垂直於第一方向的第二方向上延伸的上表面的基板；在基板的第一區域中在第一方向上延伸的第一主動鰭片；基板的第一區域中交叉越過第一主動鰭片的第一閘極結構；在第一閘極結構的第一側上的第一嵌入式源極/汲極區域；具有直接在第一閘極結構的各別對置側壁上的各別內部側壁的一對第一間隙壁，第一間隙壁中的每一者包含在第一方向上延伸的第一部分及在垂直於第一方向及第二方向兩者的第三方向上延伸的第二部分；直接在各別第一間隙壁的外部側壁上的包括不同於第一間隙壁的材料的材料的介電層；在基板的第二區域中在第一方向上延伸的第二主動鰭片；基板的第二區域中交叉越過第二主動鰭片的第二閘極結構；在第二閘極結構的第一側上的第二嵌入式源極/汲極區域；具有直接在第二閘極結構的各別對置側壁上的各別內部側壁的一對第二間隙壁，第二間隙壁中的每一者包含在第一方向上延伸的第一部分及在第三方向上延伸的第二部分；以及直接在各別第二間隙壁的外部側壁上的包括不同於第二間隙壁的材料的材料的一對第三間隙壁。介電層跨越第一嵌入式源極/汲極區域的上表面而延伸，而第三間隙壁並不跨越第二嵌入式源極/汲極區域的上表面而延伸。
在一些實例實施例中，第一間隙壁中的每一者具有第一厚度，介電層具有第二厚度，第二間隙壁中的每一者具有第三厚 度且第三間隙壁中的每一者具有第四厚度，且第一厚度與第二厚度的總和可實質上等於第三厚度與第四厚度的總和。
在一些實例實施例中，第一厚度可實質上等於第三厚度且第二厚度可實質上等於第四厚度。
在一些實例實施例中，半導體元件可進一步包含蝕刻終止層。蝕刻終止層可直接接觸第二嵌入式源極/汲極區域的上表面且可直接接觸介電層在第一嵌入式源極/汲極區域的上表面上的部分。
在一些實例實施例中，第一嵌入式源極/汲極區域可具有高於第一主動鰭片的上表面的上表面，且第二嵌入式源極/汲極區域可與第二主動鰭片的上表面共平面。
在一些實例實施例中，第三間隙壁可各自具有在第一方向上延伸的第一部分及在第三方向上延伸的第二部分。
100‧‧‧半導體元件
100A‧‧‧第一電晶體
100B‧‧‧第二電晶體
101‧‧‧基板
105‧‧‧第一主動鰭片
110、110'‧‧‧第一嵌入式源極/汲極區域
132‧‧‧第一犧牲閘極介電層
135‧‧‧第一犧牲閘極
136‧‧‧第一閘極遮罩圖案
140‧‧‧第一閘極結構
142‧‧‧第一閘極介電層
145‧‧‧第一下部閘極介電層
147‧‧‧第一上部閘極介電層
150‧‧‧第一絕緣層
150a、150a'‧‧‧第一間隙壁
152、252‧‧‧第二絕緣層
152a‧‧‧第一犧牲間隙壁
154、254‧‧‧第三絕緣層
154a‧‧‧介電層
156、256‧‧‧第四絕緣層
158‧‧‧第一蝕刻終止層
162‧‧‧第一層間絕緣層
173、273‧‧‧遮罩圖案
205‧‧‧第二主動鰭片
210、210'‧‧‧第二嵌入式源極/汲極區域
232‧‧‧第二犧牲閘極介電層
235‧‧‧第二犧牲閘極
236‧‧‧第二閘極遮罩圖案
240‧‧‧第二閘極結構
242‧‧‧第二閘極介電層
245‧‧‧第二下部閘電極
247‧‧‧第二上部閘電極
250‧‧‧第一絕緣層
250a、250a'‧‧‧第二間隙壁
254a‧‧‧第三間隙壁
256a‧‧‧第二犧牲間隙壁
258‧‧‧第二蝕刻終止層
262‧‧‧第二層間絕緣層
1000‧‧‧儲存裝置
1010、3100‧‧‧控制器
1020-1、1020-2、1020-3、2040、3300‧‧‧記憶體
2000‧‧‧電子裝置
2010‧‧‧通信單元
2020‧‧‧輸入單元
2030‧‧‧輸出單元
2050‧‧‧處理器
3000‧‧‧系統
3100‧‧‧控制器
3200‧‧‧輸入/輸出元件
3400‧‧‧介面
3500‧‧‧匯流排
BL‧‧‧位元線
I‧‧‧第一區域
II‧‧‧第二區域
IN‧‧‧輸入信號
M‧‧‧區域/輸入信號
N‧‧‧區域/輸入信號
N1‧‧‧NMOS電晶體
P1‧‧‧PMOS電晶體
Q‧‧‧輸出信號
R1‧‧‧第一凹陷區域
R2‧‧‧第二凹陷區域
S1‧‧‧第一間隙
S1'、S2'‧‧‧第一介電間隙、第二介電間隙
S2‧‧‧第二間隙
SG1‧‧‧第一距離
SG2‧‧‧第二距離
TN1‧‧‧第一下拉電晶體
TN2‧‧‧第二下拉電晶體
TN3‧‧‧第一傳送電晶體
TN4‧‧‧第二傳送電晶體
TP1‧‧‧第一上拉電晶體
TP2‧‧‧第二上拉電晶體
Vdd‧‧‧驅動電壓/電力供應節點
Vss‧‧‧接地電壓/接地節點
WL‧‧‧字線
X1‧‧‧第一厚度
X2‧‧‧第二厚度
X3‧‧‧第三厚度
X4‧‧‧第四厚度
Xa‧‧‧第一長度
Xb‧‧‧第二長度
Xc‧‧‧第三長度
Xd‧‧‧第四長度
/BL‧‧‧位元線桿
本發明概念的以上態樣及特徵將藉由參看隨附圖式詳細地描述其實例實施例而變得更顯而易見，其中：
圖1為說明根據發明概念的實例實施例的半導體元件的第一區域及第二區域的平面圖。
圖2為沿著圖1的線A-A'及B-B'截取的截面圖。
圖3至圖13為說明製造圖1及圖2的半導體元件的方法的透視圖及截面圖。
圖14及圖15為說明根據本發明概念的其他實例實施例的半導體元件的截面圖。
圖16為說明包含根據發明概念的實例實施例的半導體元件的反相器的電路圖。
圖17為說明包含根據發明概念的實例實施例的半導體元件的反及(NAND)閘單元的電路圖。
圖18為說明根據發明概念的實例實施例的靜態隨機存取記憶體(Static Random Access Memory；SRAM)單位的電路圖。
圖19為說明包含根據發明概念的實例實施例的半導體元件的儲存元件的方塊圖。
圖20為說明包含根據發明概念的實例實施例的半導體元件的電子元件的方塊圖。
圖21為說明包含根據發明概念的實例實施例的半導體元件的系統的方塊圖。
下文中參看隨附圖式將更全面地描述本發明概念的實例實施例。然而，應瞭解，本發明概念可以許多不同形式體現且不應解釋為限於本文所闡述的實例實施例。
應理解，當將部件稱作「在另一部件上」、「連接至」或「耦接至」另一部件時，部件可直接在另一部件上、連接至或耦接至另一部件，或可存在介入部件。相比之下，當部件被稱作「接觸」另一部件或「直接在另一部件上」、「直接連接至」或「直接耦接至」另一部件時，不存在介入部件。用以描述部件或層之間的關係的其他詞語應以相似方式解釋(例如，「在……之間」對「直接在……之間」、「鄰近」對「直接鄰近」、「在……下」對「直接 在……下」等)。
將理解，儘管術語「第一」、「第二」等可用於本文中以描述各種部件、組件、區域及/或層，但此等部件、組件、區域及/或層不受此等術語限制。除非上下文另外指示，此等術語僅用以區分一個部件、組件、區域或層與另一部件、組件、區域或層。因此，在不脫離實例實施例的教示的情況下，下文所論述的第一部件、組件、區域或層可被稱為第二部件、組件、區域或層。
在附圖中，出於清晰的目的，可能誇示層及區域的尺寸。貫穿圖以及說明書，類似參考數字指代類似部件。
例如「在...下方」、「在之下」、「下部」、「在...上方」、「上部」及類似者的空間相對術語在本文中可用以描述一個部件或特徵與另一部件或特徵的關係，如圖式中所說明。應理解，空間相對術語意欲涵蓋元件在使用或操作中除圖中所描繪的定向以外的不同定向。舉例而言，若圖中的元件翻轉，則描述為「在其他部件或特徵下方」或「在其他部件或特徵下」的部件將定向「在其他部件或特徵上方」。因此，實例術語「在……下方」可涵蓋在……上方以及在……下方的定向兩者。元件可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞相應地進行解釋。
本文所使用的術語僅出於描述特定實施例的目的且不意欲為限制性的。如本文中所使用，單數形式「一」、以及「所述」意欲亦包含複數形式，除非上下文另有清晰指示。將進一步理解，術語「包括」、「包含」及其衍生詞在用於本說明書中時指定所陳述特徵、步驟、操作、部件及/或組件的存在，但不排除一或多個 其他特徵、步驟、操作、部件、組件及/或其群組的存在或添加。
如本文中所用，術語「及/或」包含相關所列項目中的一或多者的任一者及所有組合。除非另外定義，否則本文中所用的所有技術及科學術語均具有如一般熟習此項技術者通常所理解的相同含義。
本文中參看截面圖及平面圖描述實例實施例。實例視圖的輪廓可根據(例如)製造技術及/或公差進行修改。因此，實例實施例不應解釋為限於本文中所說明的區域的特定形狀，但包含由於(例如)製造造成的形狀偏差。舉例而言，說明為矩形的區域由於製造技術及/或公差而可在其邊緣具有圓形或彎曲特徵。因此，圖式中所示的區域是以示意圖形式說明，且區域的精確形狀說明實例形狀，但不欲為限制性的。
除非上下文另外指示，諸如「相同」、「相等」、「平面的」或「共平面」的術語在本文中用於指代定向、佈局、位置、形狀、大小、量或其他度量值，其未必意謂完全相同的定向、佈局、位置、形狀、大小、量或其他度量值，但意欲涵蓋在由於(例如)製造製程可能出現的可接受變化內的幾乎相同的定向、佈局、位置、形狀、大小、量或其他度量值。術語「實質上」在本文中可用以反映此含義。
儘管可能不展示一些截面圖的對應平面圖及/或透視圖，但本文中所說明的元件結構的截面圖提供對於沿著兩個不同方向(如將在平面圖中所說明)及/或在三個不同方向上(如將在透視圖中所說明)延伸的多個元件結構的支援。兩個不同方向可或可不彼此正交。三個不同方向可包含可正交於兩個不同方向的第三方 向。多個元件結構可整合於同一電子元件中。舉例而言，當以截面圖說明元件結構(例如，記憶體單元結構或電晶體結構)時，電子元件可包含多個元件結構(例如，記憶體單元結構或電晶體結構)，如將藉由電子元件的平面圖所說明。多個元件結構可配置成陣列及/或二維圖案。
下文中，將參看隨附圖式詳細地描述本發明概念的實例實施例。
圖1為說明根據發明概念的實例實施例的半導體元件100的第一區域I及第二區域II的平面圖。圖2為分別沿著圖1的線A-A'及B-B'截取的一對截面圖。為簡化圖式，在圖1中省略一些部件，諸如圖2中所示的第一間隙壁150a、第二間隙壁250a及第三間隙壁254a以及第一層間絕緣層162。
參看圖1及圖2，半導體元件100可包含具有第一區域I及第二區域II的基板101、形成於第一區域I中的多個第一電晶體100A以及形成於第二區域II中的多個第二電晶體100B。
第一區域I可包含多個第一主動鰭片105、多個第一閘極結構140、多個第一間隙壁150a、介電層154a以及多個第一嵌入式源極/汲極區域110。第二區域II可包含多個第二主動鰭片205、多個第二閘極結構240、多個第二間隙壁250a、多個第三間隙壁254a以及多個第二嵌入式源極/汲極區域210。半導體元件100可進一步包含第一蝕刻終止層158、第二蝕刻終止層258、第一層間絕緣層162以及第二層間絕緣層262。
多個N型鰭式場效電晶體(fin field effect transistor；FinFET)可形成於第一區域I中。多個P型鰭式場效電晶體 (FinFET)可形成於第二區域II中。在一些實例實施例中，第一電晶體100A可為N型鰭式FET且第二電晶體100B可為P型鰭式FET。
基板101可具有在X方向及Y方向上延伸的上表面。基板101可包含半導體材料，諸如IV族半導體、IV族化合物半導體、III-V族化合物半導體或II-VI族化合物半導體。在一些實例實施例中，基板101可為矽基板、鍺基板或矽鍺基板。在一些實例實施例中，基板101可為絕緣體上矽(silicon-on-insulator；SOI)基板或絕緣體上鍺(germanium-on-insulator；GeOI)基板。
第一主動鰭片105及第二主動鰭片205可形成於基板101上且可在第一方向(例如，Y方向)上延伸。第一主動鰭片105及第二主動鰭片205可自基板101向上突出。在一些實例實施例中，第一主動鰭片105及第二主動鰭片205可藉由使用(例如)乾式蝕刻製程蝕刻基板101或使基板凹進而形成。在其他實例實施例中，第一主動鰭片105及第二主動鰭片205可包括自基板101生長的磊晶層。舉例而言，第一主動鰭片105可包括包含P型雜質的矽層，且第二主動鰭片205可包括包含N型雜質的矽層。第一主動鰭片105及第二主動鰭片205可在同一方向上延伸。然而，實例實施例不限於此。
元件隔離區域可分別安置在第一主動鰭片105中的每一者之間以及第二主動鰭片205中的每一者之間。元件隔離區域可藉由淺溝槽隔離(shallow trench isolation；STI)製程形成。元件隔離區域可由絕緣材料(例如，氧化矽、氮化矽、低介電常數介電材料或其混合物)形成。低介電常數介電材料可包含硼磷矽玻 璃(boro-phospho-silicate glass；BPSG)、東燃矽氮烷(tonen silazene；TOSZ)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)、旋塗式玻璃(spin on glass；SOG)、可流動氧化物(flowable oxide；FOX)、四乙氧基矽烷(tetra-ethyl-ortho-silicate；TEOS)或高密度電漿化學氣相沈積(high density plasma chemical vapor deposition；HDP-CVD)氧化物。
第一閘極結構140及第二閘極結構240可分別形成於第一主動鰭片105及第二主動鰭片205上。第一閘極結構140可交叉越過第一主動鰭片105且可在第二方向(例如，X方向)上延伸。第二閘極結構240可交叉越過第二主動鰭片205且亦可在第二方向上延伸。第一閘極結構140及第二閘極結構240可分別包圍第一主動鰭片105及第二主動鰭片205的上表面及側壁。第一通道區域及第二通道區域可在第一閘極結構140及第二閘極結構240交叉越過各別第一主動鰭片105及第二主動鰭片205所在的位置形成於第一主動鰭片105及第二主動鰭片205的上部部分及側壁中。第一閘極結構140可彼此隔開第一距離SG1且第二閘極結構240可彼此隔開第二距離SG2。第一距離SG1可與第二距離SG2實質上相同。如本文中所使用，術語「實質上相同」意謂小於10%的偏差。在本文中，若A值經記載為實質上相同於B值，則A值自B值的偏差小於A值的10%。
在一些實例實施例中，第一閘極結構140及第二閘極結構240可或可能並不彼此平行地延伸。
第一閘極結構140中的每一者可包含第一閘極介電層142、第一下部閘極電極145以及第一上部閘極電極147。第一閘 極介電層142可安置於第一主動鰭片105與第一下部閘極電極145之間。第一閘極介電層142亦可包含沿著第一間隙壁150a的側壁向上延伸的部分。第一上部閘極電極147可形成於各別第一下部閘極電極145上。
第二閘極結構240中的每一者可包含第二閘極介電層242、第二下部閘極電極245以及第二上部閘極電極247。第二閘極介電層242可安置於第二主動鰭片205與第二下部閘極電極245之間。第二閘極介電層242的一些部分可沿著第二間隙壁250a的側壁向上延伸。第二上部閘極電極247可形成於各別第二下部閘極電極245上。
第一閘極介電層142及第二閘極介電層242可包含氧化矽、氮化矽或高介電常數介電材料。高介電常數介電材料可具有高於二氧化矽(SiO2)層的介電常數的介電常數。舉例而言，高介電常數介電材料可包含氧化鋁(Al2O3)、氧化鉭(Ta2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、氧化鋯(ZrO2)、氧化鋯矽(ZrSixOy)、氧化鉿(HfO2)、氧化鉿矽(HfSixOy)、氧化鑭(La2O3)、氧化鑭鋁(LaAlxOy)、氧化鑭鉿(LaHfxOy)、氧化鉿鋁(HfAlxOy)及/或氧化鐠(Pr2O3)。
第一下部閘極電極145及第二下部閘極電極245可包含(例如)氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鈦鋁(TiAlN)、鈦鋁(TiAl)、碳化鉭(TaC)及/或碳化鈦(TiC)。第一上部閘極電極147及第二上部閘極電極247可包含(例如)鋁(Al)、鎢(W)、鉬(Mo)及/或其他金屬。在一些實例實施例中，第一上部閘極電極147及第二上部閘極電極247可包含一或多種 半導體材料，諸如經摻雜多晶矽。
第一間隙壁150a可安置於第一閘極電極140中的每一者的對置側上。第一間隙壁150a可沿著第一閘極電極140的各別側壁且在第一主動鰭片105的上表面上延伸。第一間隙壁150a可具有L形截面。介電層154a可沿著第一間隙壁150a的上表面(例如，在L形截面的下部部分的上表面上)且在第一間隙壁150a的側壁上形成。介電層154a亦可延伸至安置於第一閘極結構140的對置側上的第一嵌入式源極/汲極區域110的上表面上。介電層154a可保形地形成於第一間隙壁150a上及第一嵌入式源極/汲極區域110上以具有均勻厚度。沿著第一主動鰭片105的上表面形成的第一間隙壁150a的部分在Y方向上可具有第一長度Xa。第一長度Xa可實質上等於第一間隙壁150a中的在第一閘極結構140的側壁上的對應之第一間隙壁的第一厚度X1與在第一間隙壁150a的側壁上的介電層154a的第二厚度X2的總和，如圖2中的第一標註所示。
第二間隙壁250a可安置於第二閘極結構240中的每一者的對置側上。第二間隙壁250a可沿著第二閘極結構240的各別側壁且在第二主動鰭片205的上表面上延伸。第二間隙壁250a可具有L形截面。第三間隙壁254a可沿著各別第二間隙壁250a的上表面(例如，在L形截面的下部部分的上表面上)且在各別第二間隙壁250a的側壁上形成。第三間隙壁254a亦可具有L形截面。沿著第二主動鰭片205的上表面形成的第二間隙壁250a的部分在Y方向上可具有第三長度Xc。第三長度Xc可大於第二間隙壁250a中的在第二閘極結構240的側壁上的對應的第二間隙壁的第三厚 度X3與第三間隙壁254a中的在第二間隙壁250a的側壁上的對應的第三間隙壁的第四厚度X4的總和，如圖2中的第二標註中所示。
第一間隙壁150a中的一者的第一厚度X1與介電層154a的第二厚度X2的總和可實質上等於第二間隙壁250a中的一者的第三厚度X3與第三間隙壁254a中的一者的第四厚度X4的總和。本文中，第一間隙壁150a、介電層154a、第二間隙壁250a及第三間隙壁254a的厚度指平行於基板101的上表面且垂直於對應的第一閘極結構140或第二閘極結構240延伸方向的方向(亦即，圖1及圖2中的Y方向)上的厚度。在一些實例實施例中，第一間隙壁150a中的每一者的第一厚度X1可實質上等於第二間隙壁250a中的每一者的第三厚度X3，且介電層154a的第二厚度X2可實質上等於第三間隙壁254a中的每一者的第四厚度X4。
在一些實例實施例中，鄰近第一閘極結構140之間的第一距離SG1可實質上等於鄰近第二閘極結構240之間的第二距離SG2。在一些實例實施例中，介電層154a的在相鄰的第一閘極結構140的側壁上面向彼此的部分之間的第一介電間隙S1'可實質上等於在相鄰的第二閘極結構240的側壁上面向彼此的第三間隙壁254a之間的第二介電間隙S2'。
第一間隙壁150a、介電層154a、第二間隙壁250a以及第三間隙壁254a可包含氧化矽、氮化矽及/或氮氧化矽。第一間隙壁150a可由與第二間隙壁250a實質上相同的材料形成。介電層154a可由與第三間隙壁254a實質上相同的材料形成。第一間隙壁150a可由具有不同於介電層154a或第三間隙壁254a的介電常數的不同材料形成。第二間隙壁250a可由具有不同於介電層154a或第 三間隙壁254a的介電常數的不同材料形成。在一些實例實施例中，第一間隙壁150a具有小於介電層154a的介電常數的介電常數且第二間隙壁250a可具有小於第三間隙壁254a的介電常數的介電常數。在一些實例實施例中，第一間隙壁150a及第二間隙壁250a可包含氧化矽且介電層154a及第三間隙壁254a可包含氮化矽。在一些實例實施例中，第一間隙壁150a及第二間隙壁250a可包含具有較低氮濃度的氮氧化矽。介電層154a及第三間隙壁254a可包含具有比第一間隙壁150a及第二間隙壁250a相對高的氮濃度的氮氧化矽。
第一嵌入式源極/汲極區域110可形成於安置於第一閘極結構140的對置側處的第一主動鰭片105上。第一嵌入式源極/汲極區域110可為第一電晶體100A的源極/汲極區域。在一些實例實施例中，第一主動鰭片105中的每一者可具有凹陷區域且第一嵌入式源極/汲極區域110可形成於各別凹陷區域中。在一些實例實施例中，第一嵌入式源極/汲極區域110中的每一者可具有在基板101的上表面上方高於第一主動鰭片105的上表面的提高的上表面。第一嵌入式源極/汲極區域110的一些可具有合併的結構，以使得所述區域在第一主動鰭片105上彼此連接。第一嵌入式源極/汲極區域110可藉由選擇性磊晶成長(selective epitaxial growth；SEG)製程形成。在一些實例實施例中，第一嵌入式源極/汲極區域110可包括高度摻雜有N型雜質的矽(Si)或碳化矽(SiC)。每一第一嵌入式源極/汲極區域110的最上部部分可包括未摻雜矽。
第二嵌入式源極/汲極區域210可形成於安置於第二閘極 結構240的對置側上的第二主動鰭片205上。第二嵌入式源極/汲極區域210可為第二電晶體100B的源極/汲極區域。第二嵌入式源極/汲極區域210的上表面可處於在基板101的上表面上方的高度，其與在基板101的上表面上方的第二閘極結構240的底表面的高度實質上相同。在其他實例實施例中，第二嵌入式源極/汲極區域210可具有升高結構，使得第二嵌入式源極/汲極區域210的上表面在基板101的上表面上方高於第二閘極結構240的底表面。第二嵌入式源極/汲極區域210的一些可具有合併結構，以使得所述區域在第二主動鰭片205上彼此連接。在一些實例實施例中，第二嵌入式源極/汲極區域210可藉由選擇性磊晶成長(SEG)製程形成。在一些實例實施例中，第二嵌入式源極/汲極區域210可包括高度摻雜P型雜質的矽鍺(SiGe)。包含矽鍺(SiGe)的第二嵌入式源極/汲極區域210可賦予壓縮應力於由矽(Si)形成的第二主動鰭片205上。由此，電洞的遷移率可在第二主動鰭片205的通道區域中增加。第二嵌入式源極/汲極區域210可包含具有彼此不同的鍺(Ge)濃度的若干區域。
具有均勻厚度的第一蝕刻終止層158可保形地形成於第一區域I中的介電層154a上。第二蝕刻終止層258可保形地形成於第二區域II中。第二蝕刻終止層258可在第三間隙壁254a及第二嵌入式源極/汲極區域210上具有實質上均勻的厚度。第一蝕刻終止層158及第二蝕刻終止層258可包含氮化矽、氮氧化矽或其混合物。第一蝕刻終止層158的厚度可實質上等於第二蝕刻終止層258的厚度。
在一些實例實施例中，第一閘極結構140之間的第一距 離SG1可實質上等於第二閘極結構240之間的第二距離SG2。第一蝕刻終止層158的在相鄰的第一閘極結構140的側壁上面向彼此的部分之間的第一間隙S1可實質上等於第二蝕刻終止層258的在相鄰的第二閘極結構240的側壁上面向彼此的部分之間的第二間隙S2。
第一層間絕緣層162及第二層間絕緣層262可形成於各別第一蝕刻終止層158及第二蝕刻終止層258上。第一層間絕緣層162及第二層間絕緣層262可包含硼磷矽玻璃(boro-phospho-silicate glass；BPSG)、東燃矽氮烷(tonen silazene；TOSZ)、未摻雜矽酸鹽玻璃(USG)、旋塗式玻璃(SOG)、可流動氧化物(FOX)、四乙氧基矽烷(TEOS)或高密度電漿化學氣相沈積(HDP-CVD)氧化物。
圖3至圖13為說明製造圖1及圖2的半導體元件100的方法的截面圖。圖3至圖13為沿著圖1的線A-A'及B-B'截取的截面圖。
參看圖3，基板101包含第一區域I及第二區域II。多個第一主動鰭片105形成於第一區域I中且多個第一犧牲閘極結構形成於第一主動鰭片105上。第一犧牲閘極結構可包含依序堆疊的第一犧牲閘極介電層132、第一犧牲閘極135以及第一閘極遮罩圖案136。第一犧牲閘極結構可彼此隔開第一距離SG1。多個第二主動鰭片205形成於第二區域II中且多個第二犧牲閘極結構形成於第二主動鰭片205上。第二犧牲閘極結構可包含依序堆疊的第二犧牲閘極介電層232、第二犧牲閘極235以及第二閘極遮罩圖案236。第二犧牲閘極結構可彼此隔開第二距離SG2。第一距離SG1 可實質上等於第二距離SG2。
第一主動鰭片105及第二主動鰭片205可藉由使用遮罩圖案作為蝕刻遮罩蝕刻基板101而分別形成於第一區域I及第二區域II中。多個溝槽可分別形成於第一主動鰭片105及第二主動鰭片205中。元件隔離區域可形成於所述溝槽中。第一主動鰭片105及第二主動鰭片205的上部部分可自元件隔離區域的上表面突出。
在一些實例實施例中，第一犧牲閘極介電層132及第二犧牲閘極介電層232可包含氧化矽且第一犧牲閘極135及第二犧牲閘極235可包含多晶矽。
參看圖4，第一絕緣層150及250可分別形成於第一主動鰭片105及第二主動鰭片205上。第二絕緣層152及252可分別形成於第一絕緣層150及250上。第二絕緣層152及252可具有相對於第一絕緣層150及250的蝕刻選擇率。在一些實例實施例中，第一絕緣層150及250可包含氮化矽或氮氧化矽且第二絕緣層152及252可包含氧化矽。第一絕緣層150、250及第二絕緣層152、252可藉由原子層沈積(atomic layer deposition；ALD)形成。
參看圖5，第一初步間隙壁可形成於第一犧牲閘極結構的對置側上。第一初步間隙壁可為各自包含第一間隙壁150a及第一犧牲間隙壁152a的雙層結構。
第一犧牲間隙壁152a可藉由在形成覆蓋第二區域的遮罩圖案273之後對第二絕緣層152執行回蝕製程而形成於第一絕緣層150上。遮罩圖案273可為光阻圖案。第一間隙壁150a可藉由 對第一絕緣層150執行回蝕製程而形成於每一第一犧牲閘極結構的對置側上。每一第一間隙壁150a可具有L形截面且可沿著第一主動鰭片105中的一者的上表面且沿著第一犧牲閘極結構中的一者的側壁形成。第一初步間隙壁可形成於第一犧牲閘極結構中的每一者的對置側上。第一間隙壁150a沿著第一主動鰭片105的上表面(亦即，在Y方向上)的長度可為第一犧牲間隙壁152a及第一絕緣層150在Y方向上的厚度的總和。
覆蓋第二區域II的遮罩圖案273可在第一初步間隙壁形成之後移除。形成於第二區域II中的第一絕緣層250及第二絕緣層252可在遮罩圖案273經移除之後保留。
參看圖6，第一凹陷區域R1可藉由使用異向性蝕刻製程移除安置於第一犧牲閘極結構的對置側上的第一主動鰭片105的上部部分而形成於第一區域I中。在一些實例實施例中，可執行額外等向性蝕刻製程以使第一凹陷區域R1在第一間隙壁150a下側向地延伸。
參看圖7，多個第一嵌入式源極/汲極區域110可形成於第一區域I中的第一犧牲閘極結構中的每一者的對置側上。
可首先在第一凹陷區域R1上執行預清洗製程。可使用濕式清洗製程及/或乾式清洗製程執行預清洗製程。濕式清洗製程可包含使用經稀釋氟化氫(hydro fluoride；HF)溶液或緩衝氧化物蝕刻劑(Buffered Oxide Etchant；BOE)的等向性蝕刻製程。乾式清洗製程可包含使用氨(NH3)氣及/或三氟化氮(NF3)氣體的乾式蝕刻製程，例如SiconiTM。第二絕緣層252及第一犧牲間隙壁152a可藉由預清洗製程來移除。第一犧牲間隙壁152a的移除可暴 露第一區域I中的第一間隙壁150a的側壁。第一絕緣層250可保留在第二區域II中的第二犧牲閘極結構上及第二主動鰭片205上。
第一嵌入式源極/汲極區域110可形成以使用選擇性磊晶成長(SEG)製程填充第一凹陷區域R1。形成於第二區域II上的第一絕緣層250可在選擇性磊晶成長(SEG)製程期間充當阻擋層。第一嵌入式源極/汲極區域110的上表面可處於在基板101的上表面上方高於第一主動鰭片105的上表面的位準處。然而，本發明概念的實施例不限於此。在一些實例實施例中，第一嵌入式源極/汲極區域110可包括矽(Si)。第一嵌入式源極/汲極區域110可在SEG製程期間原位摻雜有N型雜質，例如磷(P)。第一嵌入式源極/汲極區域110的上部部分可包括未摻雜矽(Si)。未摻雜矽可藉由在SEG製程的最後步驟期間停止供應N型雜質而形成。第一嵌入式源極/汲極區域110的一些可與至少鄰近的第一嵌入式源極/汲極區域110合併。在其他實例實施例中，第一嵌入式源極/汲極區域110可使用分子束磊晶法(molecular beam epitaxy；MBE)製程、化學氣相沈積(chemical vapor deposition；CVD)製程、減壓化學氣相沈積(reduced pressure chemical vapor deposition；RPCVD)製程或超高真空化學氣相沈積(ultra high vacuum chemical vapor deposition；UHV CVD)製程形成。
參看圖8，第三絕緣層154及254可分別地形成於基板101上以覆蓋第一間隙壁150a及第一絕緣層250。第四絕緣層156及256可分別形成於第三絕緣層154及254上。第四絕緣層156及256可具有相對於第三絕緣層154及254的蝕刻選擇率。舉例而言，第三絕緣層154及254可包含氮化矽且第四絕緣層156及 256可包含氧化矽。第三絕緣層154、254及第四絕緣層156、256可使用(例如)原子層沈積(ALD)製程形成。
參看圖9，第二初步間隙壁可形成於第二區域II中的第二犧牲閘極結構的對置側上。第二初步間隙壁可為各自包含第二間隙壁250a、第三間隙壁254a以及第二犧牲間隙壁256a的三層結構。
第二犧牲間隙壁256a可藉由在形成第一區域I中的遮罩圖案173之後對第四絕緣層256執行回蝕製程而形成於第三絕緣層254上。遮罩圖案173可為光阻圖案。第二間隙壁250a及第三間隙壁254a可藉由對第三絕緣層254及對第一絕緣層250執行回蝕製程而形成於每一第二犧牲閘極結構的對置側上。第二間隙壁250a可具有L形截面且可沿著第二主動鰭片205的各別上表面且沿著第二犧牲閘極結構的各別側壁延伸。第三間隙壁254a可具有L形截面且可沿著第二間隙壁250a的上表面及側壁延伸。包含第二間隙壁250a、第三間隙壁254a以及第二犧牲間隙壁256a的第二初步間隙壁可形成於每一第二犧牲閘極結構的對置側上。每一第二間隙壁250a在沿著第二主動鰭片205的上表面的Y方向上的長度可為第二間隙壁250a、第三間隙壁254a以及第二犧牲間隙壁256a的厚度的總和。換言之，沿著第二主動鰭片205的上表面形成的第二間隙壁250a的長度可藉由第一絕緣層250、第三絕緣層254以及第四絕緣層256的厚度的總和判定。
可移除覆蓋第一區域I的遮罩圖案173。形成於第一區域I中的第三絕緣層154及第四絕緣層156可在遮罩圖案173經移除之後保留。
參看圖10，第二凹陷區域R2可藉由使用異向性蝕刻製程移除第二犧牲閘極結構的對置側上的第二主動鰭片205的上部部分而形成於第二區域II中。在一些實例實施例中，可執行等向性蝕刻製程以使第二凹陷區域R2在第二間隙壁250a下側向地延伸。
參看圖11，多個第二嵌入式源極/汲極區域210可形成於第二區域II中的第二犧牲閘極結構的對置側上。
可對第二凹陷區域R2執行預清洗製程。可使用濕式清洗製程及/或乾式清洗製程執行預清洗製程。濕式清洗製程可包含使用經稀釋氟化氫(HF)溶液或緩衝氧化物蝕刻劑(BOE)的等向性蝕刻製程。乾式清洗製程可包含使用氨(NH3)氣及/或三氟化氮(NF3)氣體的乾式蝕刻製程，例如SiconiTM。第四絕緣層156及第二犧牲間隙壁256a可藉由預清洗製程移除。第二間隙壁250a及第三間隙壁254a可保留在第二區域II中的第二犧牲閘極結構的對置側上且第一間隙壁150a及第三絕緣層154可保留在第一犧牲閘極結構的對置側上。第三絕緣層154亦可覆蓋第一區域I中的第一嵌入式源極/汲極區域110的上表面。第三絕緣層154在經執行以在第二凹陷區域II中生長第二嵌入式源極/汲極區域210的選擇性磊晶成長(SEG)製程期間可充當可防止磊晶層在第一嵌入式源極/汲極區域110上生長的阻擋層。第一間隙壁150a可沿著第一主動鰭片105的上表面(亦即，在Y方向上)延伸第一長度Xa。第一長度Xa可實質上等於第一間隙壁150a中的一者的第一厚度X1與第三絕緣層154中的一者的第二厚度X2的總和。第二間隙壁250a可沿著第二主動鰭片205的上表面(亦即，在Y方向上) 延伸第三長度Xc。第三長度Xc可大於第二間隙壁250a中的一者的第三厚度X3與第三間隙壁254a中的一者的第四厚度X4的總和。
第一間隙壁150a中的一者的第一厚度X1與第三絕緣層154的第二厚度X2的總和可實質上等於第二間隙壁250a中的一者的第三厚度X3與第三間隙壁254a中的一者的第四厚度X4的總和。在一些實例實施例中，第一間隙壁150a的第一厚度X1可實質上等於第二間隙壁250a的第三厚度X3，且第三絕緣層154的第二厚度X2可實質上等於第三間隙壁254a的第四厚度X4。在一些實例實施例中，相鄰的第一犧牲閘極結構的面向彼此的側壁之間的第一距離SG1可實質上等於相鄰的第二犧牲閘極結構的面向彼此的側壁之間的第二距離SG2。第三絕緣層154的在相鄰的第一犧牲閘極結構的部分之間的第一介電間隙S1'可實質上等於在相鄰的第二犧牲閘極結構的側壁上的第三間隙壁254a之間的第二介電間隙S2'。
第二嵌入式源極/汲極區域210可使用選擇性磊晶成長(SEG)製程在第二凹陷區域R2中生長磊晶層而形成。第二嵌入式源極/汲極區域210的上表面可與第二主動鰭片205的上表面共平面。然而，本發明概念的實施例不限於此。舉例而言，在其他實例實施例中，第二嵌入式源極/汲極區域210的上表面可定位在第二主動鰭片205的上表面上方。
第二嵌入式源極/汲極區域210可包括矽鍺(SiGe)。第二嵌入式源極/汲極區域210可在SEG製程期間原位摻雜有P型雜質，例如硼(B)。藉由控制SEG製程期間的鍺(Ge)的注射含量， 第二嵌入式源極/汲極區域210的上部部分可具有高於第二嵌入式源極/汲極區域210的下部部分的鍺(Ge)濃度。第二嵌入式源極/汲極區域210的一些可與鄰近的第二嵌入式源極/汲極區域210合併。在其他實例實施例中，第二嵌入式源極/汲極區域210可使用分子束磊晶法(MBE)製程、化學氣相沈積(CVD)製程、減壓化學氣相沈積(RPCVD)製程或超高真空化學氣相沈積(UHV CVD)製程形成。
參看圖12，第一蝕刻終止層158及第二蝕刻終止層258可形成於各別第一區域I及第二區域II上以分別覆蓋介電層154a及第三間隙壁254a的上表面。第一層間絕緣層162及第二層間絕緣層262可形成於各別第一蝕刻終止層158及第二蝕刻終止層258上。
第一蝕刻終止層158可保形地形成於第三絕緣層154上且可具有均勻厚度。第二蝕刻終止層258可保形地形成於第三間隙壁254a、第二犧牲閘極結構以及第二嵌入式源極/汲極區域210的上表面上。第一蝕刻終止層158及第二蝕刻終止層258可包含氮化矽、氮氧化矽或其混合物。第一蝕刻終止層158的厚度可實質上等於第二蝕刻終止層258的厚度。第一蝕刻終止層158及第二蝕刻終止層258可使用(例如)原子層沈積(ALD)製程形成。
可對第一層間絕緣層162及第二層間絕緣層262以及第一蝕刻終止層158及第二蝕刻終止層258執行平坦化製程以暴露第一犧牲閘極結構及第二犧牲閘極結構的上表面。第一閘極遮罩圖案136及第二閘極遮罩圖案236的上部部分可在平坦化製程期間移除。在一些實例實施例中，第一閘極遮罩圖案136及第二閘 極遮罩圖案236可在平坦化製程期間完全移除。第三絕緣層154可經由平坦化製程部分地移除以形成介電層154a。
第一層間絕緣層162及第二層間絕緣層262可包含硼磷矽玻璃(BPSG)、東燃矽氮烷(TOSZ)、未摻雜矽酸鹽玻璃(USG)、旋塗式玻璃(SOG)、可流動氧化物(FOX)、四乙氧基矽烷(TEOS)或高密度電漿化學氣相沈積(HDP-CVD)氧化物。第一層間絕緣層162及第二層間絕緣層262可使用化學氣相沈積製程、電漿增強CVD(PE-CVD)、旋塗製程或原子層沈積(ALD)製程形成。
參看圖13，第一閘極遮罩圖案136及第二閘極遮罩圖案236、第一犧牲閘極135及第二犧牲閘極235以及第一犧牲閘極介電層132及第二犧牲閘極介電層232可經移除以形成暴露第一主動鰭片105及第二主動鰭片205的上表面的多個開口。所述開口可藉由使用乾式蝕刻製程及/或濕式蝕刻製程形成。
再次參看圖2，第一閘極介電層142及第二閘極介電層242可分別形成於藉由所述開口暴露的第一主動鰭片105及第二主動鰭片205上。第一下部閘極電極145及第二下部閘極電極245可分別形成於第一閘極介電層142及第二閘極介電層242上。第一上部閘極電極147及第二上部閘極電極247可分別形成於第一下部閘極電極145及第二下部閘極電極245上。各自包含第一閘極介電層142、第一下部閘極電極145以及第一上部閘極電極147的第一閘極結構140可在執行平坦化製程之後形成於第一區域I中。各自包含第二閘極介電層242、第二下部閘極電極245以及第二上部閘極電極247的第二閘極結構240亦可在執行平坦化製程之後形成於第二區域II中。在一些實例實施例中，第一下部閘極 電極145可包含不同於第二下部閘極電極245的導電材料。
圖14及圖15為說明根據本發明概念的另一實例實施例的半導體元件的截面圖。具體言之，圖14及圖15分別為說明經修改實施例的圖2的區域M及N的放大圖。
參看圖14，沿著第一主動鰭片105的上表面形成的第一間隙壁150a'的第二長度Xb可大於圖2中所示的第一間隙壁150a的第一長度Xa。第一間隙壁150a'的第二長度Xb可大於第一間隙壁150a'的第一厚度X1與在第一閘極結構140的側壁上的介電層154a的第二厚度X2的總和。此結果可在圖5中所示的第一犧牲間隙壁152a更厚地形成時出現。
圖14中所示的第一間隙壁150a'的結構可減小第一閘極結構140與自第一主動鰭片105的上表面突出的第一嵌入式源極/汲極區域110'之間的寄生電容。第一嵌入式源極/汲極區110'的一些部分可在第一間隙壁150a'下形成以便增加電流量。
參看圖15，沿著第二主動鰭片205的上表面形成的第二間隙壁250a'的第四長度Xd可大於圖2中所示的第二間隙壁250a的第三長度Xc。此結果可在圖9中所示的第二犧牲間隙壁256a更厚地形成時出現。在一些實例實施例中，第二嵌入式源極/汲極區域210'可自第二主動鰭片205的上表面突出。圖15中所示的第二間隙壁250a'的結構可減小第二閘極結構240與自第二主動鰭片205的上表面突出的第二嵌入式源極/汲極區域210'之間的寄生電容。第二嵌入式源極/汲極區域210'的一些部分可在第二間隙壁250a'下形成以便增加電流的量。
圖16為說明包含根據發明概念的實例實施例的半導體元 件的反相器電路的電路圖。圖16中所示的半導體元件可為互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor；CMOS)反相器。
參看圖16，CMOS反相器可包含PMOS電晶體P1及NMOS電晶體N1。PMOS電晶體P1及NMOS電晶體N1可串聯連接在驅動電壓Vdd與接地電壓Vss之間。輸入信號IN通常可輸入至PMOS電晶體P1及NMOS電晶體N1的閘極電極。輸出信號通常可自電晶體P1及NMOS電晶體N1的汲極輸出。驅動電壓Vdd可供應至PMOS電晶體P1的源極且接地電壓Vss可施加至NMOS電晶體N1的源極。CMOS反相器可輸出與輸入信號反相的輸出信號。具體言之，若輸入信號的位準為高，則CMOS反相器的輸出應為低，且若輸入信號的位準為抵，則CMOS反相器的輸出應為高。PMOS電晶體P1及NMOS電晶體N1可根據如上所述的本發明概念的實例實施例來製造。
圖17為說明包含根據發明概念的實例實施例的半導體元件的反及(NAND)閘單元的電路圖。
參看圖17，NAND閘單元可接收兩個輸入信號M及N且可輸出輸出信號Q。NAND閘單元可包含第一PMOS電晶體TP1、第二PMOS電晶體TP2、第一NMOS電晶體TN1以及第二NMOS電晶體TN2。當輸入信號M為「低」時，第一PMOS電晶體TP1可將邏輯「高」傳遞至輸出信號Q。當輸入信號M及N均為「高」時，第NMOS電晶體TN1及第二NMOS電晶體TN2可將邏輯值「低」傳遞至輸出信號Q。當輸入信號N為「低」時，第二PMOS電晶體TP2可將邏輯「高」傳遞至輸出信號Q。
圖17中所示的NAND閘單元可操作如下。當輸入信號M及N兩者具有邏輯值「高」時，第一PMOS電晶體TP1及第二PMOS電晶體TP2可斷開且第一NMOS電晶體TN1及第二NMOS電晶體TN2可接通。在此狀況下，輸出信號Q可為邏輯值「低」。當輸入信號M及N兩者為邏輯值「低」時，第一PMOS電晶體TP1及第二PMOS電晶體TP2可接通且第一NMOS電晶體TN1及第二NMOS電晶體TN2可斷開。在此狀況下，輸出信號Q可為邏輯值「高」。第一PMOS電晶體TP1及第二PMOS電晶體TP2以及第一NMOS電晶體TN1及第二NMOS電晶體TN2可根據如上所述的本發明概念的實例實施例形成。
圖18為說明根據發明概念的實例實施例的靜態隨機存取記憶體(SRAM)單位的電路圖。
參看圖18，SRAM單元可具有形成於電力供應節點Vdd與接地節點Vss之間的第一反相器及第二反相器。第一反相器可包含第一上拉電晶體TP1及第一下拉電晶體TN1。第二反相器可具有第二上拉電晶體TP2及第二下拉電晶體TN2。第一反相器的輸入節點可連接至第二傳送電晶體TN4的源極/汲極區域以及第二反相器的輸出節點。第二反相器的輸入節點可連接至第一傳送電晶體TN3的源極/汲極區域以及第一反相器的輸出節點。第一傳送電晶體TN3及第二傳送電晶體TN4的閘極電極可連接至字線WL。位元線BL可連接至第一傳送電晶體TN3的源極/汲極區域。位元線桿/BL可連接至第二傳送電晶體TN4的源極/汲極區域。第一上拉電晶體TP1及第二上拉電晶體TP2可為PMOS電晶體。第一下拉電晶體TN1及第二下拉電晶體TN2以及第一傳送電晶體 TN3及第二傳送電晶體TN4可為NMOS電晶體。第一上拉電晶體TP1及第二上拉電晶體TP2可根據發明概念的實例實施例形成。
圖19為包含根據發明概念的實例實施例的半導體元件的儲存元件的方塊圖。
參看圖19，根據本發明概念的實例實施例的儲存裝置1000可包含與主機以及儲存資料的記憶體1020-1、1020-2及1020-3通信的控制器1010。各別記憶體1020-1、1020-2及1020-3可包含上文參看圖1至圖15所描述的根據本發明概念的各種實施例的半導體元件。
主機可為(例如)儲存裝置1000安裝所在的電子元件。主機可為(例如)智慧型電話、數位攝影機、桌上型電腦、膝上型電腦、攜帶型媒體播放器或類似者。控制器1010可接收來自主機的將資料儲存於記憶體1020-1、1020-2及1020-3中的請求或擷取儲存於記憶體1020-1、1020-2及1020-3中的資料的請求，且可回應於請求而產生適當讀取或寫入命令。
如圖19中所說明，至少一或多個記憶體1020-1、1020-2及1020-3可連接至控制器1010。記憶體1020-1、1020-2及1020-3可並聯地連接至控制器1010以提供具有高容量的儲存裝置1000，諸如固態磁碟機。
圖20為包含根據發明概念的實例實施例的半導體元件的電子裝置2000的方塊圖。
參看圖20，電子裝置2000可包含通信單元2010、輸入單元2020、輸出單元2030、記憶體2040以及處理器2050。
通信單元2010可包含有線或無線通信模組、無線網際網 路模組、區域通信模組、全球定位系統(global positioning system；GPS)模組、行動通信模組及其類似物。包含於通信單元2010中的有線或無線通信模組可根據各種通信標準連接至外部通信網路以傳輸及接收資料。
輸入單元2020可回應於接收自使用者的命令而控制電子裝置2000的操作且可包含機械開關、觸控螢幕、語音辨識模組或類似者中的一或多者。另外，輸入單元2020可包含以軌跡球或雷射指示筆方案操作的滑鼠或手指滑鼠元件。另外，輸入單元2020可進一步包含允許使用者輸入資料的各種感測器模組。
輸出單元2030可以聲音或影像形式輸出在電子裝置2000中處理的資訊，且記憶體2040可儲存用於處理器2050的處理及控制的程式。記憶體2040可包含根據如上參看圖1至圖15所描述的本發明概念的各種實例實施例的至少一個半導體元件。處理器2050可根據所需操作將命令轉移至記憶體2040以藉此儲存或擷取資料。
記憶體2040可嵌入電子裝置2000中以與處理器2050通信或經由分離的介面與處理器2050通信。在記憶體2040經由分離的介面與處理器2050通信的狀況下，處理器2050可經由各種介面標準(諸如SD、SDHC、SDXC、MICRO SD、USB標準或類似者)儲存或擷取資料。
處理器2050可控制包含於電子裝置2000中的各別組件的操作。處理器2050可執行相關聯於語音通信、視訊電話、資料通信及其類似者的控制及處理，或可執行用於多媒體複製及管理的控制及處理。另外，處理器2050可處理藉由使用者經由輸入單 元2020輸入的資訊且可經由輸出單元2030輸出處理的結果。另外，處理器2050可將控制如上所述的電子裝置2000的操作所需的資料儲存於記憶體2040中，或自記憶體2040提取資料。
圖21為包含根據發明概念的實例實施例的半導體元件的系統3000的方塊圖。
參看圖21，系統3000可包含控制器3100、輸入/輸出元件3200、記憶體3300以及介面3400。系統3000可為行動系統。行動系統的實例可包含PDA、攜帶型電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器及記憶卡。
控制器3100可執行程式且控制系統3000。控制器3100可為微處理器、數位信號處理器、微控制器或類似於其的元件。
輸入/輸出元件3200可用以輸入資料至系統3000或自所述系統3000輸出資料。系統3000可連接至例如個人電腦或網路的外部元件且可與外部元件交換資料。輸入/輸出元件3200可為小鍵盤、鍵盤或顯示元件。
記憶體3300可儲存用於操作控制器3100的程式碼及/或資料及/或儲存藉由控制器3100處理的資料。記憶體3300可包含根據本發明概念的實例實施例中的一者的半導體元件。
介面3400可為系統3000與外部元件之間的資料傳輸路徑。控制器3100、輸入/輸出元件3200、記憶體3300以及介面3400可經由匯流排3500彼此通信。
控制器3100與記憶體3300中的至少一者可包含上文參看圖1至圖15所描述的半導體元件中的至少一者。
以上所揭露的標的物將視為說明性且非限制性的，且所 附申請專利範圍意欲涵蓋屬於本發明概念的真實精神以及範疇的所有此等修改、增強以及其他實施例。因此，本發明概念的範疇應由以下申請專利範圍以及其等效物的最廣泛容許解釋來判定，且不應由前述詳細描述約束或限制。

Claims (19)

  1. 一種半導體元件，其包括：基板，具有第一區域及第二區域；多個第一閘極結構，在所述第一區域中，所述多個第一閘極結構彼此隔開第一距離；多個第二閘極結構，在所述第二區域中，所述多個第二閘極結構彼此隔開第二距離；多個第一嵌入式源極/汲極區域，在所述第一閘極結構的對置側上；多個第一間隙壁，在各別的所述第一閘極結構的側壁上；介電層，在各別的所述第一間隙壁的外部側壁上，所述介電層覆蓋所述第一嵌入式源極/汲極區域的上表面；多個第二間隙壁，在各別的所述第二閘極結構的側壁上；以及多個第三間隙壁，在各別的所述第二間隙壁的外部側壁上，其中所述多個第一間隙壁中的第一者的第一厚度與所述多個第一閘極結構中的第一者的側壁上的所述介電層的第二厚度的總和實質上等於所述多個第二間隙壁中的第一者的第三厚度與所述多個第二閘極結構中的第一者的側壁上的所述多個第三間隙壁中的第一者的第四厚度的總和。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述多個第一間隙壁中的所述第一者的所述第一厚度實質上等於所述多個第二間隙壁中的所述第一者的所述第三厚度；且其中所述介電層的所述第二厚度實質上等於所述多個第三間隙壁中的所述第一者的所述第四厚度。
  3. 如申請專利範圍第1項所述的半導體元件，其中所述第一距離實質上等於所述第二距離；且其中在所述第一閘極結構的鄰近對的面對側壁上的所述介電層的部分之間的第一介電間隙實質上等於介於所述第二閘極結構的鄰近對的面對側壁上的所述第三間隙壁之間的第二介電間隙。
  4. 如申請專利範圍第3項所述的半導體元件，其進一步包括所述介電層及所述第三間隙壁的側壁上的蝕刻終止層，其中在所述第一閘極結構的所述鄰近對的面對側壁上的所述蝕刻終止層的部分之間的第一間隙實質上等於在所述第二閘極結構的所述鄰近對的面對側壁上的所述蝕刻終止層的部分之間的第二間隙。
  5. 如申請專利範圍第1項所述的半導體元件，其進一步包括至少一第一主動鰭片，所述第一主動鰭片在所述第一區域中在第一方向上延伸以在所述多個第一閘極結構下交叉越過；其中所述第一間隙壁具有L形截面。
  6. 如申請專利範圍第5項所述的半導體元件，其中所述多個第一間隙壁中的所述第一者具有相對於所述基板的上表面的平行部分及垂直部分，所述平行部分在所述第一方向上的長度實質上等於或大於所述第一厚度與所述第二厚度的所述總和。
  7. 如申請專利範圍第5項所述的半導體元件，其進一步包括至少一第二主動鰭片，其在所述第二區域中在所述第一方向上延伸以在所述多個第二閘極結構下交叉越過；其中所述第二間隙壁具有L形截面。
  8. 如申請專利範圍第7項所述的半導體元件，其中所述多個第二間隙壁中的所述第一者具有相對於所述基板的上表面的平行部分及垂直部分，所述平行部分在所述第一方向上的長度大於所述第三厚度與所述第四厚度的所述總和。
  9. 如申請專利範圍第7項所述的半導體元件，其中所述第三間隙壁具有L形截面。
  10. 如申請專利範圍第1項所述的半導體元件，其進一步包括多個第二嵌入式源極/汲極區域，在所述第二閘極結構的對置側上，其中所述第二嵌入式源極/汲極區域包括摻雜P型雜質的矽鍺(SiGe)。
  11. 如申請專利範圍第10項所述的半導體元件，其中所述第二嵌入式源極/汲極區域包含具有彼此不同的鍺(Ge)濃度的多個區域。
  12. 一種半導體元件，其包括：基板，具有第一區域及第二區域，所述第一區域包含多個第一主動鰭片且所述第二區域包含多個第二主動鰭片；多個第一閘極結構，交叉越過所述第一區域中的所述第一主動鰭片，所述多個第一閘極結構彼此隔開第一距離；多個第一嵌入式源極/汲極區域，在所述第一閘極結構的對置側上；具有L形截面的多個第一間隙壁，在各別的所述第一閘極結構的側壁上，多個所述第一間隙壁的每一者具有相對於所述基板的上表面的平行部分及垂直部分；介電層，在所述第一間隙壁的外部側壁上且在所述第一嵌入式源極/汲極區域的上表面上，並且延伸得比每個所述第一間隙壁的平行部分的末端更遠；多個第二閘極結構，交叉越過所述第二區域中的所述第二主動鰭片，所述多個第二閘極結構彼此隔開第二距離；多個第二嵌入式源極/汲極區域，在所述第二閘極結構的對置側上；具有L形截面的多個第二間隙壁，在各別的所述第二閘極結構的側壁上；以及具有L形截面的多個第三間隙壁，在所述第二間隙壁的外部側壁上。
  13. 如申請專利範圍第12項所述的半導體元件，其中在所述多個第一閘極結構中的第一者上的所述多個第一間隙壁中的第一者的第一厚度與所述多個第一閘極結構中的所述第一者的側壁上的所述介電層的第二厚度的總和實質上等於在所述多個第二閘極結構中的第一者上的所述多個第二間隙壁中的第一者的第三厚度與在所述多個第二間隙壁中的所述第一者的側壁上的所述多個第三間隙壁中的第一者的第四厚度的總和。
  14. 一種半導體元件，其包括：基板，具有在第一方向上以及在垂直於所述第一方向的第二方向上延伸的上表面；第一主動鰭片，在所述基板的第一區域中在所述第一方向上延伸；第一閘極結構，交叉越過所述基板的所述第一區域中的所述第一主動鰭片；第一嵌入式源極/汲極區域，在所述第一閘極結構的第一側上；一對第一間隙壁，具有直接在所述第一閘極結構的各別對置側壁上的各別內部側壁，所述第一間隙壁中的每一者包含在所述第一方向上延伸的第一部分及在垂直於所述第一方向及所述第二方向兩者的第三方向上延伸的第二部分；介電層，直接在各別的所述第一間隙壁的外部側壁上，所述介電層包括不同於所述第一間隙壁的材料的材料；第二主動鰭片，在所述基板的第二區域中在所述第一方向上延伸；第二閘極結構，交叉越過所述基板的所述第二區域中的所述第二主動鰭片；第二嵌入式源極/汲極區域，在所述第二閘極結構的第一側上；一對第二間隙壁，具有直接在所述第二閘極結構的各別對置側壁上的各別內部側壁，所述第二間隙壁中的每一者包含在所述第一方向上延伸的第一部分及在所述第三方向上延伸的第二部分；一對第三間隙壁，直接在各別的所述第二間隙壁的外部側壁上，所述第三間隙壁包括不同於所述第二間隙壁的材料的材料；蝕刻終止層，在所述介電層與所述第三間隙壁之上；其中所述介電層跨越所述第一嵌入式源極/汲極區域的上表面而延伸，而所述第三間隙壁並不跨越所述第二嵌入式源極/汲極區域的上表面而延伸，且其中所述蝕刻終止層直接接觸所述第二嵌入式源極/汲極區域的上表面且直接接觸所述介電層在所述第一嵌入式源極/汲極區域的上表面上的部分。
  15. 如申請專利範圍第14項所述的半導體元件，其中所述第一間隙壁中的每一者具有第一厚度，所述介電層具有第二厚度，所述第二間隙壁中的每一者具有第三厚度且所述第三間隙壁中的每一者具有第四厚度，且其中所述第一厚度與所述第二厚度的總和實質上等於所述第三厚度與所述第四厚度的總和。
  16. 如申請專利範圍第15項所述的半導體元件，其中所述第一厚度實質上等於所述第三厚度且所述第二厚度實質上等於所述第四厚度。
  17. 如申請專利範圍第14項所述的半導體元件，其中所述第一嵌入式源極/汲極區域具有高於所述第一主動鰭片的上表面的上表面，且所述第二嵌入式源極/汲極區域與所述第二主動鰭片的上表面共平面。
  18. 如申請專利範圍第14項所述的半導體元件，其中所述第三間隙壁各自具有在所述第一方向上延伸的第一部分及在所述第三方向上延伸的第二部分。
  19. 如申請專利範圍第14項所述的半導體元件，其中所述第一間隙壁中的每一者具有相對於所述基板的上表面的平行部分及垂直部分，且所述介電層延伸得比每個所述第一間隙壁的平行部分的末端更遠。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256239B2 (en) * 2016-10-18 2019-04-09 International Business Machines Corporation Spacer formation preventing gate bending
US9806078B1 (en) * 2016-11-02 2017-10-31 Globalfoundries Inc. FinFET spacer formation on gate sidewalls, between the channel and source/drain regions
KR102575366B1 (ko) 2016-11-09 2023-09-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN108630604B (zh) * 2017-03-21 2020-12-18 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9905473B1 (en) * 2017-05-18 2018-02-27 Globalfoundries Inc. Self-aligned contact etch for fabricating a FinFET
US10243079B2 (en) 2017-06-30 2019-03-26 International Business Machines Corporation Utilizing multilayer gate spacer to reduce erosion of semiconductor fin during spacer patterning
CN109309052B (zh) * 2017-07-26 2020-10-16 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10388562B2 (en) * 2017-08-16 2019-08-20 Globalfoundries Inc. Composite contact etch stop layer
CN109427680B (zh) * 2017-08-28 2021-07-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
DE102018106268A1 (de) * 2017-11-22 2019-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-abstandshalterstrukturen für halbleiter-bauelemente und verfahren dafür
US10312348B1 (en) 2017-11-22 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device gate spacer structures and methods thereof
US10340384B2 (en) * 2017-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing fin field-effect transistor device
US10541309B2 (en) 2017-12-25 2020-01-21 United Microelectronics Corp Semiconductor structure and method for fabricating the same
US10388771B1 (en) 2018-06-28 2019-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device for forming cut-metal-gate feature
US10867860B2 (en) * 2018-08-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming FinFET device
US11282751B2 (en) * 2018-10-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric fins with different dielectric constants and sizes in different regions of a semiconductor device
KR20200120816A (ko) * 2019-04-12 2020-10-22 삼성전자주식회사 반도체 소자 및 그 제조방법
CN111952304B (zh) * 2019-05-17 2023-05-26 中芯国际集成电路制造(上海)有限公司 Sram存储器及其形成方法
US11205647B2 (en) * 2019-06-28 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11695055B2 (en) 2020-03-03 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation layers for semiconductor devices
US11380776B2 (en) 2020-09-29 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Field-effect transistor device with gate spacer structure
US20220285513A1 (en) * 2021-03-05 2022-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact with low-k contact etch stop layer and method of fabricating thereof
US11991877B2 (en) * 2021-07-29 2024-05-21 Micron Technology, Inc. DRAM circuitry and method of forming DRAM circuitry
US20230060786A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Enlarged Backside Contact

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070128786A1 (en) * 2003-11-25 2007-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacture therefor
US20130316506A1 (en) * 2012-05-24 2013-11-28 Chung-Fu Chang Semiconductor process
US20140097507A1 (en) * 2012-01-04 2014-04-10 United Microelectronics Corp. Semiconductor Device Having a Metal Gate and Fabricating Method Thereof
US20140183652A1 (en) * 2012-12-28 2014-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal gate structures to reduce dishing during chemical-mechanical polishing
US20150014788A1 (en) * 2013-07-12 2015-01-15 Min-Yeop Park Semiconductor device and fabricating method thereof

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940005802B1 (ko) 1991-07-09 1994-06-23 삼성전자 주식회사 Cmos 반도체장치 및 그 제조방법
KR19990012234A (ko) 1997-07-28 1999-02-25 윤종용 스페이서를 이용하여 패턴간의 갭 간격을 조절하는 반도체장치의 제조 방법
JP2000196071A (ja) 1998-12-25 2000-07-14 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US6346468B1 (en) 2000-02-11 2002-02-12 Chartered Semiconductor Manufacturing Ltd. Method for forming an L-shaped spacer using a disposable polysilicon spacer
KR100395878B1 (ko) 2001-08-31 2003-08-25 삼성전자주식회사 스페이서 형성 방법
DE10221884A1 (de) * 2002-05-16 2003-11-27 Infineon Technologies Ag Verfahren zum Herstellen einer Schicht-Anordnung, Schicht-Anordnung und Speicher-Anordnung
US7279746B2 (en) 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US7022596B2 (en) * 2003-12-30 2006-04-04 Advanced Micro Devices, Inc. Method for forming rectangular-shaped spacers for semiconductor devices
KR100618831B1 (ko) * 2004-06-08 2006-09-08 삼성전자주식회사 게이트 올 어라운드형 반도체소자 및 그 제조방법
US7445978B2 (en) 2005-05-04 2008-11-04 Chartered Semiconductor Manufacturing, Ltd Method to remove spacer after salicidation to enhance contact etch stop liner stress on MOS
US7763513B2 (en) * 2005-09-09 2010-07-27 Qimonda Ag Integrated circuit device and method of manufacture
US7915112B2 (en) 2008-09-23 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stress film for mobility enhancement in FinFET device
US8536654B2 (en) 2010-01-13 2013-09-17 Texas Instruments Incorporated Structure and method for dual work function metal gate CMOS with selective capping
KR101790097B1 (ko) * 2011-04-18 2017-10-26 삼성전자주식회사 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
EP3229276A1 (en) * 2012-03-31 2017-10-11 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic cmos devices
US9059308B2 (en) * 2012-08-02 2015-06-16 International Business Machines Corporation Method of manufacturing dummy gates of a different material as insulation between adjacent devices
US8846477B2 (en) * 2012-09-27 2014-09-30 Globalfoundries Inc. Methods of forming 3-D semiconductor devices using a replacement gate technique and a novel 3-D device
EP2765200A1 (en) 2013-02-07 2014-08-13 Bayer CropScience LP Process for producing gougerotin employing Streptomyces microflavus strains
CN103811340B (zh) * 2012-11-09 2017-07-14 中国科学院微电子研究所 半导体器件及其制造方法
US8809139B2 (en) * 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
KR101974598B1 (ko) * 2013-05-10 2019-05-07 삼성전자주식회사 반도체 장치 및 그 제조방법
US9276087B2 (en) * 2013-05-10 2016-03-01 Samsung Electronics Co., Ltd. Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
KR102050779B1 (ko) 2013-06-13 2019-12-02 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
KR102175854B1 (ko) * 2013-11-14 2020-11-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070128786A1 (en) * 2003-11-25 2007-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacture therefor
US20140097507A1 (en) * 2012-01-04 2014-04-10 United Microelectronics Corp. Semiconductor Device Having a Metal Gate and Fabricating Method Thereof
US20130316506A1 (en) * 2012-05-24 2013-11-28 Chung-Fu Chang Semiconductor process
US20140183652A1 (en) * 2012-12-28 2014-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal gate structures to reduce dishing during chemical-mechanical polishing
US20150014788A1 (en) * 2013-07-12 2015-01-15 Min-Yeop Park Semiconductor device and fabricating method thereof

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