CN108630604B - 半导体装置及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 141
- 238000000034 method Methods 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000178 monomer Substances 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229920001577 copolymer Polymers 0.000 claims abstract description 26
- 238000000137 annealing Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 9
- 238000001020 plasma etching Methods 0.000 claims description 5
- PPBRXRYQALVLMV-UHFFFAOYSA-N Styrene Natural products C=CC1=CC=CC=C1 PPBRXRYQALVLMV-UHFFFAOYSA-N 0.000 claims description 4
- 238000004528 spin coating Methods 0.000 claims description 4
- VVQNEPGJFQJSBK-UHFFFAOYSA-N Methyl methacrylate Chemical group COC(=O)C(C)=C VVQNEPGJFQJSBK-UHFFFAOYSA-N 0.000 claims description 3
- 125000000896 monocarboxylic acid group Chemical group 0.000 claims description 3
- 125000003011 styrenyl group Chemical group [H]\C(*)=C(/[H])C1=C([H])C([H])=C([H])C([H])=C1[H] 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
本发明公开了一种半导体装置及其制造方法,涉及半导体技术领域。其中,所述方法包括:提供半导体结构,所述半导体结构包括半导体衬底;在所述半导体衬底上的电介质层;以及在所述电介质层的第二部分上的第一硬掩模,其中所述电介质层未被所述第一硬掩模覆盖的部分为第一部分;在所述半导体结构上形成第一共聚物;执行退火处理,以使得所述第一共聚物形成交错排列的第一单体和第二单体;去除所述第一单体;以所述第二单体为掩模对所述第一部分进行刻蚀,以形成延伸到所述半导体衬底的第一沟槽;去除所述第二单体和所述第一硬掩模;在所述第一沟槽中外延形成第一半导体鳍片。
Description
技术领域
本发明涉及半导体技术领域,尤其涉及一种半导体装置及其制造方法。
背景技术
锗是一种已知的半导体材料,锗的电子迁移率和空穴迁移率均比硅高,因此,在集成电路制造中采用锗会使得器件的性能更好。
随着器件的关键尺寸减小,短沟道效应越来越明显。为了减小短沟道效应,倾向采用鳍式场效应晶体管晶体管(Fin field-effect transistors,FinFET)替代平面晶体管。
在更小尺寸的器件中,如何制造FinFET中的鳍片是一个值得关注的问题。
发明内容
本发明的一个目的在于提供一种半导体装置的制造方法,能够形成半导体鳍片。
根据本发明的一方面,提供了一种半导体装置的制造方法,包括:提供半导体结构,所述半导体结构包括半导体衬底;在所述半导体衬底上的电介质层;以及在所述电介质层的第二部分上的第一硬掩模,其中所述电介质层未被所述第一硬掩模覆盖的部分为第一部分;在所述半导体结构上形成第一共聚物;执行退火处理,以使得所述第一共聚物形成交错排列的第一单体和第二单体;去除所述第一单体;以所述第二单体为掩模对所述第一部分进行刻蚀,以形成延伸到所述半导体衬底的第一沟槽;去除所述第二单体和所述第一硬掩模;在所述第一沟槽中外延形成第一半导体鳍片。
在一个实施例中,所述方法还包括:在所述第二部分中形成延伸到所述半导体衬底的第二沟槽;在所述第二沟槽中外延形成第二半导体鳍片。
在一个实施例中,所述第一半导体鳍片和所述第二半导体鳍片包括SiGe鳍片。
在一个实施例中,所述第一半导体鳍片和/或所述第二半导体鳍片中Ge的含量由下向上是渐变的。
在一个实施例中,所述第一半导体鳍片中Ge的含量由下向上逐渐增大,所述第二半导体鳍片中Ge的含量由下向上逐渐减小。
在一个实施例中,所述第一半导体鳍片中Ge的含量由下向上逐渐减小,所述第二半导体鳍片中Ge的含量由下向上逐渐增大。
在一个实施例中,所述在所述第二部分中形成延伸到所述半导体衬底的第二沟槽包括:在所述电介质层的第一部分上形成第二硬掩模;在所述第二硬掩模和所述第二部分上形成第二共聚物;执行退火处理,以使得所述第二共聚物形成交错排列的第三单体和第四单体;去除所述第三单体;以所述第四单体为掩模对所述第二部分进行刻蚀,以形成延伸到所述半导体衬底的第二沟槽;去除所述第四单体和所述第二硬掩模。
在一个实施例中,所述第二聚合物与所述第一聚合物相同;所述第三单体与所述第一单体相同;所述第四单体与所述第二单体相同。
在一个实施例中,所述方法还包括:对所述电介质层进行回刻,以使得剩余的电介质层的上表面低于所述第一半导体鳍片和所述第二半导体鳍片的上表面。
在一个实施例中,所述第一共聚物为苯乙烯-b-甲基丙稀酸甲酯。
在一个实施例中,所述第一单体为甲基丙稀酸甲酯,所述第二单体为苯乙烯。
在一个实施例中,所述第一单体的宽度为20nm,所述第二单体的管度为15nm。
在一个实施例中,通过旋涂的方式在所述半导体结构上形成所述第一共聚物。
在一个实施例中,所述去除所述第一单体包括:对所述第一单体进行紫外固化处理;利用CH3COOH对紫外固化处理后的第一单体进行清洗,以去除所述第一单体。
在一个实施例中,通过反应离子刻蚀去除所述第二单体。
在一个实施例中,所述退火处理的温度范围为80-150℃。
根据本发明的另一方面,提供了一种半导体装置,包括:半导体衬底;在所述半导体衬底上的第一半导体鳍片,所述第一半导体鳍片为SiGe鳍片,所述第一半导体鳍片中Ge的含量由下向上是渐变的;以及在所述半导体衬底上位于所述第一半导体鳍片侧面的电介质层,所述电介质层的上表面低于所述第一半导体鳍片的上表面。
在一个实施例中,所述装置还包括:在所述半导体衬底上的第二半导体鳍片,所述第二半导体鳍片为SiGe鳍片;其中,所述电介质层的上表面低于所述第二半导体鳍片的上表面。
在一个实施例中,所述第一半导体鳍片中Ge的含量由下向上逐渐增大,所述第二半导体鳍片中Ge的含量由下向上逐渐减小。
在一个实施例中,所述第一半导体鳍片中Ge的含量由下向上逐渐减小,所述第二半导体鳍片中Ge的含量由下向上逐渐增大。
本发明实施例提出利用共聚物来制造出半导体鳍片,一方面,工艺简单可行,另一方面,可以根据不同的共聚物制造出不同尺寸的半导体鳍片。
通过以下参照附图对本发明的示例性实施例的详细描述,本发明的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分,其描述了本发明的示例性实施例,并且连同说明书一起用于解释本发明的原理,在附图中:
图1是根据本发明一个实施例的半导体装置的制造方法的简化流程图;
图2A-图2G示出了根据本发明一个实施例的半导体装置的制造方法的各个阶段的示意图;以及
图3A-图3H示出了根据本发明另一个实施例的半导体装置的制造方法的各个阶段的示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应理解,除非另外具体说明,否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外,应当理解,为了便于描述,附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制,例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的,在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论,但在适用这些技术、方法和装置情况下,这些技术、方法和装置应当被视为本说明书的一部分。
应注意,相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义或说明,则在随后的附图的说明中将不需要对其进行进一步讨论。
图1是根据本发明一个实施例的半导体装置的制造方法的简化流程图。图2A-图2G示出了根据本发明一个实施例的半导体装置的制造方法的各个阶段的示意图。
下面结合图1、图2A-图2G对根据本发明一个实施例的半导体装置的制造方法进行详细说明。
如图1所示,首先,在步骤102,提供半导体结构。
图2A示出了根据本发明一个实施例的半导体结构的示意图。如图2A所示,半导体结构包括半导体衬底201,例如硅衬底、III-V族半导体材料的衬底等;在半导体衬底201上的电介质层202,例如硅的氧化物层;以及在电介质层202的第二部分222上的第一硬掩模203,例如硅的氮化物层。这里,电介质层202未被第一硬掩模203覆盖的部分为第一部分212。
需要说明的是,第一部分212和第二部分222是相对的,仅用于区分电介质层202被硬掩模(例如第一硬掩模203)覆盖和未被硬掩模覆盖的区域。
在一个实现方式中,可以通过如下方式形成图2A所示的半导体结构:提供半导体衬底201;在半导体衬底201上形成电介质层202;在电介质层202上形成第一硬掩模材料层;对第一硬掩模材料层进行图案化,从而形成第一硬掩模203。
接下来,在步骤104,在半导体结构上形成第一共聚物204,如图2B所示。在一个实施例中,第一共聚物204为苯乙烯-b-甲基丙稀酸甲酯(Ps-b-PMA)。例如,可以通过旋涂的方式在半导体结构上形成第一共聚物204。
然后,在步骤106,执行退火处理,以使得第一共聚物204形成交错排列的第一单体214和第二单体224,如图2C所示。优选地,退火处理的温度范围为80-150℃,例如90℃、100℃、120℃、130℃等。
在一个实施例中,第一单体214可以为甲基丙稀酸甲酯,第二单体224可以为苯乙烯。不同单体的分子结构不同,故不同单体的宽度也不同。在一个实施例中,第一单体214的宽度可以为约20nm,第二单体224的管度可以为约15nm。
之后,在步骤108,去除第一单体214,如图2D所示。例如,可以先对第一单体214进行紫外固化(UV cure)处理,然后利用CH3COOH对紫外固化处理后的第一单体214进行清洗,以去除第一单体214。
之后,在步骤110,以第二单体224为掩模对第一部分212进行刻蚀,以形成延伸到半导体衬底201的第一沟槽205,如图2E所示。这里,由于第二部分222上具有硬掩模203,故可以通过选择性刻蚀工艺实现对第一部分212的刻蚀。
之后,在步骤112,去除第二单体224和第一硬掩模203,如图2F所示。在一个实施例中,可以通过反应离子刻蚀(RIE)去除第二单体224。在一个实施例中,可以通过平坦化工艺(例如化学机械平坦化(CMP))去除第一硬掩模203。
之后,在步骤114,在第一沟槽205中外延形成第一半导体鳍片206,如图2G所示。在一个实施例中,第一半导体鳍片206包括SiGe鳍片。在一个实施例中,由下向上外延形成第一半导体鳍片206的过程中逐渐调整前驱物中Ge/Si的比例,从而形成Ge含量由下向上渐变的SiGe鳍片。例如,第一半导体鳍片206中Ge的含量由下向上逐渐增大;又例如,第一半导体鳍片206中Ge的含量由下向上逐渐减小。
如上描述了根据本发明一个实施例的半导体装置的制造方法。本发明实施例提出利用共聚物来制造出半导体鳍片,一方面,工艺简单可行,另一方面,可以根据不同的共聚物制造出不同尺寸的半导体鳍片。
后续可以根据实际情况进行不同的工艺流程。
例如,可以对电介质层202进行回刻,以使得剩余的电介质层202的上表面低于第一半导体鳍片206的上表面;之后,可以在第一半导体鳍片206之上形成栅极结构。
又例如,还可以先在第一部分212中形成延伸到半导体衬底201的第二沟槽;之后,在第二沟槽中外延形成第二半导体鳍片。
在一个实施例中,上述第二沟槽可以采用与上述第一沟槽类似的方式来形成。
下面结合图3A-图3H对根据本发明另一个实施例的半导体装置的制造方法进行详细说明。
如图3A所示,在电介质层的第一部分212上形成第二硬掩模301,例如硅的氮化物。例如,可以先在图2F所示的结构上形成第二硬掩模材料层,然后对第二硬掩模材料层进行图案化,以暴露电介质层202的一部分,留下的覆盖第一半导体鳍片206的第二硬掩模材料层作为第二硬掩模301。
如图3B所示,在第二硬掩模301和第二部分222上形成(例如通过旋涂的方式)第二共聚物302。在一个实施例中,第二聚合物302与第一聚合物204相同,例如为苯乙烯-b-甲基丙稀酸甲酯。
如图3C所示,执行退火处理,以使得第二共聚物302形成交错排列的第三单体312和第四单体322。优选地,退火处理的温度范围为80-150℃,例如90℃、100℃、120℃、130℃等。在一个实施例中,第三单体312与第一单体214相同,第四单体322与第二单体224相同。
如图3D所示,去除第三单体312。例如,可以先对第三单体312进行紫外固化处理,然后利用CH3COOH对紫外固化处理后的第三单体312进行清洗,以去除第三单体312。
如图3E所示,以第四单体322为掩模对第二部分222进行刻蚀,以形成延伸到半导体衬底201的第二沟槽303。
如图3F所示,去除第四单体322和第二硬掩模301。在一个实施例中,可以通过RIE去除第四单体322。在一个实施例中,可以通过CMP去除第二硬掩模301。
如图3G所示,在第二沟槽303中外延形成第二半导体鳍片304。在一个实施例中,由下向上外延形成第二半导体鳍片304的过程中逐渐调整前驱物中Ge/Si的比例,从而形成Ge含量由下向上渐变的SiGe鳍片。例如,第二半导体鳍片304中Ge的含量由下向上逐渐增大;又例如,第二半导体鳍片304中Ge的含量由下向上逐渐减小。
在一个实施例中,第一半导体鳍片206中Ge的含量由下向上逐渐增大,而第二半导体鳍片304中Ge的含量由下向上逐渐减小。在另一个实施例中,第一半导体鳍片206中Ge的含量由下向上逐渐减小,而第二半导体鳍片304中Ge的含量由下向上逐渐增大。
在一个实施例中,如图3H所示,还可以对电介质层202进行回刻,以使得剩余的电介质层202的上表面低于第一半导体鳍片206和第二半导体鳍片304的上表面。
之后可以根据实际情况分别在第一半导体鳍片206和第二半导体鳍片304上形成栅极结构,从而形成不同的半导体器件。
本发明还提供了一种半导体装置,参见图3H,在一个实施例中,半导体装置可以包括:
半导体衬底201;
在半导体衬底201上的第一半导体鳍片206,第一半导体鳍片206为SiGe鳍片,第一半导体鳍片206中Ge的含量由下向上是渐变的;以及
在半导体衬底201上位于第一半导体鳍片206侧面的电介质层202,电介质层202的上表面低于第一半导体鳍片206的上表面。
在一个实施例中,参见图3H,半导体装置还可以包括:在半导体衬底201上的第二半导体鳍片304,第二半导体鳍片304为SiGe鳍片,并且电介质层202的上表面低于第二半导体鳍片304的上表面。
在一个实施例中,第一半导体鳍片206中Ge的含量由下向上逐渐增大,第二半导体鳍片304中Ge的含量由下向上逐渐减小。在另一个实施例中,第一半导体鳍片206中Ge的含量由下向上逐渐减小,第二半导体鳍片304中Ge的含量由下向上逐渐增大。
至此,已经详细描述了根据本发明实施例的半导体装置及其制造方法。为了避免遮蔽本发明的构思,没有描述本领域所公知的一些细节,本领域技术人员根据上面的描述,完全可以明白如何实施这里公开的技术方案。另外,本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解,可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本发明的精神和范围。
Claims (16)
1.一种半导体装置的制造方法,其特征在于,包括:
提供半导体结构,所述半导体结构包括半导体衬底;在所述半导体衬底上的电介质层;以及在所述电介质层的第二部分上的第一硬掩模,其中所述电介质层未被所述第一硬掩模覆盖的部分为第一部分;
在所述半导体结构上形成第一共聚物;
执行退火处理,以使得所述第一共聚物形成交错排列的第一单体和第二单体;
去除所述第一单体;
以所述第二单体为掩模对所述第一部分进行刻蚀,以形成延伸到所述半导体衬底的第一沟槽;
去除所述第二单体和所述第一硬掩模;
在所述第一沟槽中外延形成第一半导体鳍片。
2.根据权利要求1所述的方法,其特征在于,还包括:
在所述第二部分中形成延伸到所述半导体衬底的第二沟槽;
在所述第二沟槽中外延形成第二半导体鳍片。
3.根据权利要求2所述的方法,其特征在于,所述第一半导体鳍片和所述第二半导体鳍片包括SiGe鳍片。
4.根据权利要求3所述的方法,其特征在于,所述第一半导体鳍片和/或所述第二半导体鳍片中Ge的含量由下向上是渐变的。
5.根据权利要求4所述的方法,其特征在于,
所述第一半导体鳍片中Ge的含量由下向上逐渐增大,所述第二半导体鳍片中Ge的含量由下向上逐渐减小。
6.根据权利要求4所述的方法,其特征在于,
所述第一半导体鳍片中Ge的含量由下向上逐渐减小,所述第二半导体鳍片中Ge的含量由下向上逐渐增大。
7.根据权利要求2所述的方法,其特征在于,所述在所述第二部分中形成延伸到所述半导体衬底的第二沟槽包括:
在所述电介质层的第一部分上形成第二硬掩模;
在所述第二硬掩模和所述第二部分上形成第二共聚物;
执行退火处理,以使得所述第二共聚物形成交错排列的第三单体和第四单体;
去除所述第三单体;
以所述第四单体为掩模对所述第二部分进行刻蚀,以形成延伸到所述半导体衬底的第二沟槽;
去除所述第四单体和所述第二硬掩模。
8.根据权利要求7所述的方法,其特征在于,
所述第二共聚物与所述第一共聚物相同;
所述第三单体与所述第一单体相同;
所述第四单体与所述第二单体相同。
9.根据权利要求2所述的方法,其特征在于,还包括:
对所述电介质层进行回刻,以使得剩余的电介质层的上表面低于所述第一半导体鳍片和所述第二半导体鳍片的上表面。
10.根据权利要求1所述的方法,其特征在于,所述第一共聚物为苯乙烯-b-甲基丙稀酸甲酯。
11.根据权利要求10所述的方法,其特征在于,所述第一单体为甲基丙稀酸甲酯,所述第二单体为苯乙烯。
12.根据权利要求11所述的方法,其特征在于,所述第一单体的宽度为20nm,所述第二单体的宽度为15nm。
13.根据权利要求1所述的方法,其特征在于,通过旋涂的方式在所述半导体结构上形成所述第一共聚物。
14.根据权利要求1所述的方法,其特征在于,所述去除所述第一单体包括:
对所述第一单体进行紫外固化处理;
利用CH3COOH对紫外固化处理后的第一单体进行清洗,以去除所述第一单体。
15.根据权利要求1所述的方法,其特征在于,通过反应离子刻蚀去除所述第二单体。
16.根据权利要求1或7所述的方法,其特征在于,所述退火处理的温度范围为80-150℃。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710167448.6A CN108630604B (zh) | 2017-03-21 | 2017-03-21 | 半导体装置及其制造方法 |
US15/925,326 US10403546B2 (en) | 2017-03-21 | 2018-03-19 | Method to form hybrid SiGe fin |
US16/515,945 US20190355623A1 (en) | 2017-03-21 | 2019-07-18 | Method to form hybrid sige fin |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710167448.6A CN108630604B (zh) | 2017-03-21 | 2017-03-21 | 半导体装置及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108630604A CN108630604A (zh) | 2018-10-09 |
CN108630604B true CN108630604B (zh) | 2020-12-18 |
Family
ID=63582876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710167448.6A Active CN108630604B (zh) | 2017-03-21 | 2017-03-21 | 半导体装置及其制造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US10403546B2 (zh) |
CN (1) | CN108630604B (zh) |
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Also Published As
Publication number | Publication date |
---|---|
US20180277439A1 (en) | 2018-09-27 |
US20190355623A1 (en) | 2019-11-21 |
US10403546B2 (en) | 2019-09-03 |
CN108630604A (zh) | 2018-10-09 |
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PB01 | Publication | ||
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