TWI825927B - 具有保護環的半導體元件 - Google Patents
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
本揭露提供一種半導體元件。該半導體元件包括一隔離層，位於一基板中，以定義圍繞一中心區域的一第一周圍區域；一第一保護環，位於該第一周圍區域中；以及一可編程單元，包括：一中間絕緣層，位於該中心區域中且包括一U-形剖面輪廓；一第一電極，包括：位於該中間絕緣層的兩側上的一共同層，以及一連接層，其包括一U-形剖面輪廓，位於該中間絕緣層的兩側和該底表面上，且連接至該共同層；以及一第二電極層，位於該中間絕緣層的一內表面上。該共同層的一底表面的一垂直水平高於該中間絕緣層的一底表面的一垂直水平。
Description
本申請案主張美國第17/830,480及17/830,723號專利申請案之優先權(即優先權日為「2022年6月2日」)，其內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件。特別是關於一種具有保護環的半導體元件。
半導體元件已運用在各種電子應用上，像是個人電腦、手機、數位相機、以及其他的電子設備。半導體元件的尺寸不斷微縮化，以滿足對不斷增長的計算能力之需求。但是，在微縮化的製程期間會出現各種問題，這些問題的頻率和影響不斷增加。因此，在提高品質、產率、性能和可靠性以及降低複雜度方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不形成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露的一方面提供一種半導體元件，包括一隔離層，位於一基板中，以在一俯視圖中定義圍繞一中心區域的一第一周圍區域；一
第一保護環，位於該第一周圍區域中；以及一可編程單元，包括：一中間絕緣層，位於該中心區域中且包括一U-形剖面輪廓；一第一電極，包括：位於該中間絕緣層的兩側上的一共同層，以及一連接層，包括一U-形剖面輪廓，位於該中間絕緣層的兩側和該底表面上，且連接至該共同層；以及一第二電極層，位於該中間絕緣層的一內表面上。該共同層的一底表面的一垂直水平高於該中間絕緣層的一底表面的一垂直水平。該第一保護環和該第一電極包括相反的電性類型。
本揭露的另一方面提供一種半導體元件，包括：一隔離層，位於一基板中，以在一俯視圖中定義圍繞一中心區域的一第一周圍區域和圍繞該第一周圍區域的一第二周圍區域；一第一保護環，位於該第一周圍區域中；一第二保護環，位於該第二周圍區域中；一可編程單元，包括：一中間絕緣層，位於該中心區域中且包括一U-形剖面輪廓；一第一電極，包括：位於該中間絕緣層的兩側上的一共同層，以及一連接層，包括一U-形剖面輪廓，位於該中間絕緣層的兩側和該底表面上，且連接至該共同層；以及一第二電極層，位於該中間絕緣層的一內表面上。該共同層的一底表面的一垂直水平高於該中間絕緣層的一底表面的一垂直水平。該第一保護環和該第一電極包括相反的電性類型，且該第一保護環和該第二保護環包括相反的電性類型。
本揭露的另一方面提供一種半導體元件的製備方法，包括：形成一隔離層於一基板中，以在一俯視圖中定義圍繞一中心區域的一第一周圍區域和圍繞該第一周圍區域的一第二周圍區域；形成一第一保護環於該第一周圍區域中；形成一第二保護環於該第二周圍區域中；以及形成一可編程單元於該中心區域，其包括：一中間絕緣層，位於該中心區域
中且包括一U-形剖面輪廓；一第一電極，包括：一共同層，位於該中間絕緣層的兩側上，其中該共同層的一底表面的一垂直水平高於該中間絕緣層的一底表面的一垂直水平；以及一連接層，包括一U-形剖面輪廓，位於該中間絕緣層的兩側和該底表面上，且連接至該共同層；以及一第二電極層，位於該中間絕緣層的一內表面上。該第一保護環和該第一電極包括相反的電性類型，且該第一保護環和該第二保護環包括相反的電性類型。
由於本揭露之半導體元件的設計，第一保護環和第二保護環可以為複數個可編程單元提供靜電放電的能力。其結果，可以提高半導體元件的可靠性和性能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。形成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
1A:半導體元件
1B:半導體元件
10:方法
30:方法
101:基板
101TS:頂表面
103:隔離層
105:第一周圍區域
107:第二周圍區域
109:中心區域
111:井區
111BS:底表面
113:共同接觸
115:第一接觸
200:可編程單元
210:第一電極
211:共同層
211BS:底表面
213:連接層
220:中間絕緣層
220BS:底表面
220IS:內表面
220S:兩側
230:第二電極層
230TS:頂表面
240:覆蓋層
301:第一保護環
301BS:底表面
303:第二保護環
303BS:底表面
401:第一介電層
510:硬罩幕層
511:硬罩幕開口
520:罩幕層
530:凹槽
540:摻雜層
550:第一絕緣材料
560:導電材料
570:第二絕緣材料
A-A’:線
B-B’:線
D1:距離
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S31:步驟
S33:步驟
S35:步驟
V1:垂直水平
V2:垂直水平
V3:垂直水平
V4:垂直水平
V5:垂直水平
V6:垂直水平
W1:寬度
W2:寬度
X:方向
Y:方向
Z:方向
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件(feature)並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。
圖1是流程圖，例示本揭露一實施例之半導體元件的製備方法。
圖2例示本揭露一實施例之中間半導體元件的俯視示意圖。
圖3是沿著圖2中的線A-A’所繪製的剖面示意圖。
圖4例示本揭露一實施例之中間半導體元件的俯視示意圖。
圖5是沿著圖4中的線A-A’所繪製的剖面示意圖。
圖6例示本揭露一實施例之中間半導體元件的俯視示意圖。
圖7是沿著圖6中的線A-A’所繪製的剖面示意圖。
圖8例示本揭露一實施例之中間半導體元件的俯視示意圖。
圖9至圖11是沿著圖8中的線A-A’所繪製的剖面示意圖，例示本揭露一實施例之製備半導體元件的部分流程圖。
圖12例示本揭露一實施例之中間半導體元件的俯視示意圖。
圖13至圖19是沿著圖12中的線A-A’所繪製的剖面示意圖，例示本揭露一實施例之製備半導體元件的部分流程圖。
圖20例示本揭露一實施例之中間半導體元件的俯視示意圖。
圖21是沿著圖20中的線A-A’所繪製的剖面示意圖。
圖22例示本揭露一實施例之中間半導體元件的俯視示意圖。
圖23和圖24是沿著圖22中的線A-A’所繪製的剖面示意圖。
圖25是流程圖，例示根據本揭露另一實施例之半導體元件的製備方法。
圖26例示本揭露另一實施例之中間半導體元件的俯視示意圖。
圖27是沿著圖26中的線A-A’所繪製的剖面示意圖。
圖28例示本揭露另一實施例之中間半導體元件的俯視示意圖。
圖29是沿著圖28中的線A-A’所繪製的剖面示意圖。
圖30例示本揭露另一實施例之中間半導體元件的俯視示意圖。
圖31是沿著圖30中的線A-A’所繪製的剖面示意圖。
圖32例示本揭露一實施例之中間半導體元件的俯視示意圖。
圖33和圖34是沿著圖32中的線A-A’所繪製的剖面示意圖。
以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此限定本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。另外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以定義所討論的不同實施例及/或結構之間的關係。
此外，其中用到與空間相關的用詞，例如：“在...下方”、“下方”、“較低的”、“上方”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。元件可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
應理解的是，當一個元件或層被稱為“連接到”或“耦合到”另一個元件或層時，它可以是直接連接或耦合到另一個元件或層，或者可能存在中間元件或層。
應理解的是，儘管本文可以使用第一、第二等用詞來描述各種元件，但是這些元件不應受到這些用詞的限制。除非另有說明，否則這些用詞僅用於區分一個元件與另一個元件。因此，例如，在不脫離本揭
露的教示的情況下，以下討論的第一元件、第一組件或第一部分可以被稱為第二元件、第二組件或第二部分。
除非上下文另外指出，否則本文在提及方位、佈局、位置、形狀、尺寸、數量或其他量度時所使用像是“相同”、“相等”、“平面”或“共平面”的用詞不一定表示完全相同的方位、佈局、位置、形狀、尺寸、數量或其他量度，而是旨在涵蓋在例如由於製造製程而產生的在可接受變化範圍內幾乎相同的方位、佈局、位置、形狀、尺寸、數量或其他量度。本文中可以使用用詞“實質上(substantially)”來反映此含義。舉例而言，被描述為“實質上相同”、“實質上相等”或“實質上平面”的項目可以正好相同、相等或平面，或者在例如由於製造製程而產生的在可接受變化範圍內可相同、相等或平面。
在本揭露中，半導體元件通常是指可以透過利用半導體特性來發揮功用的元件，並且電光元件、發光顯示元件、半導體電路、和電子元件都包括在半導體元件的類別中。
應注意的是，在本揭露的描述中，上方(above)或上(up)對應於方向Z的箭頭方向，下方(below)或下(down)對應相反於方向Z的箭頭方向。
應注意的是，用詞“形成(forming)”、“形成(formed)”、和“形式(form)”可以表示並且包括創造、構建(building)、圖案化、植入、或沉積元件、摻雜物、或材料的任何方法。形成方法的示例可以包括但不限於原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、濺鍍(sputtering)、共濺鍍(co-
sputtering)、旋塗(spin coating)、擴散、沉積、生長、植入(implantation)、微影(photolithography)、乾蝕刻、和濕蝕刻。
圖1是流程圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2例示本揭露一實施例之中間半導體元件的俯視示意圖。圖3是沿著圖2中的線A-A’所繪製的剖面示意圖。圖4例示本揭露一實施例之中間半導體元件的俯視示意圖。圖5是沿著圖4中的線A-A’所繪製的剖面示意圖。
參照圖1至圖5，在步驟S11，可以提供基板101，可以形成隔離層103於基板101中，以定義中心區域109和圍繞中心區域109的第一周圍區域105，並且可以形成井區111於中心區域109中。
參照圖2和圖3，基板101可以是塊狀半導體基板。塊狀半導體基板可以包括例如元素半導體像是矽或鍺或是化合物半導體像是矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他III-V族化合物半導體或II-VI族化合物半導體。
參照圖2和圖3，可以進行一系列沉積製程以沉積一襯墊氧化物層(未顯示)和一襯墊氮化物層(未顯示)於基板101上。可以形成包括隔離層103的圖案的罩幕層(未顯示)於襯墊氮化物層上。可以進行蝕刻製程，像是非等向性乾蝕刻製程，以形成沿著襯墊氧化物層、襯墊氮化物層、且延伸到基板101的溝槽。可以沉積絕緣材料到溝槽中並且可以隨後進行平坦化製程，像是化學機械研磨(chemical mechanical polishing)，直到暴露出基板101的頂表面101TS以移除多餘的填充材料，為後續處理步驟提供實質上平坦的表面，並同時形成隔離層103。絕緣材料可以例如是氧化矽、氮化矽、氮氧化矽、氧化氮化矽、或經氟化物摻雜
的矽酸鹽。
應注意的是，在本揭露中，氮氧化矽是指包含矽、氮和氧並且其中氧的比例大於氮的比例的物質。氧化氮化矽是指含有矽、氧和氮並且其中氮的比例大於氧的比例的物質。
參照圖2和圖3，隔離層103可以定義中心區域109和第一周圍區域105。在一些實施例中，中心區域109在俯視圖中可以是正方形或矩形，但不限於此。在一些實施例中，第一周圍區域105的寬度W1以及第一周圍區域105與中心區域109之間的距離D1可以實質上相同。在一些實施例中，第一周圍區域105的寬度W1以及第一周圍區域105與中心區域109之間的距離D1可以不同。例如，第一周圍區域105的寬度W1可以大於或小於第一周圍區域105與中心區域109之間的距離D1。
應注意的是，中心區域109可以包括基板101的一部分和基板101的一部分上方的空間。將元件描述為設置在中心區域109上意味著該元件設置在基板101的一部分的頂表面。將元件描述為設置在中心區域109中意味著該元件設置在基板101的一部分中。然而，元件的頂表面可以與基板101的一部分的頂表面齊平。將元件描述為設置在中心區域109上方意味著該元件設置在基板101的一部分的頂表面上方。因此，第一周圍區域105可以是基板101的另一部分。
應注意的是，在本揭露的描述中，元件(或部件)位於沿著維度Z之最高垂直水平(vertical level)的表面被稱為元件(或部件)的頂表面。元件(或部件)位於沿著維度Z之最低垂直水平的表面被稱為元件(或部件)的底表面。
參照圖4和圖5，可以形成罩幕層(未顯示)於基板101上以
暴露出中心區域109。可以進行植入製程(implantation process)以用p-型摻雜劑或n-型摻雜劑摻雜中心區域109。在植入製程之後，可以形成井區111於中心區域109中。井區111可以具有第一電性類型。應注意的是，用詞“電性類型(electrical type)”表示摻雜區為p-型或n-型。在本實施例中，井區111的第一電性類型可為p-型。在植入製程之後，可以移除罩幕層。
用詞“p-型摻雜劑”指的是當添加到本質(intrinsic)半導體材料時會產生價電子缺陷的雜質。在含矽半導體材料中，p-型摻雜劑的例子包括但不限於硼、鋁、鎵、或銦。用詞“n-型摻雜劑”是指當添加到本質半導體材料時向本質半導體材料貢獻自由電子的雜質。在含矽材料中，n-型摻雜劑的例子包括但不限於銻、砷、或磷。
在一些實施例中，可以進行退火製程以活化井區111。退火製程的溫度可以介於大約800℃至大約1250℃之間。退火製程可以具有介於大約1毫秒至大約500毫秒的製程持續時間。退火製程可以例如是快速熱退火(rapid thermal anneal)、雷射尖峰退火(laser spike anneal)、或閃光燈退火(flash lamp anneal)。
應注意的是，修飾本揭露所採用的成分、組分、或反應物之用量的用詞“大約”是指例如透過用於製備濃縮液或溶液的典型測量和液體處理程序可能產生的數量變化。此外，可能由於測量程序的疏忽錯誤、製造組合物或實施方法所使用成分的製造、來源或純度上的差異而產生變化。一方面，用詞“大約”是指在報告數值的10%以內。另一方面，用詞“大約”是指在報告數值的5%以內。又，另一方面，用詞“大約”是指在報告數值的10、9、8、7、6、5、4、3、2、或1%之內。
圖6例示本揭露一實施例之中間半導體元件的俯視示意圖。圖7是沿著圖6中的線A-A’所繪製的剖面示意圖。圖8例示本揭露一實施例之中間半導體元件的俯視示意圖。圖9至圖11是沿著圖8中的線A-A’所繪製的剖面示意圖，例示本揭露一實施例之製備半導體元件1A的部分流程圖。
參照圖1和圖6至圖9，在步驟S13，可以形成共同層211於井區111中，並且可以形成第一保護環301於第一周圍區域105中。
參照圖6和圖7，可以形成包括共同層211的圖案的罩幕層(未顯示)於基板101上以暴露出井區111的一部分。可以進行植入製程以用n-型摻雜劑摻雜井區111的暴露部分。在植入製程之後，可以形成共同層211於井區111中。共同層211可以具有與第一電性類型相反的第二電性類型(亦即，n-型)。在一些實施例中，共同層211的摻雜劑濃度可以大於井區111的摻雜劑濃度。
參照圖6和圖7，共同層211的底表面211BS的垂直水平V1可以高於井區111的底表面111BS的垂直水平V2。
在一些實施例中，可以進行退火製程以活化共同層211。退火製程的溫度可以介於大約800℃至大約1250℃之間。退火製程可以具有大約1毫秒至大約500毫秒的製程持續時間。退火製程可以例如是快速熱退火、雷射尖峰退火、或閃光燈退火。
參照圖8和圖9，可以形成罩幕層(未顯示)於基板101上以暴露出第一周圍區域105。可以進行植入製程以用p-型摻雜劑摻雜暴露的第一周圍區域105。在植入製程之後，可以形成第一保護環301於第一周圍區域105中。第一保護環301可以具有第一電性類型(亦即，p-型)。在
一些實施例中，第一保護環301的摻雜劑濃度可以大於井區111的摻雜劑濃度。在一些實施例中，第一保護環301的摻雜劑濃度和共同層211的摻雜劑濃度可以實質上相同。在一些實施例中，第一保護環301的摻雜劑濃度和共同層211的摻雜劑濃度可以不同。例如，第一保護環301的摻雜劑濃度可以大於或小於共同層211的摻雜劑濃度。在一些實施例中，第一保護環301可以包括與第一周圍區域105相同的寬度。
參照圖8和圖9，第一保護環301的底表面301BS的垂直水平V3和共同層211的底表面211BS的垂直水平V1可以實質上相同。在一些實施例中，第一保護環301的底表面301BS的垂直水平V3與共同層211的底表面211BS的垂直水平V1可以不同。例如，第一保護環301的底表面301BS的垂直水平V3可以大於或小於共同層211的底表面211BS的垂直水平V1。
在一些實施例中，可以進行退火製程以活化第一保護環301。退火製程的溫度可以介於大約800℃至大約1250℃之間。退火製程可以具有大約1毫秒至大約500毫秒的製程持續時間。退火製程可以例如是快速熱退火、雷射尖峰退火、或閃光燈退火。
圖12例示本揭露一實施例之中間半導體元件的俯視示意圖。圖13至圖19是沿圖12中的線A-A’所繪製的剖面示意圖。圖20例示本揭露一實施例之中間半導體元件的俯視示意圖。圖21是沿著圖20中的線A-A’所繪製的剖面示意圖。
參照圖1和圖10至圖13，在步驟S15，可以形成複數個凹槽530於井區111中。
參照圖10，可以形成硬罩幕層510於基板101上。在一些實
施例中，硬罩幕層510可以包括例如氮化矽、氮氧化矽、或氧化氮化矽。
或者，在一些實施例中，硬罩幕層510可以包括例如碳膜。用詞“碳膜”在本文中用於描述其質量主要為碳、其結構主要由碳原子定義、或其物理和化學性質由其碳含量支配的材料。用詞“碳膜”意味著排除簡單地為包括碳的混合物或化合物的材料，例如介電材料，像是經碳摻雜的氮氧化矽、經碳摻雜的氧化矽、或經碳摻雜的多晶矽。
可以透過包括將由一種或多種碳氫化合物組成的處理氣體混合物引入處理室的製程來沉積碳膜。碳氫化合物具有式CxHy，其中x的範圍介於2至4之間，y的範圍介於2至10之間。碳氫化合物可以例如是丙烯(C3H6)、丙炔(C3H4)、丙烷(C3H8)、丁烷(C4H10)、丁烯(C4H8)、丁二烯(C4H6)、或乙炔(C2H2)、或前述之組合。
在一些實施例中，可以透過將基板溫度保持在介於大約100℃至大約700℃之間、或介於大約350℃至大約550℃之間來從處理氣體混合物沉積碳膜。在一些實施例中，可以透過將腔室壓力保持在介於大約1托至大約20託之間來從處理氣體混合物沉積碳膜。在一些實施例中，可以透過以介於大約50sccm至大約2000sccm之間的流速分別引入碳氫氣體、和任何惰性、或反應性氣體來從處理氣體混合物沉積碳膜。
在一些實施例中，處理氣體混合物可以進一步包括惰性氣體，像是氬氣。然而，也可以使用其他惰性氣體，像是氮氣或其他稀有氣體(noble gases)，像是氦氣。惰性氣體可用於控制碳膜的密度和沈積速率。此外，可以將多種氣體添加到處理氣體混合物中以改變碳膜的性質。氣體可以是反應性氣體，像是氫氣、氨氣、氫氣和氮氣的混合物、或前述之組合。添加氫氣或氨氣可用於控制碳膜的氫的比例以控制層的性質，像
是蝕刻選擇性、化學機械研磨抗性(resistance property)、和反射率。在一些實施例中，可以將反應氣體和惰性氣體的混合物添加到處理氣體混合物中以沉積碳膜。
在一些實施例中，碳膜可以包括碳和氫原子，其可以是在大約10%氫至大約60%氫的範圍內可調整的碳：氫比。控制碳膜的氫的比例可以分別調整蝕刻抗性和化學機械研磨抗性。
或者，在一些實施例中，硬罩幕層510可以包括例如氮化硼、氮化硼矽、氮化硼磷、氮化矽碳硼、或其類似材料。硬罩幕層510的製作技術可以包括成膜製程和處理製程。詳細地，在成膜製程中，可引入第一前驅物(可為基於硼(boron-based)的前驅物)至基板101之上以形成基於硼的層。隨後，在處理製程中，可引入第二前驅物(可為基於氮的(nitrogen-based)前驅物)以與基於硼的層反應並將基於硼的層轉變成硬罩幕層510。
參照圖10，可以形成罩幕層520於硬罩幕層510上。罩幕層520可以包括該些凹槽530的圖案。在一些實施例中，罩幕層520可以是光阻層。
參照圖11，可以進行硬罩幕蝕刻製程以移除部分的硬罩幕層510並且可以將罩幕層520的圖案轉移到硬罩幕層510。硬罩幕蝕刻製程的硬罩幕層510的蝕刻速率可以比硬罩幕蝕刻製程的基板101的蝕刻速率快。例如，在硬罩幕蝕刻製程期間，硬罩幕層510與基板101的蝕刻速率比可以介於大約100：1至大約1.05：1之間。於另一例子中，在硬罩幕蝕刻製程期間，硬罩幕層510與基板101的蝕刻速率比可以介於大約100：1至大約10：1之間。在硬罩幕蝕刻製程之後，可以沿著硬罩幕層510形成複數個
硬罩幕開口511。可以經由該些硬罩幕開口511暴露出部分的共同層211。在形成該些硬罩幕開口511之後，可以移除罩幕層520。
參照圖12和圖13，可以進行使用硬罩幕層510作為罩幕的凹槽蝕刻製程以移除部分的共同層211和部分的井區111，從而形成該些凹槽530。在一些實施例中，在凹槽蝕刻製程期間，共同層211與硬罩幕層510的蝕刻速率比可以介於大約100：1至大約1.05：1之間、介於大約15：1至大約2：1之間、或介於大約10：1至大約2：1之間。在一些實施例中，在凹槽蝕刻製程期間，井區111與硬罩幕層510的蝕刻速率比可以介於大約100：1至大約1.05：1之間、介於大約15：1至大約2：1之間、或介於大約10：1至大約2：1之間。該些凹槽530可以將共同層211分成多個區段。
參照圖1、圖14、和圖15，在步驟S17，可以形成複數個連接層213於井區111中，並且該些連接層213和共同層211構成第一電極210。
參照圖14，可以共形地形成摻雜層540於硬罩幕層510上和該些凹槽530的內表面上。摻雜層540可以包括例如砷矽酸鹽玻璃且可以用作摻雜劑來源以形成該些連接層213。
參照圖15，可以沿著該些凹槽530形成該些連接層213，其與摻雜層540相鄰且連接至第一電極210。該些連接層213可以重新連接先前被該些凹槽530分開的共同層211的該些區段。該些連接層213的製作技術可以包括例如摻雜層540的固相擴散或其他可應用的製程。在形成該些連接層213之後，可以移除摻雜層540。
在一些實施例中，該些連接層213可以具有與共同層211相同的電性類型(亦即，第一電性類型)。在一些實施例中，該些連接層213
的摻雜劑濃度和共同層211的摻雜劑濃度可以實質上相同。在一些實施例中，該些連接層213的摻雜劑濃度和共同層211的摻雜劑濃度可以不同。例如，該些連接層213的摻雜劑濃度可以小於或大於共同層211的摻雜劑濃度。
在一些實施例中，第一電極210的電性類型和井區111的電性類型可以彼此相反，這可以透過在第一電極210和井區111之間的界面處配置一P-N接合面(junction)來為第一電極210提供額外的電性隔離。
參照圖1和圖16至圖21，在步驟S19，可以形成複數個中間絕緣層220於該些凹槽530中、可以形成複數個第二電極層230於該些中間絕緣層220上、可以形成複數個覆蓋層240於該些第二電極層230上，且第一電極210、該些中間絕緣層220、和該些第二電極層230構成複數個可編程單元200。
參照圖16，可以共形地形成一層第一絕緣材料550於硬罩幕層510的頂表面上和該些凹槽530的內表面上。第一絕緣材料550可以包括例如氧化物、氮化物、氮氧化物、矽酸鹽(例如：金屬矽酸鹽)、鋁酸鹽、鈦酸鹽、高介電常數(high-k)介電材料、或前述之組合。在一些實施例中，第一絕緣材料550的製作技術可以包括合適的沉積製程，例如，化學氣相沉積、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition)、原子層沉積、蒸發、化學溶液沉積、或其他合適的沉積製程。絕緣層的厚度可以根據沉積製程以及所使用材料的成分和數量而變化。例如，第一絕緣材料550層的厚度可以介於大約10埃至大約50埃之間。
高介電常數介電材料(具有大於7.0的介電常數)的例子包
括但不限於金屬氧化物，像是氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鑭、氧化鋁鑭、氧化鋯、氧化鋯矽、氮氧化鋯矽、氧化鉭、氧化鈦、氧化鈦鍶鋇、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鋁、氧化鉭鈧鉛、鈮酸鉛鋅。高介電常數介電材料更可以包括摻雜劑，像是鑭和鋁。
在一些實施例中，第一絕緣材料550層可以包括多層。例如，第一絕緣材料550層可以包括氧化物-氮化物-氧化物(ONO)結構。於另一例子中，第一絕緣材料550層可以包括由氧化矽形成的底層和由高介電常數介電材料形成的頂層。
在一些實施例中，可以共形地形成界面層(未顯示)於該些凹槽530的內表面和第一絕緣材料550層之間。界面層可以包括例如氧化矽、氮化矽、氮氧化矽、其他半導體氧化物、或前述之組合。可以使用任何合適的製程將界面層形成為任何合適的厚度，包括熱生長、原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、旋塗沉積、或其他合適的沉積製程。例如，界面層的厚度可以介於大約7埃至12埃之間、或介於大約8埃至10埃之間。界面層可以促進第一絕緣材料550層的形成。
參照圖17，可以形成一層導電材料560於第一絕緣材料550層上，並完全填充該些凹槽530。在一些實施例中，導電材料560可以例如是多晶矽、多晶矽鍺、或前述之組合。在一些實施例中，導電材料560層可以摻雜有像是磷、砷、銻、或硼的摻雜劑。在一些實施例中，導電材料560層可以包括與第一電極210的電性類型相同的電性類型。在一些實施例中，導電材料560層的電性類型和第一電極210的電性類型可以彼此相反。在一些實施例中，導電材料560可以例如是鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮
化物(例如，氮化鈦)、過渡金屬鋁化物、或前述之組合。
在一些實施例中，導電材料560層可以包括多層，像是底層(未顯示)和形成於底層上的頂層(未顯示)。底層可以包括例如經摻雜的多晶矽、經摻雜的多晶矽鍺、或前述之組合。頂層可以包括例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物、或前述之組合。
參照圖18，可以進行凹槽蝕刻製程以移除部分的導電材料560。在凹槽蝕刻製程之後，導電材料560層可以分別對應地於凹槽530中轉變成第二電極層230。第二電極層230的頂表面230TS的垂直水平V4可以低於基板101的頂表面。
在一些實施例中，在凹槽蝕刻製程期間，導電材料560與第一絕緣材料550的蝕刻速率比可以介於大約100：1至大約1.05：1之間、介於大約15：1至大約2：1之間、或介於大約10：1至大約2：1之間。在一些實施例中，凹槽蝕刻製程可以是等向性蝕刻製程，像是濕蝕刻。在一些實施例中，凹槽蝕刻製程可以是非等向性蝕刻製程，像是非等向性乾蝕刻製程。
參照圖19，可以形成一層第二絕緣材料570於該些第二電極層230和第一絕緣材料550層上。第二絕緣材料570層可以完全填充該些凹槽530。在一些實施例中，第二絕緣材料570可以例如是氧化物、氮化物、氮氧化物、矽酸鹽(例如：金屬矽酸鹽)、鋁酸鹽、鈦酸鹽、高介電常數(high-k)介電材料、或前述之組合。在一些實施例中，第二絕緣材料570的製作技術可以包括合適的沉積製程，例如，化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、蒸發、化學溶液沉積、或其他合適的沉
積製程。
參照圖20和圖21，可以進行平坦化製程，像是化學機械研磨，直到暴露出基板101的頂表面以移除多餘的材料，為後續處理步驟提供實質上平坦的表面。在平坦化製程之後，該些凹槽530中剩餘的第一絕緣材料550可以被稱為中間絕緣層220。該些凹槽530中剩餘的第二絕緣材料570可以被稱為覆蓋層240。第一電極210、該些中間絕緣層220、和該些第二電極層230構成井區111中的該些可編程單元200。在一些實施例中，該些覆蓋層240也可以稱為該些可編程單元200的一部分。
為了描述的簡潔、清楚和方便，僅描述一層中間絕緣層220、一層第二電極層230、一層覆蓋層240、和一層連接層213。
中間絕緣層220可以包括U-形剖面輪廓。第一電極210的共同層211可以設置在中間絕緣層的兩側220S上。共同層211的底表面211BS的垂直水平V1可以高於中間絕緣層220的底表面220BS的垂直水平V5。連接層213可以包括U-形剖面輪廓。連接層213可以設置在中間絕緣層220的兩側220S和底表面220BS上。連接層213可以連接分別設置在中間絕緣層220的兩側220S上的共同層211。第二電極層230可以設置在中間絕緣層220的內表面220IS上。
圖22例示本揭露一實施例之中間半導體元件的俯視示意圖。圖23和圖24是沿著圖22中的線A-A’和B-B’所繪製的剖面示意圖。為清楚起見，可能會省略俯視圖中的某些元件。
參照圖1和圖22至圖24，在步驟S21，可以形成共同接觸113於共同層211上，並且可以形成複數個第一接觸115於該些第二電極層230上。
參照圖22至圖24，可以形成第一介電層401於基板101上，且第一介電層401可以包括例如二氧化矽、未經摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低介電常數(low-k)介電層、化學氣相沉積低介電常數介電層、或前述之組合。在一些實施例中，第一介電層401可以包括自平面化材料(self-planarizing material)，像是旋塗玻璃，或旋塗低介電常數介電材料，像是SiLKTM。自平坦化介電材料的使用可以避免進行後續平坦化步驟的需要。在一些實施例中，第一介電層401的製作技術可以包括沉積製程，包括例如化學氣相沉積、電漿增強化學氣相沉積、蒸發、或旋塗。在一些實施例中，可以進行平坦化製程，像是化學機械研磨，以為後續處理步驟提供實質上平坦的表面。
參照圖22至圖24，可以沿著第一介電層401形成共同接觸113於共同層211上。在一些實施例中，共同接觸113可以接地以向該些可編程單元200提供基線電壓(baseline voltage)。在一些實施例中，共同接觸113可以被配置為電性耦合到外部電壓源。外部電壓源可以接地或可以設置在介於大約0.0伏特至大約-2.0伏特之間。在一些實施例中，共同接觸113可以包括例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物、或前述之組合。
為了描述的簡潔、清楚和方便，僅描述一個第一接觸115。
參照圖22至圖24，可以沿著第一介電層401和覆蓋層240形成第一接觸115於第二電極層230上。第一接觸115可以電性耦合到外部電壓，其可在編程步驟期間提供編程電壓。編程電壓可以在介於大約+4.0伏特至大約+6.0伏特之間。在一些實施例中，第一接觸115可以包括例如
鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物、或前述之組合。
在本實施例的示例性編程步驟中，可以透過選定的第一接觸115中的一者將編程電壓施加到半導體元件1A，並且共同接觸113可以電性耦合到接地電位。對應於選定的第一接觸115的中間絕緣層220可以在編程電壓下受到應力。其結果，中間絕緣層220可能被破壞以形成連接第一電極210和第二電極層230的連續路徑。也就是說，對應於選定的第一接觸115的可編程單元200被熔斷。
圖25是流程圖，例示根據本揭露另一實施例之半導體元件1B的製備方法30。圖26例示本揭露另一實施例之中間半導體元件的俯視示意圖。圖27是沿著圖26中的線A-A’所繪製的剖面示意圖。圖28例示本揭露另一實施例之中間半導體元件的俯視示意圖。圖29是沿著圖28中的線A-A’所繪製的剖面示意圖。
參照圖26至圖29，在步驟S31中，可以提供基板101，可以形成隔離層103於基板101中以定義中心區域109、圍繞中心區域109的第一周圍區域105、和圍繞第一周圍區域105的第二周圍區域107，並且可以形成井區111於中心區域109中。
參照圖26和圖27，可以透過類似於圖2和圖3所示的步驟形成基板101和隔離層103，在此不再重複其描述。
參照圖28和29，可以透過類似於圖4和圖5所示的步驟形成井區111，在此不再重複其描述。
圖30例示本揭露另一實施例之中間半導體元件的俯視示意
圖。圖31是沿著圖30中的線A-A’所繪製的剖面示意圖。圖32例示本揭露一實施例之中間半導體元件的俯視示意圖。圖33和圖34是沿著圖32中的線A-A’所繪製的剖面示意圖。
參照圖26、圖30、和圖31，在步驟S33，可以形成第一保護環301於第一周圍區域105中，並且可以形成第二保護環303於第二周圍區域107中。
參照圖30和圖31，可以透過類似於圖8和圖9所示的步驟形成第一保護環301，在此不再重複其描述。
參照圖30和圖31，可以形成罩幕層(未顯示)於基板101上以暴露出第二周圍區域107。可以進行植入製程以用n-型摻雜劑摻雜暴露的第二周圍區域107。在植入製程之後，可以形成第二保護環303於第二周圍區域107中。第二保護環303可以具有第二電性類型(亦即，n-型)。在一些實施例中，第二保護環303的摻雜劑濃度可以大於井區111的摻雜劑濃度。在一些實施例中，第二保護環303的摻雜劑濃度和第一保護環301的摻雜劑濃度可以實質上相同。在一些實施例中，第二保護環303的摻雜劑濃度和第一保護環301的摻雜劑濃度可以不同。例如，第二保護環303的摻雜劑濃度可以大於或小於第一保護環301的摻雜劑濃度。
參照圖30和圖31，第一保護環301的底表面301BS的垂直水平V3和第二保護環303的底表面303BS的垂直水平V6可以實質上相同。在一些實施例中，第一保護環301的底表面301BS的垂直水平V3和第二保護環303的底表面303BS的垂直水平V6可以不同。例如，第一保護環301的底表面301BS的垂直水平V3可以大於或小於第二保護環303的底表面303BS的垂直水平V6。
參照圖30和圖31，在一些實施例中，第一保護環301的寬度W1和第二保護環303的寬度W2可以實質上相同。在一些實施例中，第一保護環301的寬度W1和第二保護環303的寬度W2可以不同。例如，第一保護環301的寬度W1可以大於或小於第二保護環303的寬度W2。
在一些實施例中，可以進行退火製程以活化第一保護環301和第二保護環303。退火製程的溫度可以介於大約800℃至大約1250℃之間。退火製程可以具有大約1毫秒至大約500毫秒的製程持續時間。退火製程可以例如是快速熱退火、雷射尖峰退火、或閃光燈退火。
參照圖26和圖32至圖34，在步驟S35，可以形成複數個可編程單元200於中心區域109中，可以形成共同接觸113於該些可編程單元200的共同層211上，並且可以形成複數個第一接觸115於該些可編程單元200的複數個第二電極層230上。
參照圖32至圖34，可以透過類似於圖6至圖24所示的步驟形成共同層211、連接層213、中間絕緣層220、第二電極層230、覆蓋層240、第一介電層401、共同接觸113、和第一接觸115，在此不再重複其描述。
本揭露的一方面提供一種半導體元件，包括一隔離層，位於一基板中，以在一俯視圖中定義圍繞一中心區域的一第一周圍區域；一第一保護環，位於該第一周圍區域中；以及一可編程單元，包括：一中間絕緣層，位於該中心區域中且包括一U-形剖面輪廓；一第一電極，包括：位於該中間絕緣層的兩側上的一共同層，以及一連接層，包括一U-形剖面輪廓，位於該中間絕緣層的兩側和該底表面上，且連接至該共同層；以及一第二電極層，位於該中間絕緣層的一內表面上。該共同層的一底表面的
一垂直水平高於該中間絕緣層的一底表面的一垂直水平。該第一保護環和該第一電極包括相反的電性類型。
本揭露的另一方面提供一種半導體元件，包括：一隔離層，位於一基板中，以在一俯視圖中定義圍繞一中心區域的一第一周圍區域和圍繞該第一周圍區域的一第二周圍區域；一第一保護環，位於該第一周圍區域中；一第二保護環，位於該第二周圍區域中；一可編程單元，包括：一中間絕緣層，位於該中心區域中且包括一U-形剖面輪廓；一第一電極，包括：位於該中間絕緣層的兩側上的一共同層，以及一連接層，包括一U-形剖面輪廓，位於該中間絕緣層的兩側和該底表面上，且連接至該共同層；以及一第二電極層，位於該中間絕緣層的一內表面上。該共同層的一底表面的一垂直水平高於該中間絕緣層的一底表面的一垂直水平。該第一保護環和該第一電極包括相反的電性類型，且該第一保護環和該第二保護環包括相反的電性類型。
本揭露的另一方面提供一種半導體元件的製備方法，包括：形成一隔離層於一基板中，以在一俯視圖中定義圍繞一中心區域的一第一周圍區域和圍繞該第一周圍區域的一第二周圍區域；形成一第一保護環於該第一周圍區域中；形成一第二保護環於該第二周圍區域中；以及形成一可編程單元於該中心區域，其包括：一中間絕緣層，位於該中心區域中且包括一U-形剖面輪廓；一第一電極，包括：一共同層，位於該中間絕緣層的兩側上，其中該共同層的一底表面的一垂直水平高於該中間絕緣層的一底表面的一垂直水平；以及一連接層，包括一U-形剖面輪廓，位於該中間絕緣層的兩側和該底表面上，且連接至該共同層；以及一第二電極層，位於該中間絕緣層的一內表面上。該第一保護環和該第一電極包括相
反的電性類型，且該第一保護環和該第二保護環包括相反的電性類型。
由於本揭露之半導體元件的設計，第一保護環301和第二保護環303可以為複數個可編程單元200提供靜電放電的能力。其結果，可以提高半導體元件1A、1B的可靠性和性能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，且以其他製程或前述之組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中該之製程、機械、製造、物質形成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文該之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質形成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質形成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1A:半導體元件
101:基板
103:隔離層
105:第一周圍區域
109:中心區域
111:井區
115:第一接觸
200:可編程單元
213:連接層
220:中間絕緣層
230:第二電極層
240:覆蓋層
301:第一保護環
401:第一介電層
B-B’:線
Z:方向
Claims (21)
- 一種半導體元件，包括： 一隔離層，位於一基板中，以在一俯視圖中定義圍繞一中心區域的一第一周圍區域； 一第一保護環，位於該第一周圍區域中；以及 一可編程單元，包括： 一中間絕緣層，位於該中心區域中且包括一U-形剖面輪廓； 一第一電極，包括： 一共同層，位於該中間絕緣層的兩側上，其中該共同層的一底表面的一垂直水平高於該中間絕緣層的一底表面的一垂直水平；以及 一連接層，包括一U-形剖面輪廓，位於該中間絕緣層的兩側和該底表面上，且連接至該共同層；以及 一第二電極層，位於該中間絕緣層的一內表面上； 其中該第一保護環和該第一電極包括相反的電性類型。
- 如請求項1所述之半導體元件，其中該第一電極包括n-型雜質且該第一保護環包括p-型雜質。
- 如請求項2所述之半導體元件，其中該第一保護環的一底表面的一垂直水平與該共同層的該底表面的該垂直水平實質上相同。
- 如請求項2所述之半導體元件，其中該第一保護環的一底表面的一垂直水平與該共同層的該底表面的該垂直水平不同。
- 如請求項2所述之半導體元件，其中該可編程單元包括一覆蓋層，位於該第二電極層上。
- 如請求項5所述之半導體元件，更包括位於該共同層上的一共同接觸、沿著該覆蓋層且位於該第二電極層上的一第一接觸、以及位於該中心區域中的一井區，其中該可編程單元位於該井區中。
- 如請求項6所述之半導體元件，其中該井區包括n-型雜質。
- 如請求項6所述之半導體元件，其中該井區包括p-型雜質。
- 一種半導體元件，包括： 一隔離層，位於一基板中，以在一俯視圖中定義圍繞一中心區域的一第一周圍區域和圍繞該第一周圍區域的一第二周圍區域； 一第一保護環，位於該第一周圍區域中； 一第二保護環，位於該第二周圍區域中； 一可編程單元，包括： 一中間絕緣層，位於該中心區域中且包括一U-形剖面輪廓； 一第一電極，包括： 一共同層，位於該中間絕緣層的兩側上，其中該共同層的一底表面的一垂直水平高於該中間絕緣層的一底表面的一垂直水平；以及 一連接層，包括一U-形剖面輪廓，位於該中間絕緣層的兩側和該底表面上，且連接至該共同層；以及 一第二電極層，位於該中間絕緣層的一內表面上； 其中該第一保護環和該第一電極包括相反的電性類型，且該第一保護環和該第二保護環包括相反的電性類型。
- 如請求項9所述之半導體元件，其中該第一電極包括n-型雜質，該第一保護環包括p-型雜質，且該第二保護環包括n-型雜質。
- 如請求項10所述之半導體元件，其中該第一保護環的一底表面的一垂直水平與該共同層的該底表面的該垂直水平實質上相同。
- 如請求項10所述之半導體元件，其中該第一保護環的一底表面的一垂直水平與該共同層的該底表面的該垂直水平不同。
- 如請求項10所述之半導體元件，該可編程單元包括一覆蓋層，其中該可編程單元包括位於該第二電極層上的一覆蓋層。
- 如請求項13所述之半導體元件，更包括位於該共同層上的一共同接觸、沿著該覆蓋層且位於該第二電極層上的一第一接觸、以及位於該中心區域中的一井區，其中該可編程單元位於該井區中。
- 如請求項14所述之半導體元件，其中該井區包括n-型雜質。
- 如請求項14所述之半導體元件，其中該井區包括p-型雜質。
- 如請求項14所述之半導體元件，其中該第一保護環的該底表面的該垂直水平與該第二保護環的一底表面的一垂直水平實質上相同。
- 如請求項14所述之半導體元件，其中該第一保護環的該底表面的該垂直水平與該第二保護環的一底表面的一垂直水平不同。
- 如請求項14所述之半導體元件，其中該第一保護環的一寬度和該第二保護環的一寬度實質上相同。
- 如請求項14所述之半導體元件，其中該第一保護環的一寬度和該第二保護環的一寬度不同。
- 如請求項14所述之半導體元件，其中該第一周圍區域的一寬度小於該第一周圍區域和該中心區域之間的一距離。
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| TW111130998A TWI825927B (zh) | 2022-06-02 | 2022-08-17 | 具有保護環的半導體元件 |
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Citations (5)
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2022
- 2022-08-17 TW TW111130998A patent/TWI825927B/zh active
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