JPH09283752A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
- Publication number
- JPH09283752A JPH09283752A JP8090806A JP9080696A JPH09283752A JP H09283752 A JPH09283752 A JP H09283752A JP 8090806 A JP8090806 A JP 8090806A JP 9080696 A JP9080696 A JP 9080696A JP H09283752 A JPH09283752 A JP H09283752A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- gate
- conductivity
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 素子中央部の第２ゲート電位の浮きを防止し
て、素子耐圧の低下を改善することが可能な技術を提供
する。 【解決手段】 第２ゲートを構成するＰ型高濃度領域
（Ｐ＋領域）（第２ゲート領域）７が、Ｐ型基板２内の
Ｎ型ソース領域３およびドレイン領域４を囲む周囲部８
だけでなく、各ソース領域３およびドレイン領域４に近
接する中央部９にも形成されている。これにより、第２
ゲート領域７が形成される周囲部８が素子領域（ソース
領域３およびドレイン領域４）が形成される中央部９か
ら離れても、素子中央部の第２ゲート電位は浮かなくな
る。
て、素子耐圧の低下を改善することが可能な技術を提供
する。 【解決手段】 第２ゲートを構成するＰ型高濃度領域
（Ｐ＋領域）（第２ゲート領域）７が、Ｐ型基板２内の
Ｎ型ソース領域３およびドレイン領域４を囲む周囲部８
だけでなく、各ソース領域３およびドレイン領域４に近
接する中央部９にも形成されている。これにより、第２
ゲート領域７が形成される周囲部８が素子領域（ソース
領域３およびドレイン領域４）が形成される中央部９か
ら離れても、素子中央部の第２ゲート電位は浮かなくな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型半導体装
置に関し、特に、ソース領域およびドレイン領域間に絶
縁膜を介して設けられる第１ゲートとともに、ソース領
域に導通された半導体領域が第２ゲートとして用いられ
るＭＩＳ型半導体装置に適用して有効な技術に関する。
置に関し、特に、ソース領域およびドレイン領域間に絶
縁膜を介して設けられる第１ゲートとともに、ソース領
域に導通された半導体領域が第２ゲートとして用いられ
るＭＩＳ型半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】ＭＩＳ型半導体装置の代表として知られ
るＭＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕ
ｃｔｏｒ）型半導体装置（以下、単にＭＯＳトランジス
タと称する）において、第１導電型（例えばＰ型）の半
導体領域内に第２導電型（例えばＮ型）のソース領域お
よびドレイン領域が形成されるとともに、ソース領域お
よびドレイン領域の周囲部に両領域を囲むように第１導
電型（Ｐ型）の高濃度領域が形成され、ソース領域およ
びドレイン領域間に絶縁膜を介して第１ゲートが設けら
れ、前記高濃度領域がソース領域に導通されて第２ゲー
トとして用いられる構造のものが知られている。
るＭＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕ
ｃｔｏｒ）型半導体装置（以下、単にＭＯＳトランジス
タと称する）において、第１導電型（例えばＰ型）の半
導体領域内に第２導電型（例えばＮ型）のソース領域お
よびドレイン領域が形成されるとともに、ソース領域お
よびドレイン領域の周囲部に両領域を囲むように第１導
電型（Ｐ型）の高濃度領域が形成され、ソース領域およ
びドレイン領域間に絶縁膜を介して第１ゲートが設けら
れ、前記高濃度領域がソース領域に導通されて第２ゲー
トとして用いられる構造のものが知られている。
【０００３】ここで、第２ゲートを構成する高濃度領域
（以下、第２ゲート領域と称する）は、ソース領域に導
通されることによりそれと同電位に保たれて、ＭＯＳト
ランジスタを安定に動作させるように働く。
（以下、第２ゲート領域と称する）は、ソース領域に導
通されることによりそれと同電位に保たれて、ＭＯＳト
ランジスタを安定に動作させるように働く。
【０００４】このように、第１ゲートとともに第２ゲー
トを有するＭＯＳトランジスタは、例えば（株）オーム
社発行、「ＩＣ活用マニュアル」、昭和４５年５月１０
日発行、Ｐ３１〜Ｐ３２に記載されている。
トを有するＭＯＳトランジスタは、例えば（株）オーム
社発行、「ＩＣ活用マニュアル」、昭和４５年５月１０
日発行、Ｐ３１〜Ｐ３２に記載されている。
【０００５】最近のＭＯＳトランジスタの微細化、ある
いは高出力化に伴って、ＭＯＳトランジスタを形成する
半導体チップのサイズはますます大型化してきている。
これに従い、半導体チップ上において、第２ゲートを構
成する第２ゲート領域が形成される周囲部は、ソース領
域およびドレイン領域からなる素子領域が形成される中
央部から距離的に離れざるを得なくなってきている。
いは高出力化に伴って、ＭＯＳトランジスタを形成する
半導体チップのサイズはますます大型化してきている。
これに従い、半導体チップ上において、第２ゲートを構
成する第２ゲート領域が形成される周囲部は、ソース領
域およびドレイン領域からなる素子領域が形成される中
央部から距離的に離れざるを得なくなってきている。
【０００６】
【発明が解決しようとする課題】前記したように、ＭＯ
Ｓトランジスタを形成する半導体チップ上において、第
２ゲート領域が形成される周囲部が素子領域が形成され
る中央部から離れてくると、この離間距離が大きくなる
ほど素子中央部における第２ゲート電位が浮いてくるよ
うになる。
Ｓトランジスタを形成する半導体チップ上において、第
２ゲート領域が形成される周囲部が素子領域が形成され
る中央部から離れてくると、この離間距離が大きくなる
ほど素子中央部における第２ゲート電位が浮いてくるよ
うになる。
【０００７】このように素子中央部における第２ゲート
電位が浮いてくると、ＭＯＳトランジスタのソース領域
およびドレイン領域から空乏層が広がり易くなるので、
素子耐圧が低下するという問題がある。
電位が浮いてくると、ＭＯＳトランジスタのソース領域
およびドレイン領域から空乏層が広がり易くなるので、
素子耐圧が低下するという問題がある。
【０００８】このため、サージ電圧などが加わった場合
には、ＭＯＳトランジスタが破壊し易くなるという不都
合が生ずる。
には、ＭＯＳトランジスタが破壊し易くなるという不都
合が生ずる。
【０００９】本発明の目的は、素子中央部における第２
ゲート電位の浮きを防止して、素子耐圧の低下を改善す
ることが可能な技術を提供することにある。
ゲート電位の浮きを防止して、素子耐圧の低下を改善す
ることが可能な技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１２】（１）本発明のＭＩＳ型半導体装置は、第
１導電型の半導体領域内に第２導電型のソース領域およ
びドレイン領域が形成されるとともに、前記ソース領域
およびドレイン領域の周囲部に両領域を囲むように第１
導電型の高濃度領域が形成され、前記ソース領域および
ドレイン領域間に絶縁膜を介して第１ゲートが設けら
れ、前記高濃度領域が前記ソース領域に導通されて第２
ゲートとして用いられるＭＩＳ型半導体装置であって、
前記ソース領域に導通される第１導電型の高濃度領域
が、前記第１導電型の半導体領域内の前記ソース領域お
よびドレイン領域に近接する中央部にも形成されてい
る。
１導電型の半導体領域内に第２導電型のソース領域およ
びドレイン領域が形成されるとともに、前記ソース領域
およびドレイン領域の周囲部に両領域を囲むように第１
導電型の高濃度領域が形成され、前記ソース領域および
ドレイン領域間に絶縁膜を介して第１ゲートが設けら
れ、前記高濃度領域が前記ソース領域に導通されて第２
ゲートとして用いられるＭＩＳ型半導体装置であって、
前記ソース領域に導通される第１導電型の高濃度領域
が、前記第１導電型の半導体領域内の前記ソース領域お
よびドレイン領域に近接する中央部にも形成されてい
る。
【００１３】（２）本発明のＭＩＳ型半導体装置は、第
２導電型の半導体領域内に第１導電型のウエル領域が形
成され、前記第１導電型のウエル領域内に第２導電型の
ソース領域およびドレイン領域が形成されるとともに、
前記第２導電型の半導体領域内に第１導電型のソース領
域およびドレイン領域が形成され、前記第２導電型ある
いは第１導電型の各ソース領域およびドレイン領域の周
囲部に各々両領域を囲むように第１導電型あるいは第２
導電型の高濃度領域が形成され、前記第２導電型あるい
は第１導電型の各ソース領域およびドレイン領域間に各
々絶縁膜を介して第１ゲートが設けられ、前記各高濃度
領域が前記各ソース領域に導通されて第２ゲートとして
用いられるＭＩＳ型半導体装置であって、前記ソース領
域に導通される第１導電型あるいは第２導電型の各高濃
度領域が、前記第１導電型のウエル領域内あるいは第２
導電型の半導体領域内の各ソース領域およびドレイン領
域に近接する中央部にも形成されている。
２導電型の半導体領域内に第１導電型のウエル領域が形
成され、前記第１導電型のウエル領域内に第２導電型の
ソース領域およびドレイン領域が形成されるとともに、
前記第２導電型の半導体領域内に第１導電型のソース領
域およびドレイン領域が形成され、前記第２導電型ある
いは第１導電型の各ソース領域およびドレイン領域の周
囲部に各々両領域を囲むように第１導電型あるいは第２
導電型の高濃度領域が形成され、前記第２導電型あるい
は第１導電型の各ソース領域およびドレイン領域間に各
々絶縁膜を介して第１ゲートが設けられ、前記各高濃度
領域が前記各ソース領域に導通されて第２ゲートとして
用いられるＭＩＳ型半導体装置であって、前記ソース領
域に導通される第１導電型あるいは第２導電型の各高濃
度領域が、前記第１導電型のウエル領域内あるいは第２
導電型の半導体領域内の各ソース領域およびドレイン領
域に近接する中央部にも形成されている。
【００１４】上述した（１）の手段によれば、本発明の
ＭＩＳ型半導体装置は、第２ゲートを構成する第１導電
型の高濃度領域が、第１導電型の半導体領域内のソース
領域およびドレイン領域を囲む周囲部だけでなく、各ソ
ース領域およびドレイン領域に近接する中央部にも形成
されているので、第２ゲートが形成される周囲部が素子
領域が形成される中央部から離れても、素子中央部にお
ける第２ゲート電位は浮かなくなる。従って、素子中央
部における第２ゲート電位の浮きを防止して、素子耐圧
の低下を改善することが可能となる。
ＭＩＳ型半導体装置は、第２ゲートを構成する第１導電
型の高濃度領域が、第１導電型の半導体領域内のソース
領域およびドレイン領域を囲む周囲部だけでなく、各ソ
ース領域およびドレイン領域に近接する中央部にも形成
されているので、第２ゲートが形成される周囲部が素子
領域が形成される中央部から離れても、素子中央部にお
ける第２ゲート電位は浮かなくなる。従って、素子中央
部における第２ゲート電位の浮きを防止して、素子耐圧
の低下を改善することが可能となる。
【００１５】上述した（２）の手段によれば、本発明の
ＭＩＳ型半導体装置は、第１導電型のウエル領域内ある
いは第２導電型の半導体領域内に各々形成される、第２
ゲートを構成する第１導電型あるいは第２導電型の高濃
度領域が各々、第１導電型のウエル領域内あるいは第２
導電型の半導体領域内の各ソース領域およびドレイン領
域を囲む周囲部だけでなく、各ソース領域およびドレイ
ン領域に近接する中央部にも形成されているので、第２
ゲートが形成される周囲部が素子領域が形成される中央
部から離れても、素子中央部における第２ゲート電位は
浮かなくなる。従って、素子中央部における第２ゲート
電位の浮きを防止して、素子耐圧の低下を改善すること
が可能となる。
ＭＩＳ型半導体装置は、第１導電型のウエル領域内ある
いは第２導電型の半導体領域内に各々形成される、第２
ゲートを構成する第１導電型あるいは第２導電型の高濃
度領域が各々、第１導電型のウエル領域内あるいは第２
導電型の半導体領域内の各ソース領域およびドレイン領
域を囲む周囲部だけでなく、各ソース領域およびドレイ
ン領域に近接する中央部にも形成されているので、第２
ゲートが形成される周囲部が素子領域が形成される中央
部から離れても、素子中央部における第２ゲート電位は
浮かなくなる。従って、素子中央部における第２ゲート
電位の浮きを防止して、素子耐圧の低下を改善すること
が可能となる。
【００１６】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。
施形態とともに詳細に説明する。
【００１７】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。
【００１８】
（実施形態１）図１は本実施形態１によるＭＩＳ型半導
体装置を示す平面図で、Ｎ（Ｎチャネル）ＭＯＳトラン
ジスタに適用した例を示しており、図２は図１のＡ−Ａ
断面図である。本実施形態１によるＭＩＳ型半導体装置
１は、例えばＰ型Ｓｉ基板２内にＮ型ソース領域３およ
びドレイン領域４が複数対形成されている。一例とし
て、四対のＮ型ソース領域３およびドレイン領域４を形
成した例で説明する。
体装置を示す平面図で、Ｎ（Ｎチャネル）ＭＯＳトラン
ジスタに適用した例を示しており、図２は図１のＡ−Ａ
断面図である。本実施形態１によるＭＩＳ型半導体装置
１は、例えばＰ型Ｓｉ基板２内にＮ型ソース領域３およ
びドレイン領域４が複数対形成されている。一例とし
て、四対のＮ型ソース領域３およびドレイン領域４を形
成した例で説明する。
【００１９】Ｎ型ソース領域３およびドレイン領域４間
には、例えば酸化膜（ＳｉＯ2）などからなるゲート絶
縁膜５を介して、例えばＡｌ合金材料、多結晶Ｓｉ材料
などからなる第１ゲート６が設けられている。
には、例えば酸化膜（ＳｉＯ2）などからなるゲート絶
縁膜５を介して、例えばＡｌ合金材料、多結晶Ｓｉ材料
などからなる第１ゲート６が設けられている。
【００２０】Ｐ型基板２内のＮ型ソース領域３およびド
レイン領域４の周囲部８には、両領域３、４を囲むよう
に、第２ゲートを構成するＰ型高濃度領域（Ｐ＋領域）
（以下、第２ゲート領域と称する）７が形成されてい
る。また、この第２ゲート領域７は、半導体チップのほ
ぼ中央位置に相当する、Ｎ型ソース領域３およびドレイ
ン領域４に近接する中央部９にも形成されている。中央
部９に形成される第２ゲート領域７は、図１のレイアウ
トから理解されるように、周囲部８に形成される第２ゲ
ート領域７と基板２内で接するように形成されている。
レイン領域４の周囲部８には、両領域３、４を囲むよう
に、第２ゲートを構成するＰ型高濃度領域（Ｐ＋領域）
（以下、第２ゲート領域と称する）７が形成されてい
る。また、この第２ゲート領域７は、半導体チップのほ
ぼ中央位置に相当する、Ｎ型ソース領域３およびドレイ
ン領域４に近接する中央部９にも形成されている。中央
部９に形成される第２ゲート領域７は、図１のレイアウ
トから理解されるように、周囲部８に形成される第２ゲ
ート領域７と基板２内で接するように形成されている。
【００２１】Ｎ型ソース領域３およびドレイン領域４の
不純物濃度は、一例として、１０18〜１０20／ｃｃ程度
に設定されている。また、第２ゲート領域７の不純物濃
度は、一例として、１０18〜１０21／ｃｃ程度に設定さ
れている。１０はＰ型基板２の表面を覆う酸化膜などか
らなる保護膜である。なお、説明を簡単にするために、
図１では保護膜１０を省略した状態で示している。
不純物濃度は、一例として、１０18〜１０20／ｃｃ程度
に設定されている。また、第２ゲート領域７の不純物濃
度は、一例として、１０18〜１０21／ｃｃ程度に設定さ
れている。１０はＰ型基板２の表面を覆う酸化膜などか
らなる保護膜である。なお、説明を簡単にするために、
図１では保護膜１０を省略した状態で示している。
【００２２】第１ゲート６は、複数対のＮ型ソース領域
３およびドレイン領域４間に各々設けられている分岐配
線６ａが、１つにまとめられて外部に引き出されるよう
になっている。また、複数対のＮ型ソース領域３および
ドレイン領域４の表面には各々Ａｌ合金材料などからな
るソース電極１１およびドレイン電極１２が接続され
て、各々１つにまとめられて外部に引き出されるように
なっている。さらに、第２ゲート領域７の表面にも任意
位置において、第２ゲート電極１３が接続されて、ソー
ス電極１１と接続（導通）されて同じ電位に保たれるよ
うになっている。
３およびドレイン領域４間に各々設けられている分岐配
線６ａが、１つにまとめられて外部に引き出されるよう
になっている。また、複数対のＮ型ソース領域３および
ドレイン領域４の表面には各々Ａｌ合金材料などからな
るソース電極１１およびドレイン電極１２が接続され
て、各々１つにまとめられて外部に引き出されるように
なっている。さらに、第２ゲート領域７の表面にも任意
位置において、第２ゲート電極１３が接続されて、ソー
ス電極１１と接続（導通）されて同じ電位に保たれるよ
うになっている。
【００２３】図６（ａ）は、以上の本実施形態によって
得られたＭＩＳ型半導体装置１の等価回路を示してい
る。各領域の導電型を逆に設定した場合には、ＭＩＳ型
半導体装置１の等価回路は図６（ｂ）に示すようにな
る。
得られたＭＩＳ型半導体装置１の等価回路を示してい
る。各領域の導電型を逆に設定した場合には、ＭＩＳ型
半導体装置１の等価回路は図６（ｂ）に示すようにな
る。
【００２４】このように第２ゲート領域７をＰ基板２内
のＮ型ソース領域３およびドレイン領域４の周囲部８だ
けでなく、中央部９にもレイアウトすることにより、第
２ゲート領域７はＮ型ソース領域３およびドレイン領域
４に近接した位置にも存在しているので、素子中央部の
第２ゲート電位は浮かなくなる。
のＮ型ソース領域３およびドレイン領域４の周囲部８だ
けでなく、中央部９にもレイアウトすることにより、第
２ゲート領域７はＮ型ソース領域３およびドレイン領域
４に近接した位置にも存在しているので、素子中央部の
第２ゲート電位は浮かなくなる。
【００２５】これは、サージ電圧などが加わった場合
に、ＭＯＳトランジスタのＮ型ソース領域３およびドレ
イン領域４からの空乏層の広がりが抑制されることを意
味しており、素子耐圧の低下の改善に結びつくようにな
る。
に、ＭＯＳトランジスタのＮ型ソース領域３およびドレ
イン領域４からの空乏層の広がりが抑制されることを意
味しており、素子耐圧の低下の改善に結びつくようにな
る。
【００２６】以上のような本実施形態１によるＭＩＳ型
半導体装置１によれば、次のような効果が得られる。
半導体装置１によれば、次のような効果が得られる。
【００２７】第２ゲートを構成するＰ型高濃度領域から
なる第２ゲート領域７が、Ｐ型基板２内のＮ型ソース領
域３およびドレイン領域４を囲む周囲部８だけでなく、
各ソース領域３およびドレイン領域４に近接する中央部
９にも形成されているので、第２ゲート領域７が形成さ
れる周囲部８が素子領域が形成される中央部９から離れ
ても、素子中央部の第２ゲート電位は浮かなくなる。従
って、素子中央部の第２ゲート電位の浮きを防止して、
素子耐圧の低下を改善することが可能となる。
なる第２ゲート領域７が、Ｐ型基板２内のＮ型ソース領
域３およびドレイン領域４を囲む周囲部８だけでなく、
各ソース領域３およびドレイン領域４に近接する中央部
９にも形成されているので、第２ゲート領域７が形成さ
れる周囲部８が素子領域が形成される中央部９から離れ
ても、素子中央部の第２ゲート電位は浮かなくなる。従
って、素子中央部の第２ゲート電位の浮きを防止して、
素子耐圧の低下を改善することが可能となる。
【００２８】（実施形態２）図３は本実施形態２による
ＭＩＳ型半導体装置を示す平面図で、図４は図３のＡ−
Ａ断面図である。本実施形態２によるＭＩＳ型半導体装
置１は、実施形態１によるＭＩＳ型半導体装置１と比較
して、Ｐ型基板２内の中央部９に形成される第２ゲート
領域７は、周囲部８に形成される第２ゲート領域７と基
板２内で接しないように形成され、両第２ゲート領域７
は基板２表面において導通されたことを特徴としてい
る。
ＭＩＳ型半導体装置を示す平面図で、図４は図３のＡ−
Ａ断面図である。本実施形態２によるＭＩＳ型半導体装
置１は、実施形態１によるＭＩＳ型半導体装置１と比較
して、Ｐ型基板２内の中央部９に形成される第２ゲート
領域７は、周囲部８に形成される第２ゲート領域７と基
板２内で接しないように形成され、両第２ゲート領域７
は基板２表面において導通されたことを特徴としてい
る。
【００２９】すなわち、Ｐ型基板２内の周囲部８に形成
された第２ゲート領域７と、これに接しないように中央
部９に形成された第２ゲート７領域とは、基板２の保護
膜１０上に引き出された配線１４を介して導通されるよ
うになっている。
された第２ゲート領域７と、これに接しないように中央
部９に形成された第２ゲート７領域とは、基板２の保護
膜１０上に引き出された配線１４を介して導通されるよ
うになっている。
【００３０】以上のような本実施形態２によるＭＩＳ型
半導体装置１によれば、実施形態１によるＭＩＳ型半導
体装置１と比較して、Ｐ型基板２内のＮ型ソース領域３
およびドレイン領域４に近接する中央部９に形成される
第２ゲート領域７のレイアウトが異なるだけで、第２ゲ
ート領域７が基板２内のソース領域３およびドレイン領
域４を囲む周囲部８とともにそれに近接する中央部９に
形成される特徴は同じなので、実施形態１と同様な効果
を得ることができる。
半導体装置１によれば、実施形態１によるＭＩＳ型半導
体装置１と比較して、Ｐ型基板２内のＮ型ソース領域３
およびドレイン領域４に近接する中央部９に形成される
第２ゲート領域７のレイアウトが異なるだけで、第２ゲ
ート領域７が基板２内のソース領域３およびドレイン領
域４を囲む周囲部８とともにそれに近接する中央部９に
形成される特徴は同じなので、実施形態１と同様な効果
を得ることができる。
【００３１】（実施形態３）図５は本実施形態３による
ＭＩＳ型半導体装置を示す平面図で、図３および図４に
おける実施形態２によるＭＩＳ型半導体装置１の一部を
変形した構造を示すものである。
ＭＩＳ型半導体装置を示す平面図で、図３および図４に
おける実施形態２によるＭＩＳ型半導体装置１の一部を
変形した構造を示すものである。
【００３２】すなわち、Ｐ型基板２内の中央部９に形成
する第２ゲート領域７を、各ソース領域３およびドレイ
ン領域４によって囲まれるように形成したものである。
する第２ゲート領域７を、各ソース領域３およびドレイ
ン領域４によって囲まれるように形成したものである。
【００３３】以上のような本実施形態３によるＭＩＳ型
半導体装置１によっても、実施形態１によるＭＩＳ型半
導体装置１と比較して、Ｐ型基板２内のＮ型ソース領域
３およびドレイン領域４に近接する中央部９に形成され
る第２ゲート領域７のレイアウトが異なるだけで、第２
ゲート領域７が基板２内のソース領域３およびドレイン
領域４を囲む周囲部８とともにそれに近接する中央部９
に形成される特徴は同じなので、実施形態１と同様な効
果を得ることができる。
半導体装置１によっても、実施形態１によるＭＩＳ型半
導体装置１と比較して、Ｐ型基板２内のＮ型ソース領域
３およびドレイン領域４に近接する中央部９に形成され
る第２ゲート領域７のレイアウトが異なるだけで、第２
ゲート領域７が基板２内のソース領域３およびドレイン
領域４を囲む周囲部８とともにそれに近接する中央部９
に形成される特徴は同じなので、実施形態１と同様な効
果を得ることができる。
【００３４】（実施形態４）図７は本実施形態４による
ＭＩＳ型半導体装置を示す平面図で、Ｃ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ）−ＭＯＳトランジスタに適用した例を
示すものである。
ＭＩＳ型半導体装置を示す平面図で、Ｃ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ）−ＭＯＳトランジスタに適用した例を
示すものである。
【００３５】本実施形態４によるＭＩＳ型半導体装置１
は、例えばＮ型Ｓｉ基板１５内にはＰ型ウエル領域１６
が形成されて、このＰ型ウエル領域１６内にはＮＭＯＳ
トランジスタ１７が形成されるとともに、Ｎ型基板１５
内にはＰＭＯＳトランジスタ１８が形成されている。
は、例えばＮ型Ｓｉ基板１５内にはＰ型ウエル領域１６
が形成されて、このＰ型ウエル領域１６内にはＮＭＯＳ
トランジスタ１７が形成されるとともに、Ｎ型基板１５
内にはＰＭＯＳトランジスタ１８が形成されている。
【００３６】Ｐ型ウエル領域１６内には、実施形態１と
同様に、Ｎ型ソース領域３およびドレイン領域４が例え
ば二対形成され、各ソース領域３およびドレイン領域４
の周囲部８には、両領域３、４を囲むようにＰ型第２ゲ
ート領域７が形成されている。また、この第２ゲート領
域７は、各ソース領域３およびドレイン領域４に近接す
る中央部９にも形成されている。中央部９に形成される
第２ゲート領域７は、例えば実施形態１と同様に、周囲
部８に形成される第２ゲート領域７と基板２内で接する
ように形成されている。
同様に、Ｎ型ソース領域３およびドレイン領域４が例え
ば二対形成され、各ソース領域３およびドレイン領域４
の周囲部８には、両領域３、４を囲むようにＰ型第２ゲ
ート領域７が形成されている。また、この第２ゲート領
域７は、各ソース領域３およびドレイン領域４に近接す
る中央部９にも形成されている。中央部９に形成される
第２ゲート領域７は、例えば実施形態１と同様に、周囲
部８に形成される第２ゲート領域７と基板２内で接する
ように形成されている。
【００３７】また、Ｐ型ウエル領域１６に隣接するＮ型
基板１５内には、Ｐ型ソース領域１９およびドレイン領
域２０が例えば二対形成され、各ソース領域１９および
ドレイン領域２０の周囲部８には、両領域１８、１９を
囲むようにＮ型高濃度領域（Ｎ＋領域）（第２ゲート領
域）２１が形成されている。また、この第２ゲート領域
２１は、各ソース領域１９およびドレイン領域２０に近
接する中央部９にも形成されている。中央部９に形成さ
れる第２ゲート領域２１は、例えば実施形態１と同様
に、周囲部８に形成される第２ゲート領域２１と基板１
５内で接するように形成されている。
基板１５内には、Ｐ型ソース領域１９およびドレイン領
域２０が例えば二対形成され、各ソース領域１９および
ドレイン領域２０の周囲部８には、両領域１８、１９を
囲むようにＮ型高濃度領域（Ｎ＋領域）（第２ゲート領
域）２１が形成されている。また、この第２ゲート領域
２１は、各ソース領域１９およびドレイン領域２０に近
接する中央部９にも形成されている。中央部９に形成さ
れる第２ゲート領域２１は、例えば実施形態１と同様
に、周囲部８に形成される第２ゲート領域２１と基板１
５内で接するように形成されている。
【００３８】ＰＭＯＳトランジスタ１８における第２ゲ
ート領域２１は、ＮＭＯＳトランジスタ１７における第
２ゲート領域７と同様に動作する。
ート領域２１は、ＮＭＯＳトランジスタ１７における第
２ゲート領域７と同様に動作する。
【００３９】ＰＭＯＳトランジスタ１８のＰ型ソース領
域１９およびドレイン領域２０の不純物濃度は、一例と
して、１０18〜１０20／ｃｃ程度に設定される。また、
第２ゲート領域２１の不純物濃度は、一例として、１０
18〜１０21／ｃｃ程度に設定される。
域１９およびドレイン領域２０の不純物濃度は、一例と
して、１０18〜１０20／ｃｃ程度に設定される。また、
第２ゲート領域２１の不純物濃度は、一例として、１０
18〜１０21／ｃｃ程度に設定される。
【００４０】以上のような本実施形態４によるＭＩＳ型
半導体装置１によれば、次のような効果が得られる。
半導体装置１によれば、次のような効果が得られる。
【００４１】第２ゲートを構成するＰ型高濃度領域から
なる第２ゲート領域７が、Ｐ型ウエル領域１６に形成さ
れたＮＭＯＳトランジスタ１７のＮ型ソース領域３およ
びドレイン領域４を囲む周囲部８だけでなく、各ソース
領域３およびドレイン領域４に近接する中央部９にも形
成されているとともに、同様に第２ゲートを構成するＮ
型高濃度領域からなる第２ゲート領域２１が、Ｎ型基板
１５に形成されたＰＭＯＳトランジスタ１８のＰ型ソー
ス領域１９およびドレイン領域２０を囲む周囲部８だけ
でなく、各ソース領域１９およびドレイン領域２０に近
接する中央部９にも形成されているので、第２ゲート領
域７、２１が形成される周囲部８が素子領域が形成され
る中央部９から離れても、素子中央部の第２ゲート電位
は浮かなくなる。従って、素子中央部の第２ゲート電位
の浮きを防止して、素子耐圧の低下を改善することが可
能となる。
なる第２ゲート領域７が、Ｐ型ウエル領域１６に形成さ
れたＮＭＯＳトランジスタ１７のＮ型ソース領域３およ
びドレイン領域４を囲む周囲部８だけでなく、各ソース
領域３およびドレイン領域４に近接する中央部９にも形
成されているとともに、同様に第２ゲートを構成するＮ
型高濃度領域からなる第２ゲート領域２１が、Ｎ型基板
１５に形成されたＰＭＯＳトランジスタ１８のＰ型ソー
ス領域１９およびドレイン領域２０を囲む周囲部８だけ
でなく、各ソース領域１９およびドレイン領域２０に近
接する中央部９にも形成されているので、第２ゲート領
域７、２１が形成される周囲部８が素子領域が形成され
る中央部９から離れても、素子中央部の第２ゲート電位
は浮かなくなる。従って、素子中央部の第２ゲート電位
の浮きを防止して、素子耐圧の低下を改善することが可
能となる。
【００４２】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００４３】例えば、前記実施形態では半導体装置とし
てＭＯＳトランジスタ単体あるいはＣ−ＭＯＳトランジ
スタに例をあげて説明したが、ＭＯＳトランジスタを集
積して構成したＭＯＳＩＣやＢｉ−ＭＯＳＩＣなどに適
用しても同様な効果を得ることができる。
てＭＯＳトランジスタ単体あるいはＣ−ＭＯＳトランジ
スタに例をあげて説明したが、ＭＯＳトランジスタを集
積して構成したＭＯＳＩＣやＢｉ−ＭＯＳＩＣなどに適
用しても同様な効果を得ることができる。
【００４４】また、各半導体基板あるいは半導体領域の
導電型は一例を示したものであり、各実施形態に示され
た導電型と逆の導電型をとることも任意である。
導電型は一例を示したものであり、各実施形態に示され
た導電型と逆の導電型をとることも任意である。
【００４５】さらに、ＭＯＳトランジスタを構成するソ
ース領域およびドレイン領域の数は、各実施形態で示し
た例に限らず、必要に応じてさらに増やすようにしても
良い。
ース領域およびドレイン領域の数は、各実施形態で示し
た例に限らず、必要に応じてさらに増やすようにしても
良い。
【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＩＳ
型半導体装置に適用した場合について説明したが、それ
に限定されるものではない。本発明は、少なくとも大き
なサイズの半導体チップに素子を安定に動作させるため
の半導体領域を形成することを条件とするものには適用
できる。
なされた発明をその背景となった利用分野であるＭＩＳ
型半導体装置に適用した場合について説明したが、それ
に限定されるものではない。本発明は、少なくとも大き
なサイズの半導体チップに素子を安定に動作させるため
の半導体領域を形成することを条件とするものには適用
できる。
【００４７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００４８】第２ゲートを構成する第１導電型の高濃度
領域が、第１導電型の半導体領域内のソース領域および
ドレイン領域を囲む周囲部だけでなく、各ソース領域お
よびドレイン領域に近接する中央部にも形成されている
ので、第２ゲートが形成される周囲部が素子領域が形成
される中央部から離れても、素子中央部の第２ゲート電
位は浮かなくなる。従って、素子中央部の第２ゲート電
位の浮きを防止して、素子耐圧の低下を改善することが
可能となる。
領域が、第１導電型の半導体領域内のソース領域および
ドレイン領域を囲む周囲部だけでなく、各ソース領域お
よびドレイン領域に近接する中央部にも形成されている
ので、第２ゲートが形成される周囲部が素子領域が形成
される中央部から離れても、素子中央部の第２ゲート電
位は浮かなくなる。従って、素子中央部の第２ゲート電
位の浮きを防止して、素子耐圧の低下を改善することが
可能となる。
【図１】本発明の実施形態１によるＭＩＳ型半導体装置
を示す平面図である。
を示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】本発明の実施形態２によるＭＩＳ型半導体装置
を示す断面図である。
を示す断面図である。
【図４】図３のＡ−Ａ断面図である。
【図５】本発明の実施形態３によるＭＩＳ型半導体装置
を示す平面図である。
を示す平面図である。
【図６】本発明の実施形態によるＭＩＳ型半導体装置の
等価回路を示すもので、（ａ）はＮＭＯＳトランジスタ
の例、（ｂ）はＰＭＯＳトランジスタの例である。
等価回路を示すもので、（ａ）はＮＭＯＳトランジスタ
の例、（ｂ）はＰＭＯＳトランジスタの例である。
【図７】本発明の実施形態４によるＭＩＳ型半導体装置
を示す断面図である。
を示す断面図である。
１…ＭＩＳ型半導体装置、２…Ｐ型Ｓｉ基板、３…Ｎ型
ソース領域、４…Ｎ型ドレイン領域、５…ゲート絶縁
膜、６…第１ゲート、６ａ…第１ゲートの分岐配線、７
…Ｐ型高濃度領域（第２ゲート領域）、８…周囲部、９
…中央部、１０…保護膜、１１…ソース電極、１２…ド
レイン電極、１３…第２ゲート電極、１４…配線、１５
…Ｎ型Ｓｉ基板、１６…Ｐ型ウエル領域、１７…ＮＭＯ
Ｓトランジスタ、１８…ＰＭＯＳトランジスタ、１９…
Ｐ型ソース領域、２０…Ｐ型ドレイン領域、２１…Ｎ型
高濃度領域（第２ゲート領域）。
ソース領域、４…Ｎ型ドレイン領域、５…ゲート絶縁
膜、６…第１ゲート、６ａ…第１ゲートの分岐配線、７
…Ｐ型高濃度領域（第２ゲート領域）、８…周囲部、９
…中央部、１０…保護膜、１１…ソース電極、１２…ド
レイン電極、１３…第２ゲート電極、１４…配線、１５
…Ｎ型Ｓｉ基板、１６…Ｐ型ウエル領域、１７…ＮＭＯ
Ｓトランジスタ、１８…ＰＭＯＳトランジスタ、１９…
Ｐ型ソース領域、２０…Ｐ型ドレイン領域、２１…Ｎ型
高濃度領域（第２ゲート領域）。
Claims (5)
- 【請求項１】 第１導電型の半導体領域内に第２導電型
のソース領域およびドレイン領域が形成されるととも
に、前記ソース領域およびドレイン領域の周囲部に両領
域を囲むように第１導電型の高濃度領域が形成され、前
記ソース領域およびドレイン領域間に絶縁膜を介して第
１ゲートが設けられ、前記高濃度領域が前記ソース領域
に導通されて第２ゲートとして用いられるＭＩＳ型半導
体装置であって、前記ソース領域に導通される第１導電
型の高濃度領域が、前記第１導電型の半導体領域内の前
記ソース領域およびドレイン領域に近接する中央部にも
形成されたことを特徴とするＭＩＳ型半導体装置。 - 【請求項２】 第２導電型の半導体領域内に第１導電型
のウエル領域が形成され、前記第１導電型のウエル領域
内に第２導電型のソース領域およびドレイン領域が形成
されるとともに、前記第２導電型の半導体領域内に第１
導電型のソース領域およびドレイン領域が形成され、前
記第２導電型あるいは第１導電型の各ソース領域および
ドレイン領域の周囲部に各々両領域を囲むように第１導
電型あるいは第２導電型の高濃度領域が形成され、前記
第２導電型あるいは第１導電型の各ソース領域およびド
レイン領域間に各々絶縁膜を介して第１ゲートが設けら
れ、前記各高濃度領域が前記各ソース領域に導通されて
第２ゲートとして用いられるＭＩＳ型半導体装置であっ
て、前記ソース領域に導通される第１導電型あるいは第
２導電型の各高濃度領域が、前記第１導電型のウエル領
域内あるいは第２導電型の半導体領域内の各ソース領域
およびドレイン領域に近接する中央部にも形成されたこ
とを特徴とするＭＩＳ型半導体装置。 - 【請求項３】 前記中央部に形成される第１導電型ある
いは第２導電型の高濃度領域は、前記周囲部に形成され
る第１導電型あるいは第２導電型の高濃度領域と接する
ように形成されたことを特徴とする請求項１または２に
記載のＭＩＳ型半導体装置。 - 【請求項４】 前記中央部に形成される第１導電型ある
いは第２導電型の高濃度領域は、前記周囲部に形成され
る第１導電型あるいは第２導電型の高濃度領域と接しな
いように形成され、両高濃度領域は配線を介して導通さ
れたことを特徴とする請求項１または２に記載のＭＩＳ
型半導体装置。 - 【請求項５】 前記各ソース領域およびドレイン領域は
複数対形成され、前記中央部に形成される第１導電型あ
るいは第２導電型の高濃度領域は、前記複数対の各ソー
ス領域およびドレイン領域によって囲まれるように形成
されたことを特徴とする請求項１乃至４のいずれか１項
に記載のＭＩＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8090806A JPH09283752A (ja) | 1996-04-12 | 1996-04-12 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8090806A JPH09283752A (ja) | 1996-04-12 | 1996-04-12 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283752A true JPH09283752A (ja) | 1997-10-31 |
Family
ID=14008844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8090806A Withdrawn JPH09283752A (ja) | 1996-04-12 | 1996-04-12 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919081B1 (ko) * | 2001-08-28 | 2009-09-28 | 세이코 인스트루 가부시키가이샤 | 절연 기판 상에 형성된 전계 효과 트랜지스터 |
-
1996
- 1996-04-12 JP JP8090806A patent/JPH09283752A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919081B1 (ko) * | 2001-08-28 | 2009-09-28 | 세이코 인스트루 가부시키가이샤 | 절연 기판 상에 형성된 전계 효과 트랜지스터 |
| KR100922914B1 (ko) * | 2001-08-28 | 2009-10-22 | 세이코 인스트루 가부시키가이샤 | 절연 기판 상에 형성된 전계 효과 트랜지스터 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10510744B2 (en) | Vertical nanowire transistor for input/output structure | |
| KR100668545B1 (ko) | 반도체 장치 | |
| JPH0837284A (ja) | 半導体集積回路装置 | |
| JP5968548B2 (ja) | 半導体装置 | |
| CN108962886B (zh) | 半导体装置 | |
| JP2008211215A (ja) | マルチフィンガートランジスタ | |
| US6611027B2 (en) | Protection transistor with improved edge structure | |
| US7002210B2 (en) | Semiconductor device including a high-breakdown voltage MOS transistor | |
| US6452234B1 (en) | How to improve the ESD on SOI devices | |
| JP3169844B2 (ja) | 半導体装置 | |
| US6501155B2 (en) | Semiconductor apparatus and process for manufacturing the same | |
| JP4615229B2 (ja) | 半導体装置 | |
| JP6718733B2 (ja) | 半導体装置 | |
| JP2676888B2 (ja) | 半導体装置 | |
| JP2004363136A (ja) | 半導体回路装置 | |
| JPH07335894A (ja) | 半導体装置 | |
| JPH09283752A (ja) | Ｍｉｓ型半導体装置 | |
| JPS6362904B2 (ja) | ||
| US20060220170A1 (en) | High-voltage field effect transistor having isolation structure | |
| US5160990A (en) | MIS-FET with small chip area and high strength against static electricity | |
| JP3217484B2 (ja) | 高耐圧半導体装置 | |
| JPS62141754A (ja) | 高耐圧半導体装置 | |
| JP4577948B2 (ja) | オフセットゲート型電界効果トランジスタ | |
| JP2629426B2 (ja) | ２重拡散型ｍｉｓｆｅｔを備えた半導体装置及びその製造方法 | |
| JPH0997844A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030701 |