KR20080062019A - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법은, 반도체 기판 상에 비트라인을 형성하는 단계; 상기 비트라인이 형성된 반도체 기판 상에 비트라인을 덮도록 절연막을 형성하는 단계; 상기 절연막을 식각하여 스토리지 노드 콘택플러그용 홀을 형성하는 단계; 상기 스토리지 노드 콘택플러그용 홀을 매립하도록 도전막을 형성하는 단계; 상기 도전막을 비트라인이 노출될 때까지 제1CMP하는 단계; 및 상기 제1CMP된 도전막을 제1CMP로 인해 발생된 슬러리 잔류물이 제거되도록 도전막에 대한 연마선택비가 높은 슬러리를 사용하여 제2CMP하는 단계;를 포함한다.
Description
도 1은 스토리지 노드 콘택플러그에 슬러리 잔류물이 발생된 모습을 보여주는 반도체 소자의 사진.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 막의 종류에 따른 제2CMP시 사용되는 슬러리의 연마량을 도시한 그래프.
도 4는 본 발명의 실시예에 따른 반도체 소자의 제조시 스토리지 노드 콘택플러그에 발생된 슬러리 잔류물이 제거된 모습을 보여주는 반도체 소자의 사진.
*도면의 주요 부분에 대한 부호의 설명*
200 : 반도체 기판 210 : 층간절연막
212 : 베리어막 214 : 비트라인용 도전막
216 : 비트라인용 하드마스크막 220 : 비트라인
230 : 절연막 H : 스토리지 노드 콘택플러그용 홀
240 : 폴리실리콘막 S : 슬러리 잔류물
250 : 스토리지 노드 콘택플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, CMP(Chemical Mechanical Polishing) 후에 발생되는 슬러리 잔류물을 제거할 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에는 채널을 통해 캐패시터에 전하가 저장되도록 전류를 접합 영역에 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(Sense Amplifier)에 전달하는 역할을 하는 비트라인(Bit Line)이 형성된다.
또한, 상기 캐패시터는 데이터를 저장하는 기억 장소로서 기능하며, 스토리지 노드(Storage Node)와 플레이트 노드(Plate Node) 사이에 유전체(Dielectric)막이 개재된 구조로 형성된다.
한편, 반도체 고자의 고집적화가 진행됨에 따라 상하부 도전체간 전기적 연결통로 역할을 하는 콘택홀의 크기도 점차 감소하고 있으며, 이에, 0.60㎛급 디램 소자의 경우에 스토리지 노드 콘택플러그를 라인 타입(Line Type)으로 형성하는 방법이 제안된 바 있다.
이하에서는, 라인 타입 스토리지 노드 콘택플러그 형성 공정을 포함하는 종래의 반도체 소자의 제조방법을 간략히 설명하도록 한다.
먼저, 반도체 기판 상에 비트라인용 도전막을 형성하고 상기 도전막 상에 하드마스크를 형성한 다음, 상기 하드마스크 및 도전막을 차례로 식각하여 비트라인 을 형성한다. 이어서, 상기 비트라인이 형성된 결과물 상에 비트라인간 공간을 메우도록 절연막을 증착한 후, 상기 절연막을 비트라인의 하드마스크가 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 비트라인들의 평탄화를 이룬다.
다음으로, 상기 CMP된 절연막 상에 상기 비트라인들 사이의 스토리지 노드 콘택 형성 영역을 노출시키면서 라인 타입의 개구부를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용해서 절연막을 식각하여 스토리지 노드 콘택플러그용 홀을 형성한다.
계속해서, 상기 스토리지 노드 콘택플러그용 홀을 폴리실리콘막으로 매립한 후, 상기 폴리실리콘막을 비트라인의 하드마스크가 노출될 때까지 에치백(Etch Back)하고, 그리고 나서, 평탄화 특성이 우수한 ULCAP(Ultra Low Concentration Abrasive Polishing) 슬러리를 사용하는 CMP 공정을 수행하여 라인 타입의 스토리지 노드 콘택플러그를 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 반도체 소자를 제조한다.
그러나, 종래의 경우에는 상기 에치백 공정시 스토리지 노드 콘택플러그의 미세하게 함몰된 부분이 발생되며, 후속 스토리지 노드 콘택플러그를 형성하기 위한 CMP 공정시 폴리실리콘막을 연마할 수 없는 ULCAP 슬러리의 특성 때문에 상기 함몰된 부분에 슬러리 잔류물이 남게 된다.
도 1은 스토리지 노드 콘택플러그에 슬러리 잔류물이 발생된 모습을 보여주는 반도체 소자의 사진이다.
도시된 바와 같이, 상기 스토리지 노드 콘택플러그의 함몰된 부분에 ULCAP 슬러리의 잔류물이 남게되면 전기적 특성이 열화되며, 이 때문에, 반도체 소자의 신뢰성이 저하된다.
따라서, 본 발명은 스토리지 노드 콘택플러그를 형성하기 위한 CMP(Chemical Mechanical Polishing) 공정 후에 발생되는 슬러리 잔류물을 제거할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기 슬러리 잔류물을 제거함으로써 전기적 특성 열화를 방지할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 제조방법은, 반도체 기판 상에 비트라인을 형성하는 단계; 상기 비트라인이 형성된 반도체 기판 상에 비트라인을 덮도록 절연막을 형성하는 단계; 상기 절연막을 식각하여 스토리지 노드 콘택플러그용 홀을 형성하는 단계; 상기 스토리지 노드 콘택플러그용 홀을 매립하도록 도전막을 형성하는 단계; 상기 도전막을 비트라인이 노출될 때까지 제1CMP하는 단계; 및 상기 제1CMP된 도전막을 제1CMP로 인해 발생된 슬러리 잔류물이 제거되도록 도전막에 대한 연마선택비가 높은 슬러리를 사용하여 제2CMP하는 단계;를 포함한다.
여기서, 상기 스토리지 노드 콘택플러그용 홀은 라인 타입으로 형성한다.
상기 도전막은 폴리실리콘막으로 형성한다.
상기 스토리지 노드 콘택플러그용 홀을 매립하도록 도전막을 형성하는 단계 후, 그리고, 상기 도전막을 제1CMP하는 단계 전, 상기 비트라인이 노출될 때까지 상기 도전막을 에치백(Etch Back)하는 단계;를 더 포함한다.
상기 도전막을 제1CMP하는 단계는, 연마제:순수가 1:100∼1:3의 비율로 혼합된 세리아 슬러리를 사용하여 수행한다.
상기 제1CMP된 도전막을 제2CMP하는 단계는, 폴리실리콘막:산화막:질화막의 연마선택비가 50:1:1∼200:1:1인 슬러리를 사용하여 수행한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 라인 타입의 스토리지 노드 콘택플러그를 형성하는 반도체 소자의 제조방법으로서, 상기 스토리지 노드 콘택플러그를 형성하기 위해 폴리실리콘막을 제1CMP(Chemical Mechanical Polishing)한 다음, 상기 제1CMP시 발생된 슬러리 잔류물을 제거하기 위해 추가로 제2CMP를 수행한다.
이때, 상기 제2CMP는 폴리실리콘막:산화막:질화막의 연마선택비가 50:1:1 이상인 슬러리를 사용하며, 상기 제2CMP를 통해 제1CMP시 스토리지 노드 콘택플러그의 함몰된 부분에 잔류된 슬러리 잔류물을 제거할 수 있다.
따라서, 본 발명은 상기 스토리지 노드 콘택플러그에 잔류된 슬러리 잔류물을 제거함으로써, 전기적 특성 열화를 방지할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소정의 하부구조물(도시안됨)이 형성된 반도체 기판(200) 상에 상기 하부구조물을 덮도록 층간절연막(210)을 형성한다. 이어서, 상기 층간절연막(210) 상에 베리어막(212), 비트라인용 도전막(214) 및 비트라인용 하드마스크막(216)을 차례로 증착한 다음, 이들(216,214,212)을 식각하여 비트라인(220)들을 형성한다. 이때, 상기 비트라인용 하드마스크막(216)은 질화막으로 형성한다.
도 2b를 참조하면, 상기 비트라인(220)이 형성된 기판(200) 결과물 상에 상기 비트라인(220)들을 덮도록 절연막(230)을 증착한다. 이어서, 상기 절연막(230)을 상기 비트라인(220)이 노출될 때까지 CMP, 또는, 에치백(Etch Back)하여 평탄화를 이룬다.
도 2c를 참조하면, 상기 평탄화가 이루어진 절연막(230)과 비트라인(220)들 상에 상기 비트라인(220)을 포함하여 비트라인(220)들 사이의 스토리지 노드 콘택플러그 형성 영역을 노출시키는 마스크패턴(도시안됨)을 형성한다. 다음으로, 상기 마스크패턴에 의해 노출된 절연막 부분을 식각하여 라인 타입의 스토리지 노드 콘택플러그용 홀(H)을 형성한 후, 마스크패턴을 제거한다.
도 2d를 참조하면, 상기 스토리지 노드 콘택플러그용 홀(H)을 매립하도록 기판(200) 결과물 상에 도전막으로서 폴리실리콘막(240)을 증착한다.
도 2e를 참조하면, 상기 폴리실리콘막(240)에 대해 에치백 공정을 수행하는데, 상기 에치백 공정시 폴리실리콘막(240) 상부에는 미세하게 함몰된 부분이 발생 된다.
그 다음, 상기 에치백된 폴리실리콘막(240)을 상기 비트라인(220)이 노출될 때까지 세리아 슬러리를 사용하여 제1CMP한다. 상기 제1CMP는 연마제:순수가 1:100∼1:3 정도의 비율로 혼합되어 있으며, 평탄화 특성이 우수한 ULCAP(Ultra Low Concentration Abrasive Polishing) 슬러리를 사용하여 수행한다.
이때, 상기 제1CMP 공정 후에는 폴리실리콘막(240)을 연마할 수 없는 ULCAP 슬러리의 특성 때문에 상기 함몰된 부분에 슬러리 잔류물(S)이 남게 된다.
도 2f를 참조하면, 상기 제1CMP된 폴리실리콘막(240)을 제1CMP로 인해 발생된 슬러리 잔류물(S)이 제거되도록 상기 폴리실리콘막(240)에 대한 연마선택비가 높은 슬러리를 사용하여 추가로 제2CMP를 수행하여 라인 타입의 스토리지 노드 콘택플러그(250)를 형성한다.
상기 제2CMP는 폴리실리콘막:산화막:질화막의 연마선택비가 50:1:1 이상, 바람직하게는, 50:1:1∼200:1:1 정도인 슬러리를 사용하여 수행하며, 상기 제2CMP를 통해 질화막 재질의 비트라인용 하드마스크막(216)의 손실 없이 스토리지 노드 콘택플러그(250)의 함몰된 부분 및 상기 부분에 발생된 슬러리 잔류물을 제거할 수 있다.
이후, 도시하지는 않았지만, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 라인 타입의 스토리지 노드 콘택플러그용 홀을 매립하도록 폴리실리콘막을 증착한 후, 상기 폴리실리콘막에 대해 제1CMP를 수행한 다음, 상기 폴리실리콘막에 대한 연마선택비가 높은 슬러리를 사용하여 추가로 제2CMP를 수행함으로써, 스토리지 노드 콘택플러그에 발생된 슬러리 잔류물을 제거할 수 있다.
도 3은 막의 종류에 따른 제2CMP시 사용되는 슬러리의 연마량을 도시한 그래프이다.
도시된 바와 같이, 상기 제2CMP시 사용되는 슬러리는 산화막이나 질화막 계열의 막에 비해 폴리실리콘막의 연마선택비가 훨씬 높은 것을 알 수 있으며, 이를 통해, 비트라인의 하드마스크막 손실 없이 스토리지 노드 콘택플러그에 발생된 슬러리 잔류물을 제거할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 소자의 제조시 스토리지 노드 콘택플러그에 발생된 슬러리 잔류물이 제거된 모습을 보여주는 반도체 소자의 사진이다.
도시된 바와 같이, 본 발명은 제1CMP 후에 추가로 수행되는 제2CMP를 통해 스토리지 노드 콘택플러그에 발생된 슬러리 잔류물을 제거할 수 있으며, 따라서, 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 제1CMP가 수행된 폴리실리콘막을 상기 폴리실리콘막의 연마선택비가 높은 슬러리를 사용하여 추가로 제2CMP함으로써, 상기 제1CMP시 스토리지 노드 콘택플러그에 발생된 슬러리 잔류물을 제거할 수 있다.
따라서, 본 발명은 상기 스토리지 노드 콘택플러그에 잔류된 슬러리 잔류물을 제거함으로써, 반도체 소자의 전기적 특성 열화를 방지할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 향상시킬 수 있다.
Claims (6)
- 반도체 기판 상에 비트라인을 형성하는 단계;상기 비트라인이 형성된 반도체 기판 상에 비트라인을 덮도록 절연막을 형성하는 단계;상기 절연막을 식각하여 스토리지 노드 콘택플러그용 홀을 형성하는 단계;상기 스토리지 노드 콘택플러그용 홀을 매립하도록 도전막을 형성하는 단계;상기 도전막을 비트라인이 노출될 때까지 제1CMP하는 단계; 및상기 제1CMP된 도전막을 제1CMP로 인해 발생된 슬러리 잔류물이 제거되도록 도전막에 대한 연마선택비가 높은 슬러리를 사용하여 제2CMP하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스토리지 노드 콘택플러그용 홀은 라인 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스토리지 노드 콘택플러그용 홀을 매립하도록 도전막을 형성하는 단계 후, 그리고, 상기 도전막을 제1CMP하는 단계 전,상기 비트라인이 노출될 때까지 상기 도전막을 에치백(Etch Back)하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 도전막을 제1CMP하는 단계는,연마제:순수가 1:100∼1:3의 비율로 혼합된 세리아 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1CMP된 도전막을 제2CMP하는 단계는,폴리실리콘막:산화막:질화막의 연마선택비가 50:1:1∼200:1:1인 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (2)
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|---|---|---|---|---|
| US9012321B1 (en) | 2013-10-07 | 2015-04-21 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| US9419000B2 (en) | 2013-11-13 | 2016-08-16 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices having buried contacts and related semiconductor devices |
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| WITN | Withdrawal due to no request for examination |