KR20080084292A - 반도체 소자의 스토리지 노드 콘택 플러그 형성방법 - Google Patents

반도체 소자의 스토리지 노드 콘택 플러그 형성방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 스토리지 노드 콘택 플러그 형성방법은, 반도체 기판 상에 상부에 질화막 하드마스크를 구비한 다수의 비트라인을 형성하는 단계와, 상기 비트라인들을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 비트라인의 질화막 하드마스크가 노출되도록 CMP하는 단계와, 상기 층간절연막을 식각해서 스토리지 노드 콘택 형성용 라인 타입의 홀을 형성하는 단계와, 상기 스토리지 노드 콘택 형성용 라인 타입의 홀을 매립하도록 층간절연막 상에 폴리실리콘막을 형성하는 단계와, 상기 스토리지 노드 콘택 형성용 라인 타입 홀 내에서 상기 층간절연막 상에 형성된 폴리실리콘막이 제거되도록 하면서, 상기 비트라인의 질화막 하드마스크가 노출되지 않도록 상기 폴리실리콘막을 에치백 하는 단계와, 상기 폴리실리콘막을 제거정지막으로 이용해서 층간절연막 및 스토리지 노드 콘택 형성용 라인 타입 홀에 의해 노출되지 않은 비트라인 부분의 질화막 하드마스크를 일부 제거하는 단계와, 상기 노출된 비트라인의 질화막 하드마스크가 노출되도록 폴리실리콘막을 CMP하는 단계를 포함한다.

Description

반도체 소자의 스토리지 노드 콘택 플러그 형성방법{Method for forming storagenode contact plug of semiconductor device}
도 1 내지 도 3은 종래의 문제점을 나타낸 사진 및 그래프.
도 4는 본 발명의 실시예에 따른 반도체 소자의 스토리지 노드 콘택 플러그 형성방법을 설명하기 위해 도시한 평면도.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 반도체 소자의 스토리지 노드 콘택 플러그 형성방법을 설명하기 위한 공정별 단면도.
도 6은 본 발명의 실시예에 따라 형성된 반도체 소자의 스토리지 노드 콘택 플러그를 나타낸 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
500 : 반도체 기판 502 : 비트라인 도전막
504 : 비트라인 하드마스크 506 : 비트라인 스페이서
508 : 층간절연막 510 : 폴리실리콘막
B : 노출된 비트라인 하드마스크
B' : 노출되지 않은 비트라인 하드마스크
H : 콘택홀
본 발명은 반도체 소자의 스토리지 노드 콘택 플러그 형성방법에 관한 것으로, 보다 자세하게는, 스토리지 노드 콘택 플러그 형성시 비트라인 도전막인 텅스텐막의 노출을 방지할 수 있는 반도체 소자의 스토리지 노드 콘택 플러그 형성방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에는 채널을 통해 캐패시터에 전하가 저장되도록 전류를 접합 영역에 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(Sense Amplifier)에 전달하는 역할을 하는 비트라인(Bit Line)이 형성된다.
또한, 상기 캐패시터는 데이터를 저장하는 기억 장소로서 기능하며, 스토리지 노드(Storage Node)와 플레이트 노드(Plate Node) 사이에 유전체(Dielectric)막이 개재된 구조로 형성된다.
한편, 반도체 고자의 고집적화가 진행됨에 따라 상하부 도전체간 전기적 연결통로 역할을 하는 콘택홀의 크기도 점차 감소하고 있으며, 이에, 스토리지 노드 콘택을 라인 타입(Line Type)으로 형성하는 방법이 제안된 바 있다.
이하에서는, 라인 타입 스토리지 노드 콘택 형성 공정을 포함하는 종래의 반도체 소자의 제조방법을 간략히 설명하도록 한다.
먼저, 반도체 기판 상에 비트라인 도전막을 형성하고 상기 도전막 상에 하드마스크를 형성한 다음, 상기 하드마스크 및 도전막을 차례로 식각하여 비트라인을 형성한다. 여기서, 0.54㎛급 디램 소자의 경우에는 상기 하드마스크로서, 질화막과 텅스텐막의 적층막을 적용하고 있다.
이어서, 상기 비트라인이 형성된 결과물 상에 비트라인간 공간을 메우도록 절연막을 증착한 후, 상기 절연막을 비트라인의 하드마스크가 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 비트라인들의 평탄화를 이룬다. 그리고 나서, 상기 CMP가 수행된 기판 결과물을 세정한다.
다음으로, 상기 CMP된 절연막 상에 상기 비트라인들 사이의 스토리지 노드 콘택 형성 영역을 노출시키면서 라인 타입의 개구부를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용해서 절연막을 식각하여 스토리지 노드용 콘택홀을 형성한다.
계속해서, 상기 스토리지 노드용 콘택홀을 폴리실리콘막으로 매립한 후, 상기 폴리실리콘막을 비트라인의 하드마스크가 노출될 때까지 에치백하여 라인 타입의 스토리지 노드 콘택을 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 반도체 소자를 제조한다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 라인 타입의 스토리지 노드 콘택 형성 공정은 상기 스토리지 노드 콘택 플러그 하부의 비트라인 질화막 하드마스크를 증착 및 패터닝 한 후에, 상기 스토리지 노드 콘택 플러그를 CMP 하여 절연함에 있어서, 스토리지 노드 콘택 플러그용 콘택홀 형성의 식각 공정시 상기 비트라인 질화막 하드마스크의 손실이 과도하게 발생하게 된다.
그 결과, 상기 CMP 공정만으로 플러그간을 효과적으로 절연하기 힘들게 되며, 그에 따른 손실로 인해 도 1에 도시된 바와 같이 스토리지 노드 콘택 간에 브릿지가 발생하게 된다.
한편, 상기와 같은 문제점을 해결하여 스토리지 노드 콘택 간의 브릿지를 방지하면서도, 스토리지 노드 콘택 플러그간의 효율적인 절연을 하기 위해서는 불가피하게 과도한 CMP 연마가 필요한데, 이렇게 하면 도 2의 그래프에 도시된 바와 같이, 상기 CMP 공정에서 불가피한 웨이퍼 에지(edge)의 빠른 속도의 제거 현상으로 인하여 웨이퍼 에지 영역에서는 비트라인 질화막 하드마스크가 대부분 연마되어 그에 따른 손실이 발생하게 된다.
그 결과, 도 3에 도시된 바와 같이 비트라인 하부의 텅스텐막이 노출되게 된다.
따라서, 본 발명은 스토리지 노드 콘택 플러그 간의 브릿지(bridge)를 방지함과 아울러, 스토리지 노드 콘택 플러그 간을 효과적으로 절연시킬 수 있는 반도체 소자의 스토리지 노드 콘택 플러그 형성방법을 제공한다.
또한, 본 발명은 상기와 같이 스토리지 노드 콘택 플러그 간을 효과적으로 절연시킴과 아울러, 비트라인 텅스텐막의 노출을 방지할 수 있는 반도체 소자의 스토리지 노드 콘택 플러그 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 스토리지 노드 콘택 플러그 형성방법은, 반도 체 기판 상에 상부에 질화막 하드마스크를 구비한 다수의 비트라인을 형성하는 단계; 상기 비트라인들을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 비트라인의 질화막 하드마스크가 노출되도록 CMP하는 단계; 상기 층간절연막을 식각해서 스토리지 노드 콘택 형성용 라인 타입의 홀을 형성하는 단계; 상기 스토리지 노드 콘택 형성용 라인 타입의 홀을 매립하도록 층간절연막 상에 폴리실리콘막을 형성하는 단계; 상기 스토리지 노드 콘택 형성용 라인 타입 홀 내에서 상기 층간절연막 상에 형성된 폴리실리콘막이 제거되도록 하면서, 상기 비트라인의 질화막 하드마스크가 노출되지 않도록 상기 폴리실리콘막을 에치백 하는 단계; 상기 폴리실리콘막을 제거정지막으로 이용해서 층간절연막 및 스토리지 노드 콘택 형성용 라인 타입 홀에 의해 노출되지 않은 비트라인 부분의 질화막 하드마스크를 일부 제거하는 단계; 및 상기 노출된 비트라인의 질화막 하드마스크가 노출되도록 폴리실리콘막을 CMP하는 단계;를 포함한다.
상기 층간절연막을 비트라인의 질화막 하드마스크가 노출되도록 CMP 하는 단계는, 세리아 슬러리를 사용하여 수행한다.
상기 폴리실리콘막을 제거정지막으로 이용해서 층간절연막 및 스토리지 노드 콘택 형성용 라인 타입 홀에 의해 노출되지 않은 비트라인 부분의 질화막 하드마스크를 일부 제거하는 단계는, 건식식각으로 수행한다.
상기 건식식각은 CF4, C2F6, CHF3, NF3 및 SF6 중에 어느 하나의 소오스가스를 사용하여 수행한다.
상기 건식식각은 상기 폴리실리콘막의 전면식각과 익스-시튜(Ex-situ) 및 인 -시튜(In-situ)의 방식으로 수행한다.
상기 폴리실리콘막을 제거정지막으로 이용해서 층간절연막 및 스토리지 노드 콘택 형성용 라인 타입 홀에 의해 노출되지 않은 비트라인 부분의 질화막 하드마스크를 일부 제거하는 단계는, 산화막용 슬러리를 이용하여 상기 노출되지 않은 비트라인의 질화막 하드마스크에 대해 1차 CMP하는 단계; 및 상기 1차 CMP된 노출되지 않은 비트라인의 질화막 하드마스크에 대해 KOH 물질이 함유되지 않은 슬러리를 이용하여 상기 폴리실리콘막을 제거정지막으로 하여 2차 CMP하는 단계;를 포함한다.
상기 일부 제거된 노출되지 않은 비트라인의 질화막 하드마스크 및 노출된 비트라인의 질화막 하드마스크에 대해 CMP하는 단계는, 실리카 및 세리아 슬러리를 사용하여 수행한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 반도체 소자의 스토리지 노드 콘택 플러그 형성시, 상기 스토리지 노드 콘택 플러그용 도전막으로 폴리실리콘막을 형성하고, 스토리지 노드 콘택 플러그의 형성을 위한 상기 폴리실리콘막에 대한 에치백(etch-back) 공정 시 발생하는 하부 비트라인의 질화막 하드마스크가 노출되지 않은 부분 및 노출된 질화막 하드마스크 부분 간의 단차를 스토리지 노드 콘택 플러그의 평탄화 공정 전에 먼저 최소화시킨 다음, 스토리지 노드 콘택 플러그를 형성한다.
이렇게 하면, 폴리실리콘막에 대한 에치백 공정에서 하부 비트라인의 질화막 하드마스크의 과도한 손실로 인해 생성된 비트라인의 질화막 하드마스크막의 노출되지 않은 부분 및 노출된 질화막 하드마스크 부분 간의 단차를 스토리지 노드 콘택 플러그의 평탄화 공정 전에 먼저 제거하여 최소화시킴으로써, 그에 따른 스토리지 노드 콘택 플러그 간을 효과적으로 절연시킬 수 있다.
또한, 상기와 같이 스토리지 노드 콘택 플러그 간을 효과적으로 절연시킬 수 있음으로써, 웨이퍼 에지(edge) 부분에서의 비트라인 텅스텐막이 노출되는 것을 방지할 수 있다.
따라서, 스토리지 노드 콘택 플러그 공정의 마진을 증가시킬 수 있다.
자세하게, 도 4 및 도 5a 내지 도 5f를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하도록 한다.
도 4는 비트라인이 형성된 반도체 소자의 평면도이고, 도 5a 내지 도 5f는 도 5의 A-A´선에 따른 단면부분에 해당하는 도면들이다.
도 5a를 참조하면, 소정의 하부구조물(도시안됨)이 형성되고 셀 영역 및 주변회로 영역으로 구획된 반도체 기판(500)의 각 영역 상에 상기 하부구조물을 덮도록 절연막(도시안됨)을 형성한다.
이어서, 상기 절연막 상에 비트라인 도전막(502) 및 비트라인 하드마스크(504)를 증착한다음, 상기 비트라인 하드마스크(504) 및 비트라인 도전막(502)을 차례로 식각하여 상부 및 하부에 각각 비트라인 하드마스크(504) 및 비트라인 도전막(502)의 적층막으로 이루어진 비트라인을 형성한다.
이때, 상기 비트라인 도전막(502) 및 비트라인 하드마스크(504)는 각각 텅스 텐막 및 질화막으로 형성하도록 한다.
계속해서, 상기 비트라인을 포함한 반도체 기판(500) 전면 상에 질화막을 증착한 후, 상기 질화막을 전면식각하여 비트라인의 스페이서(506)를 형성한다.
이어서, 상기 비트라인의 스페이서(506)가 형성된 비트라인을 포함한 반도체 기판(500) 전면 상에 층간절연막(508)을 형성하고, 상기 층간절연막(508)을 상기 비트라인 질화막 하드마스크(504)가 노출될때까지 CMP하여 평탄화시킨다.
여기서, 상기 CMP에 의한 평탄화는 세리아 슬러리를 사용하여 수행하는 것이 바람직하다.
도 5b를 참조하면, 상기 층간절연막(508)이 형성된 셀 영역 상에 비트라인을 포함하여 상기 비트라인들 사이의 스토리지 노드 콘택 플러그 형성 영역을 노출시키는 마스크패턴(도시안됨)을 형성한다. 그런 다음, 상기 마스크패턴에 의해 노출된 셀 영역 상의 층간절연막(508) 부분을 식각하여 라인 타입의 스토리지 노드 콘택 플러그용 콘택홀(H)을 형성한 후, 상기 마스크패턴을 제거한다.
이때, 상기 식각 공정시 셀 영역의 스토리지 노드 콘택 플러그용 콘택홀(H)이 형성되는 지역에서는 비트라인 상부의 질화막 하드마스크(504)가 식각정지막 역할을 하므로 어느 정도의 손실이 발생하나, 상기 셀 영역의 스토리지 노드 콘택 플러그용 콘택홀(H)이 형성되지 않는 지역에서는 비트라인 상부의 질화막 하드마스크(504)가 손실되지 않으므로 두 지역 간의 비트라인 높이 차이가 발생하게 된다.
따라서, 상기 비트라인 질화막 하드마스크가 노출되는 부분(B)과 노출되지 않는 부분(B')이 발생하게 된다.
도 5c를 참조하면, 상기 주변회로 영역 및 셀 영역에 형성된 스토리지 노드 콘택 플러그용 콘택홀(H)을 매립하도록 반도체 기판 전면 상에 폴리실리콘막(510)을 증착한다.
도 5d 및 도 5e를 참조하면, 상기 라인 타입의 스토리지 노드 플러그용 콘택홀(H) 내의 상기 층간절연막(508) 상에 형성된 상기 폴리실리콘막(510) 부분이 상기 비트라인 질화막 하드마스크가 노출되지 않게 제거되도록 에치백한다.
이어서, 상기 폴리실리콘막(510)이 증착된 셀 영역의 반도체 기판(500) 상에 상기 스토리지 노드 콘택 플러그용 콘택홀(H) 형성을 위한 에치백 공정시에 의해 노출되지 않은 비트라인의 질화막 하드마스크(B') 부분을 상기 폴리실리콘막(510)을 제거정지막으로 하여 일부 제거한다.
여기서, 상기 제거정지막으로서의 폴리실리콘막(510)은 상기 스토리지 노드 콘택 플러그용 콘택홀(H) 형성을 위한 식각 공정에 의해 노출된 비트라인의 질화막 하드마스크(B) 상부에 잔류하여야 한다.
이때, 노출되지 않은 비트라인의 질화막 하드마스크(B') 부분의 제거는, CF4, C2F6, CHF3, NF3 및 SF6 중에 어느 하나의 소오스가스를 사용하여 건식식각으로 수행하도록 한다.
또한, 상기 건식식각 공정은 상기 폴리실리콘막(504)에 대한 에치백 공정과 익스-시튜(Ex-situ) 및 인-시튜(In-situ)의 방식으로 수행할 수도 있다.
한편, 상기 폴리실리콘막(504)에 에치백 공정과, 상기 폴리실리콘막을 제거정지막으로 노출되지 않은 비트라인의 질화막 하드마스크(B')에 대한 건식식각 공 정을 상술한 바와 같이 두 번의 공정으로 수행하지 않고, 상기 폴리실리콘막(504)에 대한 에치백 공정 수행시, 폴리실리콘:질화막:산화막의 비율을 1:1:1로 하여 한번의 공정으로 제거할 수도 있다.
이어서, 노출되지 않은 비트라인의 질화막 하드마스크(B') 부분의 제거의 또 다른 방법은, 산화막용 슬러리를 사용하여 상기 노출되지 않은 질화막 하드마스크(B')에 대해 1차 CMP를 수행하고 상기 1차 CMP된 노출되지 않은 질화막 하드마스크(B')에 대해 KOH 물질이 함유되지 않은 슬러리를 사용하여 상기 폴리실리콘막(504)을 제거정지막으로 하여 2차 CMP를 수행하도록 한다.
한편, 상기 산화막용 슬러리를 사용하는 1차 CMP와 KOH 물질이 함유되지 않은 슬러리를 사용하는 2차 CMP 및 후속의 비트라인 간을 절연시키기 위한 상기 1차 CMP와 같은 산화막용 슬러리를 사용하는 CMP 공정은 멀티 플레이튼(multi platen)이 구비된 CMP 장치에서 3개의 플레이튼에 각각의 슬러리를 따로 장착하여 수행할 수도 있다.
도 5f를 참조하면, 상기 일부 제거된 노출되지 않은 비트라인의 질화막 하드마스크(B') 및 노출된 질화막 하드마스크막(B)를 하부 비트라인 간의 절연을 위해 평탄화시켜 본 발명의 실시예에 따른 스토리지 노드 콘택 플러그를 형성한다.
도 6은 본 발명의 실시예에 따른 반도체 소자의 스토리지 노드 콘택 플러그의 형성방법에 따른 스토리지 노드 콘택 플러그 간을 절연시킨 사진으로서, 스토리지 노드 콘택 플러그 간이 단차 및 그에 따른 브릿지 없이 효과적으로 절연된 것을 확인할 수 있다.
이 경우, 본 발명은 폴리실리콘막에 대한 에치백 공정에서 질화막의 과도한 손실로 인해 생성된 비트라인의 질화막 하드마스크의 노출되지 않은 부분 및 노출된 질화막 하드마스크 부분 간의 단차를 스토리지 노드 콘택 플러그의 평탄화 공정 전에 먼저 제거하여 최소화시킴으로써, 스토리지 노드 콘택 플러그 간을 효과적으로 절연시킬 수 있다.
또한, 상기와 같이 스토리지 노드 콘택 플러그 간을 효과적으로 절연시킬 수 있음으로써, 웨이퍼 에지(edge) 부분에서의 비트라인의 도전막인 텅스텐막이 노출되는 것을 방지할 수 있다.
따라서, 본 발명은 스토리지 노드 콘택 플러그 공정의 마진을 증가시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 스토리지 노드 콘택 플러그용 도전막으로 사용하는 폴리실리콘막에 대한 에치백 공정에서 비트라인의 질화막 하드마스크의 과도한 손실로 인해 생성된 상기 비트라인의 질화막 하드마스크의 노출되지 않은 부분 및 노출된 질화막 하드마스크 부분 간의 단차를 스토리지 노드 콘택 플러그의 평탄화 공정 전에 먼저 제거하여 최소화시킴으로써, 그에 따른 스토리지 노드 콘택 플 러그 간을 효과적으로 절연시킬 수 있다.
또한, 본 발명은 상기와 같이 스토리지 노드 콘택 플러그 간을 효과적으로 절연시킴과 아울러, 웨이퍼 에지(edge) 부분에서의 비트라인의 도전막인 텅스텐막이 노출되는 것을 방지할 수 있다.
따라서, 본 발명은 스토리지 노드 콘택 플러그 공정의 마진을 증가시킬 수 있다.

Claims (7)

  1. 반도체 기판 상에 상부에 질화막 하드마스크를 구비한 다수의 비트라인을 형성하는 단계;
    상기 비트라인들을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 비트라인의 질화막 하드마스크가 노출되도록 CMP하는 단계;
    상기 층간절연막을 식각해서 스토리지 노드 콘택 형성용 라인 타입의 홀을 형성하는 단계;
    상기 스토리지 노드 콘택 형성용 라인 타입의 홀을 매립하도록 층간절연막 상에 폴리실리콘막을 형성하는 단계;
    상기 스토리지 노드 콘택 형성용 라인 타입 홀 내에서 상기 층간절연막 상에 형성된 폴리실리콘막이 제거되도록 하면서, 상기 비트라인의 질화막 하드마스크가 노출되지 않도록 상기 폴리실리콘막을 에치백 하는 단계;
    상기 폴리실리콘막을 제거정지막으로 이용해서 층간절연막 및 스토리지 노드 콘택 형성용 라인 타입 홀에 의해 노출되지 않은 비트라인 부분의 질화막 하드마스크를 일부 제거하는 단계; 및
    상기 노출된 비트라인의 질화막 하드마스크가 노출되도록 폴리실리콘막을 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 층간절연막을 비트라인의 질화막 하드마스크가 노출되도록 CMP 하는 단계는,
    세리아 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 플러그 형성방법.
  3. 제 1 항에 있어서,
    상기 폴리실리콘막을 제거정지막으로 이용해서 층간절연막 및 스토리지 노드 콘택 형성용 라인 타입 홀에 의해 노출되지 않은 비트라인 부분의 질화막 하드마스크를 일부 제거하는 단계는,
    건식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 플러그 형성방법.
  4. 제 3 항에 있어서,
    상기 건식식각은 CF4, C2F6, CHF3, NF3 및 SF6 중에 어느 하나의 소오스가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 플러그 형성방법.
  5. 제 1 항 또는 3 항에 있어서,
    상기 건식식각은 상기 폴리실리콘막의 에치백과 익스-시튜(Ex-situ) 및 인-시튜(In-situ)의 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 플러그 형성방법.
  6. 제 1 항에 있어서,
    상기 폴리실리콘막을 제거정지막으로 이용해서 층간절연막 및 스토리지 노드 콘택 형성용 라인 타입 홀에 의해 노출되지 않은 비트라인 부분의 질화막 하드마스크를 일부 제거하는 단계는,
    산화막용 슬러리를 이용하여 상기 노출되지 않은 비트라인의 질화막 하드마스크에 대해 1차 CMP하는 단계; 및
    상기 1차 CMP된 노출되지 않은 비트라인의 질화막 하드마스크에 대해 KOH 물질이 함유되지 않은 슬러리를 이용하여 상기 폴리실리콘막을 제거정지막으로 하여 2차 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 플러그 형성방법.
  7. 제 1 항에 있어서,
    상기 일부 제거된 노출되지 않은 비트라인의 질화막 하드마스크 및 노출된 비트라인의 질화막 하드마스크에 대해 CMP하는 단계는,
    실리카 및 세리아 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 플러그 형성방법.
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