CN111627914A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

实施方式提供一种能够实现单元电流的增加的半导体存储装置及其制造方法。实施方式的半导体存储装置具备积层体、及柱状体。所述积层体在第1方向上交替地积层着多个导电层及多个绝缘层。所述柱状体设置在所述积层体内。所述柱状体从内侧起依次包含芯部、信道膜、隧道氧化膜及电荷累积膜。所述信道膜是在与所述芯部相接的第1区域中掺杂着杂质的半导体。

Description

半导体存储装置及其制造方法
[相关申请]
本申请享有以日本专利申请2019-34160号(申请日：2019年2月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置及其制造方法。
背景技术
已知有三维地积层存储单元而成的NAND(Not and，与非)型闪速存储器。
发明内容
本发明提供一种能够实现单元电流的增加的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备积层体、及柱状体。所述积层体在第1方向上交替地积层着多个导电层及多个绝缘层。所述柱状体设置在所述积层体内。所述柱状体从内侧起依次包含芯部、信道膜、隧道氧化膜及电荷累积膜。所述信道膜具有与所述芯部相接的第1区域、及与所述隧道氧化膜相接的第2区域。所述第1区域是掺杂着杂质的半导体。所述第2区域是不包含所述杂质或所述杂质的浓度比所述第1区域低的半导体。
附图说明
图1是表示第1实施方式的半导体存储器的系统构成的框图。
图2是表示第1实施方式的存储单元阵列的等效电路的图。
图3是表示第1实施方式的存储单元阵列的一部分区域的俯视图。
图4是表示第1实施方式的存储单元阵列的一部分区域的剖视图。
图5是将第1实施方式的存储单元阵列的柱状体的附近放大所得的剖视图。
图6～图11是表示第1实施方式的存储单元阵列的制造步骤的一例的剖视图。
图12是将第1实施方式的存储单元阵列的制造步骤的一例中的柱状体的附近放大表示的剖视图。
图13是将第1实施方式的存储单元阵列的制造步骤的一例中的柱状体的附近放大表示的剖视图。
图14是表示第1实施方式的存储单元阵列的制造步骤的一例的剖视图。
图15是表示第2实施方式的存储单元阵列的一部分区域的剖视图。
图16～图18是表示第2实施方式的存储单元阵列的制造步骤的一例的剖视图。
具体实施方式
以下，参照附图对实施方式的半导体存储装置及其制造方法进行说明。附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必限于与现实相同。在以下说明中，对具有同一或类似功能的构成标注同一符号。而且，存在省略这些构成的重复说明的情况。构成参照符号的文字之后的数字通过包含相同文字的参照符号进行参照，且用来将具有同样构成的要素彼此区别。在无须将由包含相同文字的参照符号表示的要素彼此区别的情况下，这些要素通过仅包含相同文字的参照符号进行参照。
首先，对+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向进行定义。+X方向、-X方向、+Y方向、及-Y方向是与下述半导体基板20(参照图4)的表面大致平行的方向。+X方向是从下述1个串单元SU0朝向另一个串单元SU1的方向(参照图3)。-X方向是与+X方向相反的方向。在不区分+X方向与-X方向的情况下，简称为“X方向”。+Y方向及-Y方向是与X方向交叉(例如大致正交)的方向。+Y方向及-Y方向是彼此相反的方向。在不区分+Y方向与-Y方向的情况下，简称为“Y方向”。+Z方向及-Z方向是与X方向及Y方向交叉(例如大致正交)的方向。+Z方向是从下述半导体基板20朝向积层体30的方向(参照图4)。-Z方向是与+Z方向相反的方向。在不区分+Z方向与-Z方向的情况下，简称为“Z方向”。在本说明书中，存在将“+Z方向”称为“上”，将“-Z方向”称为“下”的情况。但是这些表现是出于方便起见，并非规定重力方向。在本实施方式中，+Z方向是“第1方向”的一例。
在本说明书中，所谓“连接”并不限定于物理连接的情况，也包括电连接的情况。在本说明书中，所谓“在A方向上延伸”是指例如A方向的尺寸大于X方向、Y方向、及Z方向的各尺寸中的最小尺寸。“A方向”是任意方向。
(第1实施方式)
首先，对本实施方式的半导体存储装置(半导体存储器)的整体构成进行说明。
本实施方式的半导体存储器1是非易失性的半导体存储装置，例如是NAND型闪速存储器。
图1是表示半导体存储器1的系统构成的框图。半导体存储器1例如具备存储单元阵列10、行解码器11、感测放大器12、及定序器13。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是非易失性的存储单元晶体管MT(参照图2)的集合。在存储单元阵列10设置着多个位线及多个字线。各存储单元晶体管MT与1条位线及1条字线建立关联。将在下文对存储单元阵列10的详细构成进行叙述。
行解码器11基于从外部的存储器控制器2接收的地址信息ADD，选择1个块BLK。行解码器11通过对多个字线分别施加所需电压，控制对存储单元阵列10的数据的写入动作及读出动作。
感测放大器12根据从存储器控制器2接收的写入数据DAT，对各位线施加所需电压。感测放大器12基于位线的电压，判定存储在存储单元晶体管MT的数据，并将所判定出的读出数据DAT发送到存储器控制器2。
定序器13基于从存储器控制器2接收的指令CMD，控制半导体存储器1整体的动作。
以上所说明的半导体存储器1及存储器控制器2也可以通过它们的组合构成1个半导体装置。半导体装置例如可列举如SD(注册商标)卡的存储卡、或SSD(Solid StateDrive，固态驱动器)等。
接下来，对存储单元阵列10的电构成进行说明。
图2是表示存储单元阵列10的等效电路的图，抽选一个块BLK进行表示。块BLK包含多个(例如4个)串单元SU(SU0～SU3)。
各串单元SU是多个NAND串NS的集合体。各NAND串NS的一端连接于位线BL(BL0～BLm(m为1以上的整数)中的任一个)。NAND串NS的另一端连接于源极线SL。各NAND串NS包含多个(例如18个)存储单元晶体管MT(MT0～MT17)、第1选择晶体管ST1、及第2选择晶体管ST2。
多个存储单元晶体管MT(MT0～MT17)相互串联地电连接。存储单元晶体管MT包含控制栅极及电荷累积膜，非易失地存储数据。存储单元晶体管MT根据施加于控制栅极的电压，将电荷累积在电荷累积膜。存储单元晶体管MT的控制栅极连接于对应的字线WL(WL0～WL17中的任一个)。存储单元晶体管MT经由字线WL而与行解码器11电连接。
第1选择晶体管ST1连接于多个存储单元晶体管MT(MT0～MT17)与对应的位线BL之间。第1选择晶体管ST1的漏极连接于位线BL。第1选择晶体管ST1的源极连接于多个存储单元晶体管MT。第1选择晶体管ST1的控制栅极连接于对应的选择栅极线SGD(SGD0～SGD3中的任一个)。第1选择晶体管ST1经由选择栅极线SGD而与行解码器11电连接。第1选择晶体管ST1在指定电压施加于选择栅极线SGD的情况下，将NAND串NS与位线BL连接。
第2选择晶体管ST2连接于多个存储单元晶体管MT(MT0～MT17)与源极线SL之间。第2选择晶体管ST2的漏极连接于多个存储单元晶体管MT。第2选择晶体管ST2的源极连接于源极线SL。第2选择晶体管ST2的控制栅极连接于选择栅极线SGS。第2选择晶体管ST2经由选择栅极线SGS而与行解码器11电连接。第2选择晶体管ST2在指定电压施加于选择栅极线SGS的情况下，将NAND串NS与源极线SL连接。
接下来，对存储单元阵列10的物理构成进行说明。
图3是表示存储单元阵列10的一部分区域的俯视图。例如，多个串单元SU在X方向上排列且分别在Y方向上延伸。多个串单元SU由填充着绝缘材料的狭缝SLT相互分断。各串单元SU包含在Z方向上延伸的多个柱状体40。各柱状体40经由下述接触插头BLC而与1条位线BL连接。例如，位线BL在X方向上延伸。
图4是表示存储单元阵列10的一部分区域的剖视图。存储单元阵列10例如包含半导体基板20、积层体30、柱状体40、接触插头BLC、及位线BL。
半导体基板20具有沿着X方向及Y方向的表面20a。半导体基板20可以是半导体基板，也可以是隔着绝缘材料配置在基板上的导电膜。
积层体30设置在半导体基板20之上。积层体30包含1个导电层31、多个导电层32、1个导电层33、及多个绝缘层34。多个导电层31、32、33与多个绝缘层34积层在Z方向上。
导电层31、32、33例如为钨。导电层31是积层体30中最下层的导电层。导电层31作为选择栅极线SGS发挥功能。导电层33是积层体30中最上层的导电层。导电层33作为选择栅极线SGD发挥功能。多个导电层32位于比导电层31更靠上方处，且位于比导电层33更靠下方处。多个导电层32分别作为字线WL0～WL17发挥功能。导电层31、32、33分别形成为沿着X方向及Y方向的板状。导电层31、32、33也可以分别在与绝缘层34的界面、及与柱状体40的界面具有阻挡绝缘膜。
绝缘层34设置在导电层31与导电层32之间、多个导电层32彼此之间、导电层32与导电层33之间。绝缘层34将导电层31、32、33彼此相互绝缘。绝缘层34分别形成为沿着X方向及Y方向的板状。
柱状体40例如作为1个NAND串NS发挥功能。柱状体40沿着Z方向设置在积层体30内。柱状体40从积层体30的Z方向的上表面30b遍布设置到下表面30a。柱状体40包含第1柱状部40A及第2柱状部40B。
第1柱状部40A位于半导体基板20与第2柱状部40B之间，分别与半导体基板20及第2柱状部40B相接。第1柱状部40A设置在半导体基板20的表面20a上，形成相对于半导体基板20的表面20a的凸部。也就是说，第1柱状部40A从半导体基板20的表面20a向+Z方向突出。第1柱状部40A例如是通过使硅在半导体基板20的表面20a上外延生长而形成的外延硅层。
第1柱状部40A的一部分介隔绝缘膜35面向导电层31。第1柱状部40A与导电层31交叉的部分作为第2选择晶体管ST2发挥功能。
第2柱状部40B位于比第1柱状部40A更靠上方处。第2柱状部40B位于积层体30内。第2柱状部40B的下端40B1与第1柱状部40A相接。第2柱状部40B与多个导电层32交叉的部分分别作为存储单元晶体管MT(MT0～MT17)发挥功能。第2柱状部40B与导电层33交叉的部分作为第1选择晶体管ST1发挥功能。再者，也可以使用下层侧的导电层32作为第2选择晶体管ST2的栅极电极。
第2柱状部40B的上端40B2经由接触插头BLC连接于位线BL。接触插头BLC是由导电材料形成的柱状或倒圆锥台形状等的连接部件。第2柱状部40B例如随着从上端4082朝向下端40B1前进而X方向及Y方向的宽度逐渐变细。从Z方向观察，第2柱状部40B例如为圆形、椭圆形。
第2柱状部40B包含阻挡绝缘膜41、绝缘膜42、隧道氧化膜43、信道膜44及芯部45。阻挡绝缘膜41设置于在Z方向上贯通积层体30的空穴的内壁。绝缘膜42设置在阻挡绝缘膜41的内壁。绝缘膜42作为电荷累积膜发挥功能。隧道氧化膜43设置在绝缘膜42的内壁。信道膜44设置在隧道氧化膜43的内壁。信道膜44作为构成NAND串NS的晶体管的信道发挥功能。芯部45设置在由隧道氧化膜43包围的区域内。也就是说，第2柱状部40B从内侧起依次包含芯部45、信道膜44、隧道氧化膜43、绝缘膜42、及阻挡绝缘膜41。第2柱状部40B的芯侧为内侧。再者，也可以将由绝缘材料覆盖周围的浮动栅极代替绝缘膜42来作为电荷累积膜。
阻挡绝缘膜41例如为氧化硅、氧化铝、氧化锆。绝缘膜42例如为氮化硅。隧道氧化膜43例如为氧化硅。信道膜44例如为一部分中掺杂着杂质的多晶硅。芯部45例如为氧化硅。
图5是将第2柱状部40B的信道膜44、隧道氧化膜43、绝缘膜42、阻挡绝缘膜41的附近放大所得的剖视图。
信道膜44具有第1区域44A、及第2区域44B。第1区域44A是与芯部45相接且从第1面44a朝向隧道氧化膜43扩展的区域。第1面44a是信道膜44的芯部45侧的表面。第1区域44A包含掺杂着杂质的半导体。第1区域44A例如是杂质的浓度为1×1020/cm3以上1×1021/cm3以下的区域。
第2区域44B是与隧道氧化膜43相接且从第2面44b朝向芯部45扩展的区域。第2面44b是信道膜44的隧道氧化膜43侧的表面。第2区域44B例如杂质的浓度比第1区域44A低。第2区域44B例如不包含杂质。此处，“不包含杂质”的情况容许不可避免地包含的杂质。
信道膜44的第1面44a中的杂质的浓度高于第2面44b中的杂质的浓度。信道膜44例如从第1面44a朝向第2面44b，杂质浓度逐渐变低。第1面44a及第2面44b的杂质浓度例如通过二次离子质量分析(SIMS，Secondary ion mass spectroscopy)求出。
信道膜44所包含的杂质例如为选自由碳(C)、磷(P)、硼(B)、锗(Ge)所组成的群中的任一种。信道膜44所包含的杂质优选为碳(C)。碳对单元的阈值的变动较小，对多晶硅的结晶粒径的影响也较小。
芯部45例如具有第1区域45A及第2区域45B。第1区域45A是与信道膜44相接且从与信道膜44的界面朝向芯部45的芯侧扩展的区域。第2区域45B位于比第1区域45A更靠芯部45的芯侧。第1区域45A例如包含杂质。第1区域45A所包含的杂质与信道膜44所包含的杂质相同。
接下来，对存储单元阵列10的制造方法的一例进行说明。
存储单元阵列10的制造方法例如包括积层步骤、空穴形成步骤、单晶生长步骤、绝缘膜形成步骤、开口形成步骤、信道膜形成步骤、细化步骤、芯部形成步骤、及置换步骤。图6至图14是表示存储单元阵列10的各制造步骤的剖视图。以下，对从置换材料/绝缘体的积层步骤到形成字线WL为止的步骤进行说明。
图6是表示积层步骤的剖视图。在积层步骤中，将绝缘层34与置换材料50交替地积层在半导体基板20上。交替地积层多个绝缘层34及多个置换材料50，而形成积层体39。置换材料50例如为氮化硅(SiN)等氮化膜。
图7是表示空穴形成步骤的剖视图。在空穴形成步骤中，对积层体39加工空穴H1。空穴H1从积层体39的上表面39b到达下表面39a为止。空穴H1利用光刻法及各向异性蚀刻进行加工。各向异性蚀刻例如可以使用RIE(Reactive ion etching，反应性离子蚀刻)。
图8是表示单晶生长步骤的剖视图。在空穴H1内，使硅单晶外延生长。由此，在空穴H1的下端部形成第1柱状部40A。
图9是表示绝缘膜形成步骤的剖视图。在空穴H1的内壁，依次积层阻挡绝缘膜41、绝缘膜42、隧道氧化膜43、及覆盖膜49。阻挡绝缘膜41、绝缘膜42、隧道氧化膜43及覆盖膜49分别形成为具有底部的筒状。覆盖膜49在下述开口形成步骤中，保护隧道氧化膜43以免于蚀刻。覆盖膜49例如为非晶硅。
图10是表示开口形成步骤的剖视图。在阻挡绝缘膜41、绝缘膜42、隧道氧化膜43及覆盖膜49的底部形成开口部Ap。开口部Ap例如利用RIE进行加工。开口部Ap到达第1柱状部40A的上表面为止。在形成开口部Ap之后，去除覆盖膜49。覆盖膜49例如通过蚀刻去除。
图11是表示信道膜形成步骤的剖视图。在隧道氧化膜43的内壁形成信道膜48。由于在隧道氧化膜43的底部形成着开口部Ap，所以信道膜48从积层体39的上表面39b连续到第1柱状部40A的上表面为止。信道膜48在成膜中途掺杂杂质。杂质例如以气体的形式被供给并掺杂到信道膜48。杂质例如为选自由碳(C)、磷(P)、硼(B)、锗(Ge)所组成的群中的任一种，优选为碳(C)。
图12是表示信道膜形成步骤中的信道膜48的附近的剖视图。在信道膜形成步骤中，例如从隧道氧化膜43的内表面起依次形成第1层481、第2层482、第3层483。在形成第1层481及第3层483时，不供给杂质。第1层481及第3层483例如为非掺杂非晶硅。在形成第2层482时，供给杂质。第2层482例如为掺杂着碳的非晶硅。
接下来，对第1层481、第2层482、第3层483加热。非晶硅通过加热而结晶化，从而成为多晶硅。第1层481及第3层483例如成为非掺杂的多晶硅，第2层482例如成为掺杂着碳的多晶硅。通过加热，第2层482所包含的杂质的一部分扩散到第1层481、第3层483。加热时的信道膜48的厚度越厚，构成信道膜48的多晶硅的结晶粒径变得越大。
图13是表示细化步骤的剖视图。图13是表示细化步骤中的信道膜48的附近的剖视图。所谓细化是指将进行成膜所得的膜薄膜化的工艺。在细化步骤中，将信道膜48的表面氧化之后对氧化膜进行蚀刻。信道膜48的表面氧化例如使用过氧化氢进行。氧化膜的蚀刻例如使用TMY(三甲基-2-羟乙基氢氧化铵)进行。在细化步骤中，去除信道膜48的一部分直到掺杂着杂质的区域为止。在细化步骤中，例如去除信道膜48的一部分直到信道膜48的第2层482为止。信道膜48通过细化步骤比成膜后更薄膜化，而成为信道膜44(参照图5)。第2层482例如成为信道膜44的第1区域44A，第1层481例如成为信道膜44的第2区域44B。
图14是表示芯部形成步骤及置换步骤的剖视图。在进行细化所得的信道膜44的内侧形成芯部45。芯部45填充在被信道膜44包围的区域的内侧。通过形成芯部45，而形成第2柱状部40B。此后，通过狭缝加工步骤形成狭缝SLT。由此，区分多个串单元SU。在置换步骤中，通过经由狭缝SLT的湿式蚀刻去除置换材料50。接下来，将导电材料填充到已去除置换材料50的空间，而成为导电层31、32、33。通过将置换材料50置换为导电层31、32、33，积层体39成为积层体30。通过以上步骤，形成积层体30及柱状体40。但是半导体存储器1的制造方法并不限定于上述示例。
根据以上所说明的半导体存储器1，能够使存储单元阵列10中的单元电流的电流量增加。单元电流是为了感测存储在存储单元晶体管MT的状态而流到信道膜44的电流。只要能够使较大的单元电流流到信道膜44，就能够增加存储单元晶体管MT在Z方向上的积层数。
单元电流在使信道膜44薄膜化时增加。通过将信道膜48细化，使信道膜44薄膜化。另外，信道膜48在形成充分的厚度之后结晶化。构成信道膜48的多晶硅的结晶粒径对单元电流造成影响。
在信道膜48中掺杂的杂质不对结晶粒的结晶粒径造成较大影响。即，在信道膜48中掺杂的杂质不易对单元电流造成较大的不良影响。特别是，在杂质为碳、磷、硼中的任一种的情况下，对结晶粒的结晶粒径产生的影响较小。另外，碳或锗的价数与硅相同。在杂质为碳或锗的情况下，对存储单元阵列10的阈值电压产生的影响特别少。
另外，通过信道膜48包含杂质，能够减小细化步骤中的信道膜48的细化量的偏差。所谓细化量是信道膜48由蚀刻去除的量。所谓信道膜48的细化量的偏差是细化步骤中信道膜48的内周面的各点处的细化量的差异。
如上所述，信道膜48在表面氧化之后通过蚀刻氧化膜而薄膜化。蚀刻例如在具有结晶缺陷或结晶界面的部分容易进行。因此，信道膜48的蚀刻速率根据信道膜48的部位不同而不同。在信道膜48不含有杂质的情况下，信道膜48的蚀刻速率的偏差成为信道膜48的各点处的细化量的差异。
信道膜48的蚀刻速率在掺杂着杂质的区域(例如第2层482)与未掺杂杂质的区域(例如第3层483)中不同。掺杂着杂质的区域的蚀刻速率比未掺杂杂质的区域的蚀刻速率慢。在信道膜48含有杂质的情况下，信道膜48的蚀刻的进行在掺杂着杂质的区域中变慢。也就是说，掺杂着杂质的区域作为蚀刻的阻挡层发挥功能。掺杂着杂质的区域中的蚀刻速率比未掺杂杂质的区域的蚀刻速率慢。因此，掺杂着杂质的区域中的蚀刻速率的偏差小于未掺杂杂质的区域中的蚀刻速率的偏差，从而信道膜48的细化量的偏差减小。
如果减小细化步骤中的信道膜48的细化量的偏差，那么细化步骤后的信道膜44的厚度的偏差减小。信道膜44的厚度是从信道膜44的内周面朝向外周面下降的垂线的距离。如果信道膜44的厚度的偏差减小，那么容易使信道膜44的厚度接近设计值，从而能够减少量产时的制造偏差等的产生。
(第2实施方式)
接下来，对第2实施方式进行说明。
图15是表示第2实施方式的存储单元阵列15的一部分区域的剖视图。第2实施方式的存储单元阵列15与图4所示的存储单元阵列15的不同在于：在半导体基板20与积层体30之间设置着绝缘层70及源极层80；及积层体30内中的柱状体60的构造。以下所说明的构成以外的构成与第1实施方式的存储单元阵列10相同。
绝缘层70设置在半导体基板20与源极层80之间。在绝缘层70的内部，也可以设置有包含CMOS(Complementary MOS，互补金属氧化物半导体)等的驱动电路。
源极层80设置在绝缘层70与积层体30之间。源极层80包含导电层81、第1半导体层82及第2半导体层83。导电层81例如为钨或硅化钨。第1半导体层82及第2半导体层83例如为掺杂着杂质的硅。第2半导体层83与柱状体60的信道膜64连接。第2半导体层83在XY平面中包围去除了阻挡绝缘膜61、绝缘膜62及隧道氧化膜63的部分的周围。
柱状体60包含阻挡绝缘膜61、绝缘膜62、隧道氧化膜63、信道膜64及芯部65。柱状体60从积层体30的上表面30a到达第1半导体层82为止。阻挡绝缘膜61、绝缘膜62及隧道氧化膜63在第2半导体层83内被去除一部分。信道膜64与第2半导体层83连接。信道膜64在与芯部65相接的第1区域中掺杂着杂质。
第2实施方式的存储单元阵列15的制造方法与第1实施方式的存储单元阵列10的制造方法同样地包括例如积层步骤、空穴形成步骤、绝缘膜形成步骤、信道膜形成步骤、细化步骤、芯部形成步骤、及置换步骤。
图16是表示积层步骤及空穴形成步骤的剖视图。在积层步骤中，在半导体基板20上依次积层绝缘层70、导电层81、第1半导体层82、置换材料85、积层体39。在半导体基板20与积层体39之间积层绝缘层70、导电层81、第1半导体层82、置换材料85的方面与第1实施方式的存储单元阵列10的制造方法不同。在空穴形成步骤中，对积层体39加工空穴H2。空穴H2从积层体39的上表面39a到达第1半导体层82的内部为止。
图17是表示绝缘膜形成步骤、信道膜形成步骤、细化步骤、及芯部形成步骤的剖视图。绝缘膜形成步骤、信道膜形成步骤、细化步骤、及芯部形成步骤与第1实施方式的存储单元阵列10的制造方法相同。
图18是表示置换步骤的剖视图。通过狭缝加工步骤，形成从积层体39的上表面39a到达第1半导体层82的表面的狭缝SLT。在置换步骤中，经由狭缝SLT去除置换材料85。另外，经由已去除置换材料85的空间，去除阻挡绝缘膜61、绝缘膜62及隧道氧化膜63的一部分。将半导体材料填充到已去除置换材料85以及阻挡绝缘膜61、绝缘膜62及隧道氧化膜63的一部分的空间，从而成为第2半导体层83。另外，经由狭缝SLT去除置换材料50。将导电材料填充到已去除置换材料50的空间，从而成为导电层31、32、33。通过以上步骤，形成积层体30及柱状体60。但是半导体存储器的制造方法并不限定于上述示例。
通过此种构成，也能够与第1实施方式同样地使存储单元阵列15的单元电流的电流量增加。另外，能够减小细化步骤中的信道膜的细化量的偏差。
以上，对若干实施方式进行了说明，但实施方式并不限定于上述示例。例如，导电层32与柱状体40、60的交叉部分也可以用作不用于电荷累积的虚设晶体管代替用作存储单元晶体管MT。
另外，在第1实施方式及第2实施方式中，示出了柱状体40、60随着朝向半导体基板20前进而宽度变小的示例。柱状体40、60的形状并不限定于此。例如，柱状体40、60也可以采用在Z方向的中间的高度位置宽度较宽的桶型、或随着朝向半导体基板20前进而宽度变大的圆锥台形型。另外，柱状体40、60也可以是多个柱状体在Z方向上连接，在Z方向的中间的高度位置处具有宽度不同的阶差。
(附录)以下，对若干半导体存储装置进行附录。
[1].具备：
积层体，由多个导电层及多个绝缘层在第1方向上交替地积层而成；以及
柱状体，设置在所述积层体内，从内侧起依次包含芯部、信道膜、隧道氧化膜及电荷累积膜；
所述信道膜具有与所述芯部相接的第1区域、及与所述隧道氧化膜相接的第2区域，
所述第1区域是掺杂着杂质的半导体，且
所述第2区域是不包含所述杂质或所述杂质的浓度比所述第1区域低的半导体。
[2].根据[1]所述的半导体存储装置，其中
所述信道膜具有与所述芯部相接的第1面、及与所述隧道氧化膜相接的第2面，且所述第1面中的所述杂质的浓度高于所述第2面中的所述杂质的浓度。
[3].根据[2]所述的半导体存储装置，其中
所述信道膜从所述第1面朝向所述第2面，所述杂质的浓度逐渐变低。
[4].根据[1]所述的半导体存储装置，其中
所述信道膜为一部分中掺杂着杂质的多晶硅。
[5].根据[1]所述的半导体存储装置，其中
所述杂质是选自由碳、磷、硼、锗所组成的群中的任一种。
[6].根据[5]所述的半导体存储装置，其中
所述杂质为碳。
[7].根据[1]所述的半导体存储装置，其中
所述第1区域的所述杂质的浓度为1×1020/cm3以上1×1021/cm3以下。
[8].根据[1]所述的半导体存储装置，其中
所述芯部在与所述信道膜相接的区域中包含所述杂质。
[9].一种半导体存储装置的制造方法，在第1方向上交替地积层多个置换材料及多个绝缘层，
遍布所述多个置换材料及所述多个绝缘层形成第1空穴，
在所述第1空穴的内表面，依次积层电荷累积膜及隧道氧化膜，
在所述隧道氧化膜的内表面，一边在中途掺杂杂质一边形成信道膜，
对于所述信道膜，去除所述信道膜的一部分直到掺杂着所述杂质的区域为止，
在所述信道膜的内侧形成芯部，
去除所述多个置换材料，将导电体埋入到进行去除所得的空隙。
[10].根据[9]所述的半导体存储装置的制造方法，其中
在将所述信道膜的一部分去除之前，对所述信道膜加热。
[11].根据[9]所述的半导体存储装置的制造方法，其中
在所述信道膜的形成中，从所述隧道氧化膜的内表面起依次形成第1层、第2层及第3层，
所述第1层及所述第3层不掺杂杂质而形成，
所述第2层掺杂杂质而形成。
[12].根据[11]所述的半导体存储装置的制造方法，其中
在将所述信道膜的一部分去除时，至少去除所述第3层。
[13].根据[9]所述的半导体存储装置的制造方法，其中
所述杂质为选自由碳、磷、硼、锗所组成的群中的任一种。
[14].根据[13]所述的半导体存储装置的制造方法，其中
所述杂质为碳。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意图限定发明的范围。这些实施方式可以通过其他各种方式实施，且可以在不脱离发明主旨的范围内，进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且同样地包含在权利要求书所记载的发明及其等同的范围内。
[符号说明]
1 半导体存储器
30 积层体
31、32、33 导电层
34 绝缘层
40、60 柱状体
41、61 阻挡绝缘膜
42、62 绝缘膜
43、63 隧道氧化膜
44、48、64 信道膜
45、65 芯部
44A、45A 第1区域
44a 第1面
44B、45B 第2区域
44b 第2面
481 第1层
482 第2层
483 第3层

Claims (9)

1.一种半导体存储装置，具备：
积层体，多个导电层及多个绝缘层在第1方向上交替地积层而成；以及
柱状体，设置在所述积层体内，从内侧起依次包含芯部、信道膜、隧道氧化膜及电荷累积膜；
所述信道膜具有与所述芯部相接的第1区域、及与所述隧道氧化膜相接的第2区域，
所述第1区域是掺杂着杂质的半导体，且
所述第2区域是不包含所述杂质或所述杂质的浓度比所述第1区域低的半导体。
2.根据权利要求1所述的半导体存储装置，其中所述信道膜具有与所述芯部相接的第1面、及与所述隧道氧化膜相接的第2面，且所述第1面中的所述杂质的浓度高于所述第2面中的所述杂质的浓度。
3.根据权利要求1或2所述的半导体存储装置，其中所述信道膜为一部分中掺杂着杂质的多晶硅。
4.根据权利要求1或2所述的半导体存储装置，其中所述杂质为碳。
5.根据权利要求1或2所述的半导体存储装置，其中所述第1区域的所述杂质的浓度为1×1020/cm3以上1×1021/cm3以下。
6.一种半导体存储装置的制造方法，在第1方向上交替地积层多个置换材料及多个绝缘层，
遍布所述多个置换材料及所述多个绝缘层形成空穴，
在所述空穴的内表面，依次积层电荷累积膜及隧道氧化膜，
在所述隧道氧化膜的内表面，一边在中途掺杂杂质一边形成信道膜，
去除所述信道膜的一部分直到掺杂着所述杂质的区域为止，
在所述信道膜的内侧形成芯部，
去除所述多个置换材料，并将导电体埋入到进行去除所得的空隙。
7.根据权利要求6所述的半导体存储装置的制造方法，其中在将所述信道膜的一部分去除之前，对所述信道膜加热。
8.根据权利要求6或7所述的半导体存储装置的制造方法，其中在所述信道膜的形成中，从所述隧道氧化膜的内表面起依次形成第1层、第2层及第3层，
所述第1层及所述第3层不掺杂杂质而形成，且
所述第2层掺杂杂质而形成。
9.根据权利要求8所述的半导体存储装置的制造方法，其中在将所述信道膜的一部分去除时，至少去除所述第3层。
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