CN217641334U - 半导体存储装置 - Google Patents

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Abstract

本实用新型实施方式提供能够抑制单元电流的劣化的半导体存储装置。实施方式的半导体存储装置具有层叠体、柱状体和第2导电层。层叠体包含多个第1导电层和多个绝缘层。层叠体中，多个第1导电层和多个绝缘层沿第1方向一层一层交替地层叠。第2导电层与柱状体连接。柱状体包含绝缘芯、存储器膜和半导体通道。存储器膜被设置于多个第1导电层与绝缘芯之间。半导体通道被设置于绝缘芯与存储器膜之间。绝缘芯的上表面与柱状体的上端相比位于下方。第2导电层具有主体部和突出部。突出部从主体部朝向绝缘芯的上表面突出，在柱状体的内部沿第1方向延伸。突出部在突出部的底面或侧面中与半导体通道相接触。

Description

半导体存储装置
关联申请
本申请享有以日本专利申请2021-102403号(申请日：2021年6月21 日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实用新型的实施方式涉及半导体存储装置。
背景技术
已知有存储单元以三维层叠而成的NAND型闪存器。
实用新型内容
本实用新型的实施方式提供能够抑制单元电流的劣化的半导体存储装置。
实施方式的半导体存储装置具有层叠体、柱状体和第2导电层。层叠体包含多个第1导电层和多个绝缘层。层叠体中多个第1导电层和多个绝缘层沿第1方向一层一层交替地层叠。柱状体在层叠体内沿第1方向延伸。第2导电层与柱状体连接。柱状体包含绝缘芯、存储器膜和半导体通道。存储器膜被设置于多个第1导电层与绝缘芯之间。半导体通道被设置于绝缘芯与存储器膜之间。绝缘芯的上表面与柱状体的上端相比位于下方。第2 导电层具有主体部和突出部。突出部从主体部朝向绝缘芯的上表面突出，在柱状体的内部沿第1方向延伸。突出部在突出部的底面或侧面中与半导体通道相接触。
需要说明的是，突出部的与半导体通道相接触的面中的至少一部分也可以在第1方向上位于下述位置：与层叠体中所含的多个第1导电层中的位于最上部的第1导电层相同。
此外，半导体通道也可以将绝缘芯的上述上表面覆盖，半导体通道的上表面也可以与突出部的底面相接触。
此外，半导体通道也可以与突出部的底面相比向上方延伸，突出部的侧面也可以与半导体通道的内周面相接触。
此外，也可以进一步具备设置于第2导电层与层叠体之间的中间层，突出部的底面也可以与中间层的下表面相比向下方突出。
此外，也可以具备第1芯片和第2芯片，所述第1芯片包含层叠体、柱状体和第1焊盘，所述第2芯片具有晶体管和设置于比晶体管更靠上方的第2焊盘，第1芯片与第2芯片通过第1焊盘及第2焊盘而贴合。
此外，存储器膜的一部分也可以与层叠体的上表面相比向上方延伸。
此外，柱状体也可以在层叠体内具有第1柱状部、和在第1方向上与第1柱状部连接的第2柱状部，第2柱状部的外周长也可以比第1柱状部的外周长短。
此外，第2导电层中的与半导体通道相接触的部分也可以被硅化物化。
此外，第2导电层也可以包含选自由Ti、TiN、Ni、NiSi、P掺杂Si 构成的组中的1种或2种以上。
附图说明
图1是表示第1实施方式的半导体存储装置及存储器控制器的框图。
图2是表示第1实施方式的半导体存储装置的存储单元阵列的一部分的等效电路的图。
图3是表示第1实施方式的半导体存储装置的一部分的俯视图。
图4是表示第1实施方式的半导体存储装置的一部分的截面图。
图5是表示第1实施方式的半导体存储装置的柱状部的截面图。
图6、图7是表示第1实施方式的半导体存储装置的一部分的截面图。
图8～图11是用于说明第1实施方式的半导体存储装置的制造方法的截面图。
图12是表示第1实施方式的第1变形例的半导体存储装置的一部分的截面图。
图13是表示第1实施方式的第2变形例的半导体存储装置的一部分的截面图。
图14、图15是用于说明第1实施方式的第2变形例的半导体存储装置的制造方法的截面图。
图16是表示第1实施方式的第3变形例的半导体存储装置的一部分的截面图。
图17是表示第1实施方式的第4变形例的半导体存储装置的一部分的截面图。
图18、图19是表示第2实施方式的半导体存储装置的一部分的截面图。
图20～图26是用于说明第2实施方式的半导体存储装置的制造方法的截面图。
图27是表示第2实施方式的变形例的半导体存储装置的一部分的截面图。
符号的说明
1，1A…半导体存储装置、2…存储器控制器、10…存储单元阵列、11…行译码器、12…读出放大器、13…序列发生器、20…层叠体、20A…上表面、 21，22…绝缘层、30…第2导电层、30A，30B…突出部、30Ba…侧面、31…第1导电层、32…导电层(位线)、35…导电层、36…第1焊盘、40…半导体主体、41，41A…半导体通道、41a…上表面、41b…壁厚部、42…存储器膜、43…隧道绝缘膜、44…电荷蓄积膜、45…模块绝缘膜、50、60…基板、 54…第2焊盘、70，70A…中间层、71…替化层、72…绝缘层、80…硅化物层、81…多晶硅层、BL…位线、BLK…模块、CC…电路芯片、CL，CLa， CLb，CLc，CLe…柱状体、CL1…第1柱状部、CL2…第2柱状部、CV， V1，V2…接触、MC…存储器芯片、MH…内存孔、MHa…底部、WL…字线、MR…存储器区域、MT…存储单元晶体管、S…界面、SGS…选择栅极线(源极侧)、SGD…选择栅极线(漏极侧)SL…源极线、SLT…切口、STR…字符串、Tr…晶体管
具体实施方式
以下，参照附图对实施方式的半导体存储装置及其制造方法进行说明。在以下的说明中，对具有同一或类似的功能的构成标注同一符号。而且，这些构成的重复的说明有时省略。附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等未必限于与现实的情况相同。本申请中所谓“连接”并不限定于物理连接的情况，也包含被电连接的情况。本申请中所谓“平行”、“正交”、或“相同”分别也包含“大致平行”、“大致正交”、或“大致相同”的情况。
首先，对X方向、Y方向、Z方向进行定义。X方向及Y方向是与下文所述的基板50的表面大致平行的方向。X方向与Y方向互相正交。Z方向与X方向及Y方向正交，是远离基板50的方向。但是，这些表述是为了方便起见的表述，并不是规定重力方向。本实施方式中，Z方向是“第1 方向”的一个例子。
在以下参照的附图中，例如，X方向对应于字线WL的延伸方向，Y 方向对应于位线BL的延伸方向，Z方向对应于相对于半导体存储装置1 的形成中使用的基板50的表面的铅直方向。对于俯视图，为了容易观察图，对一部分的构成适当附加了影线。附加于俯视图的影线未必与附加有影线的构成要素的原材料、特性相关联。在俯视图及截面图各自中，为了容易观察图，适当省略了布线、接触、层间绝缘膜等的一部分构成要素的图示。
(第1实施方式)
图1是表示半导体存储装置1及存储器控制器2的框图。半导体存储装置1是不挥发性的半导体存储装置，例如是NAND型闪存器。半导体存储装置1例如具备存储单元阵列10、行译码器11、读出放大器12及序列发生器13。
存储单元阵列10包含多个模块BLK0～BLKn(n为1以上的整数)。各模块BLK是不挥发性的存储单元晶体管MT(参照图2)的集合。在存储单元阵列10中设置有多个位线及多个字线。各存储单元晶体管MT与一根位线和一根字线连接。关于存储单元阵列10的详细的构成，在下文叙述。
行译码器11基于从外部的存储器控制器2接收的地址信息ADD来选择一个模块BLK。行译码器11通过对多个字线各自施加所期望的电压来控制相对于存储单元阵列10的数据的写入动作及读出动作。
读出放大器12根据从存储器控制器2接收的写入数据DAT对各位线施加所期望的电压。读出放大器12基于位线的电压来判定存储单元晶体管MT中存储的数据，并将所判定的读出数据DAT发送至存储器控制器2。
序列发生器13基于从存储器控制器2接收的指令CMD来控制半导体存储器1整体的动作。
以上说明的半导体存储装置1及存储器控制器2也可以通过它们的组合来构成一个半导体装置。半导体装置例如可列举出SD(注册商标)卡那样的存储卡、SSD(Solid StateDrive，固态硬盘)等。
接着，对存储单元阵列10的电构成进行说明。
图2是表示存储单元阵列10的一部分的等效电路的图。图2将存储单元阵列10中所含的一个模块BLK抽出而表示。模块BLK包含多个(例如 4个)的字符串STR0～STR3。
各字符串STR0～STR3是多个NAND字符串NS的集合体。各NAND 字符串NS的一端与位线BL0～BLm(m为1以上的整数)中的任一者连接。NAND字符串NS的另一端与源极线SL连接。各NAND字符串NS 包含多个存储单元晶体管MT0～MTn(n为1以上的整数)、第1选择晶体管S1、及第2选择晶体管S2。
多个存储单元晶体管MT0～MTn彼此以串联的方式电连接。存储单元晶体管MT包含控制栅极及存储器膜(例如电荷蓄积膜)，将数据不挥发地存储。存储单元晶体管MT根据对控制栅极施加的电压使存储器膜的状态发生变化(例如在电荷蓄积膜中蓄积电荷)。存储单元晶体管MT的控制栅极与对应的字线WL0～WLn中的任一者连接。存储单元晶体管MT经由字线WL与行译码器11电连接。
各NAND字符串NS中的第1选择晶体管S1被连接于多个存储单元晶体管MT0～MTn与任一位线BL0～BLm之间。第1选择晶体管S1的漏极与任一位线BL0～BLm连接。第1选择晶体管S1的源极与存储单元晶体管MTn连接。各NAND字符串NS中的第1选择晶体管S1的控制栅极与任一选择栅极线SGD0～SGD3连接。第1选择晶体管S1经由选择栅极线 SGD与行译码器11电连接。第1选择晶体管S1在对选择栅极线SGD0～ SGD3中的任一者施加规定的电压的情况下将NAND字符串NS与位线BL 连接。
各NAND字符串NS中的第2选择晶体管S2被连接于多个存储单元晶体管MT0～MTn与源极线SL之间。第2选择晶体管S2的漏极与存储单元晶体管MT0连接。第2选择晶体管S2的源极与源极线SL连接。第2选择晶体管S2的控制栅极与选择栅极线SGS连接。第2选择晶体管S2经由选择栅极线SGS与行译码器11电连接。第2选择晶体管S2在对选择栅极线 SGS施加规定的电压的情况下将NAND字符串NS与源极线SL连接。
需要说明的是，存储单元阵列10也可以是上述说明的以外的其他的电路构成。例如，各模块BLK所包含的各字符串STR的个数、各NAND字符串NS所包含的存储单元晶体管MT、以及选择晶体管STD及STS的个数也可以变更。此外，NAND字符串NS也可以包含1个以上的虚拟晶体管。
接着，对半导体存储装置1的结构的一个例子进行说明。图3是表示第1实施方式的半导体存储装置1的一部分的俯视图。图4是表示第1实施方式的半导体存储装置1的一部分的截面图。
如图4中所示的那样，半导体存储装置1是存储器芯片MC与电路芯片CC贴合而成的三维存储器。存储器芯片MC是“第1芯片”的一个例子。电路芯片CC是“第2芯片”的一个例子。存储器芯片MC与电路芯片CC 夹着界面S而贴合。即，存储器芯片MC的下表面与电路芯片CC的上表面被贴合。
存储器芯片MC的区域例如被分为存储器区域MR、引出区域HR(未图示)、及焊盘区域PR(未图示)。存储器区域MR是存储数据的多个存储单元晶体管MT(参照图2)以三维排列而成的区域。存储器区域MR占据存储器芯片MC的大部分，被用于数据的存储。
如图3中所示的那样，半导体存储装置1在存储器区域MR中具有层叠体20、和多个切口SLT、多个柱状体CL及多个位线BL(参照图4)。存储器区域MR中的多个柱状体CL各自对应于上述的NAND字符串NS(参照图2)。
存储器区域MR通过切口SLT被区分成多个模块BLK。即，被切口 SLT分隔的区域对应于一个模块BLK。柱状体CL在存储器区域MR内在从Z方向的俯视图中散在。多个柱状体CL例如在从Z方向的俯视图中沿 Y方向以曲折状排列。柱状体CL在从Z方向的俯视图中例如为圆状或椭圆状。
需要说明的是，半导体存储装置1的存储器区域MR中的俯视布局并不限于图3所示的布局，也可以是其他的布局。例如，相邻的切口SLT间的柱状体CL的个数及配置可适当变更。
如图4中所示的那样，半导体存储装置1的存储器芯片MC包含与存储单元阵列10对应的结构。即，半导体存储装置1在存储器芯片MC的存储器区域MR内具有层叠体20、柱状体CL和第2导电层30。在层叠体20 的下方，设置用于与电路芯片CC电连接的第1焊盘36及接触V1、V2，通过第1焊盘36与下文所述的电路芯片CC贴合。
第2导电层30被设置于层叠体20的上方，并且与多个柱状体CL连接。第2导电层30例如形成为沿着X方向及Y方向扩展的板状，作为源极线SL发挥功能。作为第2导电层30的材料，使用金属材料等，例如可使用选自由钛、氮化钛、镍、硅化镍(NiSi)、P掺杂硅Si构成的组中的1 种或2种以上。需要说明的是，作为第2导电层30的材料，也可以使用硅化物。这种情况下，作为第2导电层30，使用硅化镍、硅化钛等。此外，在第2导电层30的上方，也可以进一步设置导电体层(未图示)。作为该情况的导电体层，可使用铝、钛、氮化钛、钨、氮化钛及铝等。
层叠体20具有多个绝缘层21和多个第1导电层31。多个绝缘层21 和多个第1导电层31沿Z方向一层一层交替地层叠。
多个绝缘层21分别沿X方向及Y方向扩展。绝缘层21例如包含硅氧化物。绝缘层21位于第1导电层31与第2导电层30之间、及在Z方向上相邻的第1导电层31之间。绝缘层21将在Z方向上相邻的两个第1导电层31之间绝缘。绝缘层21的数目由第1导电层31的数目决定。
多个第1导电层31分别沿X方向及Y方向扩展。即，各第1导电体层31形成为沿着X方向及Y方向扩展的板状。第1导电层31例如为钨、掺杂有杂质的多晶硅。第1导电层31的层数是任意的。
第1导电层31例如在功能上被分成3种。第1导电层31作为源极侧的选择栅极线SGS、字线WL、漏极侧的选择栅极线SGD中的任一者发挥功能。
第1导电层31中从层叠体20的上方起至少1层的第1导电层31作为源极侧的选择栅极线SGS发挥功能。作为选择栅极线SGS发挥功能的第1 导电层31可以是单层，也可以是多层。即，选择栅极线SGS可以由1层的第1导电体层31构成，也可以由多个第1导电体层31构成。此外，在选择栅极线SGS由多层构成的情况下，第1导电层31各自也可以由互不相同的导电体构成。
第1导电层31中从层叠体20的下方起至少1层的第1导电层31作为漏极侧的选择栅极线SGD发挥功能。作为选择栅极线SGD发挥功能的第1 导电层31可以是单层，也可以是多层。即，漏极侧选择栅极线SGD可以由1层的第1导电体层31构成，也可以由多个第1导电体层31构成。此外，在漏极侧选择栅极线SGD由多层构成的情况下，第1导电层31各自也可以由互不相同的导电体构成。
第1导电层31中选择栅极线SGS、SGD以外的第1导电层31作为字线WL发挥功能。作为字线WL发挥功能的第1导电层31例如将柱状体 CL的外周包围。
在最下层的第1导电体层31下，设置绝缘层22。在绝缘层22的内部，设置导电层32。导电层32例如形成为沿Y方向延伸的线状，作为位线BL 发挥功能。即，在未图示的区域中，多个导电层32沿X方向排列。
多个柱状体CL被设置于层叠体20内。多个柱状体CL分别沿Z方向延伸。多个柱状体CL例如分别将层叠体20沿Z方向贯通。各柱状体CL 例如包含绝缘芯40、半导体通道41及存储器层叠膜42。
柱状体CL的下部与绝缘层22相接触。柱状体CL的上部与第2导电层30相接触。关于柱状体CL的上部的详细的结构，在下文叙述。
在各柱状体CL的下方，设置柱状的接触CV。在图示的区域中，示出了与一个柱状体CL对应的接触CV。在该区域中未连接接触CV的柱状体 CL上，在未图示的区域中连接接触CV。一个导电层32(位线BL)与接触CV下相接触。
在导电层32下，设置柱状的接触V1。在接触V1下，设置导电层35。导电层32及导电层35之间经由接触V1而电连接。导电层35是用于半导体存储装置1内的电路的连接的布线。
在导电层35下，设置柱状的接触V2。在接触V2下，设置第1焊盘36。导电层35及第1焊盘36之间经由接触V2而电连接。第1焊盘36与存储器芯片MC与电路芯片CC的界面S相接触，作为相对于电路芯片CC 的贴合焊盘发挥功能。第1焊盘36例如包含铜。
图5是表示第1实施方式的半导体存储装置1的柱状体CL的截面图。存储器区域MR内的多个柱状体CL各自具有绝缘芯40、半导体通道41及存储器层叠膜42。柱状体CL形成于内存孔MH内，从内侧起依次由绝缘芯40、半导体通道41、存储器层叠膜42构成。
绝缘芯40沿Z方向延伸，为柱状。绝缘芯40例如包含硅氧化物。绝缘芯40从Z方向看被设置于包含内存孔MH的中心轴的中央部。
半导体通道41沿Z方向延伸。半导体通道41例如至少一部分形成为环状，将绝缘芯40的外侧面(外周面)覆盖。半导体通道41例如包含硅。硅例如是使无定型硅结晶化而得到的多晶硅。半导体通道41作为第1选择晶体管S1、多个存储单元晶体管MT及第2选择晶体管S2各自的通道发挥功能。这里所谓的“通道”是源极侧与漏极侧之间的载流子的流路。
存储器层叠膜42沿Z方向延伸。存储器层叠膜42将半导体通道41的外侧面(外周面)覆盖。存储器层叠膜42位于内存孔MH的内侧面(内周面)与半导体通道41的外侧面(外周面)之间。存储器层叠膜42例如包含隧道绝缘膜43、电荷蓄积膜44及模块绝缘膜45。这些多个膜从半导体通道41侧起按照隧道绝缘膜43、电荷蓄积膜44、模块绝缘膜45的顺序设置。
隧道绝缘膜43将半导体通道41的外侧面覆盖。即，隧道绝缘膜43位于电荷蓄积膜44与半导体通道41之间。隧道绝缘膜43例如包含硅氧化物、或硅氧化物和硅氮化物。隧道绝缘膜43是半导体通道41与电荷蓄积膜44 之间的电位壁垒。
电荷蓄积膜44将隧道绝缘膜43的外侧面覆盖。即，电荷蓄积膜44位于各个绝缘层21及第1导电层31与隧道绝缘膜43之间。电荷蓄积膜44 例如包含硅氮化物。电荷蓄积膜44与多个第1导电层31各自交叉的部分分别作为晶体管发挥功能。根据电荷蓄积膜44与多个第1导电层31各自交叉的部分(电荷蓄积部)内的电荷的有无、或所蓄积的电荷量，存储单元晶体管MT保持数据。电荷蓄积部位于各个第1导电层31与半导体通道41之间，将周围用绝缘材料包围。电荷蓄积膜44是“存储器膜”的一个例子。
模块绝缘膜45会抑制反隧穿。反隧穿是电荷从第1导电层31返回至存储器层叠膜42的现象。模块绝缘膜45只要位于绝缘层21与第1导电层 31之间、及第1导电层31与电荷蓄积膜44之间即可。模块绝缘膜45例如为硅氧化膜、金属氧化物膜、多个绝缘膜层叠而成的层叠结构膜。金属氧化物的一个例子是铝氧化物。
在模块绝缘膜45与第1导电层31之间，也可以设置阻挡膜(未图示)。阻挡膜使第1导电层31与模块绝缘膜45之间的密合性提高。阻挡膜例如为氮化钛、氮化钛与钛的层叠结构膜。
柱状体CL与作为选择栅极线SGS发挥功能的第1导电层31交叉的部分作为第2选择晶体管S2发挥功能。柱状体CL与作为字线WL发挥功能的第1导电层31交叉的部分作为存储单元晶体管MT发挥功能。柱状体 CL与作为选择栅极线SGD发挥功能的第1导电层31交叉的部分作为第1 选择晶体管S1发挥功能。
如图4中所示的那样，通过设置于柱状体CL的下方的第1焊盘36、和设置于比晶体管Tr更靠上方的第2焊盘54，存储器芯片MC与电路芯片 CC被贴合。
电路芯片CC包含基板50、晶体管Tr、和设置于比晶体管Tr更靠上方的第2焊盘54。电路芯片CC作为控制存储器芯片MC的动作的控制电路 (理论电路)发挥功能，例如包含与行译码器11、读出放大器12、及序列发生器13相对应的结构。
基板50被用于电路芯片CC的形成。基板50例如是包含P型杂质的半导体基板。在基板50上，设置晶体管Tr。与晶体管Tr的源极及漏极相对应，在基板50上设置多个接触及多个导电体层。多个导电体层经由接触而电连接。多个导电体层中位于电路芯片CC的最上部的导电体层为第2 焊盘54。第2焊盘54与电路芯片CC与存储器芯片MC的界面S相接触，作为相对于存储器芯片MC的贴合焊盘发挥功能。第2焊盘54例如包含铜。
电路芯片CC内的各导电体层(包含第2焊盘54)与一根位线BL电连接。虽然省略了图示，但在电路芯片CC内，设置具有与晶体管Tr同样的结构的多个晶体管。
需要说明的是，半导体存储装置1的存储器芯片MC及电路芯片CC 的截面结构也可以是其他的结构。电路芯片CC中设置的布线层的数目可设计为任意的数目。此外，电路芯片CC内的与导电体层各自连接的接触可根据电路的设计而适当省略。用于连接存储器芯片MC内的电路与电路芯片CC内的电路的布线的布局可适当变更。
接着，对半导体存储装置1的柱状体CL与第2导电层30(源极线SL) 的连接部的结构进行说明。图6及图7是表示第1实施方式的半导体存储装置1的一部分的截面图。需要说明的是，图6及图7仅作为中间层70采用的材料(即功能)及中间层70与最上的第1导电层31之间的绝缘层21 的有无不同，其他的构成相同。因此，在图6及图7中，对具有同一或类似的功能的构成标注同一符号。
如图6及图7中所示的那样，柱状体CL的上部与第2导电层30(源极线SL)相接触。柱状体CL中绝缘芯40的上表面与柱状体CL的上端相比位于下方。即绝缘芯40的上表面位于比层叠体20的上表面20A的高度低的位置。绝缘芯40的上表面也可以位于比多个第1导电层31中的最上部的第1导电层31更靠下方。此外，绝缘芯40的上表面被半导体通道41 覆盖。
半导体通道41中的位于绝缘芯40上的上端部在存储器层叠膜42的内侧、在从Z方向看的俯视图中形成为圆柱状。此外，半导体通道41的圆柱部分的X方向的宽度在绝缘芯40的上表面的高度中比绝缘芯40的X方向的宽度大。
半导体通道41的上表面41a(上述的圆柱部分的上表面)与下文所述的第2导电层30的突出部30A相接触。半导体通道41的上表面41a也可以位于下述位置：与多个第1导电层31中的最上部的第1导电层31相同。
第2导电层30具有设置于比层叠体的上表面20A更靠上方的主体部、和从主体部朝向绝缘芯40的上表面突出且在柱状体CL的内部沿Z方向延伸的突出部30A。即，突出部30A在从Z方向看的俯视图中，在至少与绝缘芯40重叠的位置(例如与绝缘芯40及半导体通道41重叠的位置)处从主体部朝向半导体主体40的上表面突出。
突出部30A如上所述朝向内存孔MH内突出。突出部30A的下表面(底面)与半导体通道41的上表面41a以面相接触。即，突出部30A与半导体通道41的界面与层叠体20的上表面20A相比位于下方。半导体通道41 与突出部30A的接触部分形成肖特基结。
突出部30A与半导体通道41的界面中的至少一部分也可以在Z方向上位于下述位置：与层叠体20中的位于最上部的第1导电层31相同。即，在Z方向上，在与源极侧的作为选择栅极线SGS发挥功能的第1导电层31 相同的位置处，具有突出部30A与半导体通道41的界面中的至少一部分为宜。需要说明的是，如图6及图7中所示的那样，第2导电层30与半导体通道41的界面的整面也可以在Z方向上位于下述位置：与层叠体20中的位于最上部的第1导电层31相同。
在柱状体CL的上部，存储器层叠膜42的一部分也可以向比层叠体20 的上表面20A更靠上方突出。即，隧道绝缘膜43、电荷蓄积膜44、及模块绝缘膜45中的至少一个也可以向比层叠体20的上表面20A更靠上方突出。存储器膜42的上端的位置也可以是层叠体20的上表面20A的位置。
此外，如图6及图7中所示的那样，柱状体CL也可以具有位于层叠体20内的第1柱状部CL1和位于第1柱状部CL1上的第2柱状部CL2。第2柱状部CL2由存储器层叠膜42的一部分构成。第2柱状部CL2例如设置于比位于最上部的第1导电层31更靠上方。此外，第2柱状部CL2 的外周长比第1柱状部CL1的外周长短。第2柱状部CL2的外周长也可以随着从第1柱状部CL1朝向层叠体20的上表面逐渐变短。第2柱状部CL2 的一部分也可以向比层叠体20的上表面20A更靠上方突出。
此外，如图6及图7中所示的那样，也可以在第2导电层30与层叠体 20之间具有中间层70。中间层70在后述的制造方法中被成膜于基板60上，作为内存孔MH制成时的停止膜发挥功能。在制造过程中，可以中间层70 的全部被除去，也可以一部分残留。在中间层70的一部分残留的情况下，如图6及图7中所示的那样，设置于第2导电层30与层叠体20之间。
中间层70例如为多晶硅、硅碳氮化物、硅碳化物、High-k材料(高介电常数材料)、氧化铝。
在中间层70为多晶硅的情况下，使中间层70作为上述的停止膜发挥功能后，可以中间层70的全部被除去，也可以一部分残留。在多晶硅的中间层70的一部分残留的情况下，中间层70作为第2导电层30的一部分发挥功能(参照图6)。
在中间层70为硅碳氮化物、硅碳化物或High-k材料(高介电常数材料)的情况下，优选使中间层70作为上述的停止膜发挥功能后，使中间层 70的至少一部分残存。残存的中间层70之后作为第2导电层30与第1导电层31(选择栅极线SGS)之间的绝缘膜发挥功能(参照图7)。
接着，对第1实施方式的半导体存储装置1的制造方法进行说明。图8～图11是用于说明第1实施方式的半导体存储装置1的制造方法的截面图。
首先，形成存储器芯片MC。存储器芯片MC使用基板60而形成。基板60例如为硅基板等半导体基板。然后，如图8中所示的那样，在基板60 上，成膜出中间层70，进一步在中间层70上，一层一层交替地层叠多个绝缘层21和多个替化层71，制成层叠体。需要说明的是，图8示出了采用多晶硅作为中间层的材料的情况，在中间层70上制成层叠体时，在中间层70上，依次层叠绝缘层21、替化层71。另一方面，作为中间层70，在使用硅碳氮化物(SiCN)、硅碳化物(SiC)、High-k材料(高介电常数材料)的情况下，在中间层70上，依次层叠替化层71、绝缘层21。这是为了使中间层70作为半导体存储装置1中的位于第1导电层31上的绝缘膜发挥功能。
中间层70被成膜于基板60上，沿X方向及Y方向扩展。中间层70 例如为多晶硅、硅碳氮化物、硅碳化物、High-k材料(高介电常数材料)、氧化铝。在后工序中形成内存孔MH时，中间层70作为控制内存孔MH的内周长的层发挥功能。即，通过中间层70，在形成贯通多个绝缘层21和多个替化层71的内存孔MH时，与中间层70对应的位置的内存孔MH的内周长度随着从层叠体朝向基板60逐渐变短。换言之，内存孔MH的基板 60侧的端部在与中间层70对应的位置处缩颈。
在中间层70与基板60之间，也可以设置绝缘层72，该情况的绝缘层 72也可以设定为与绝缘层21相同的材料。
需要说明的是，作为中间层70，使用硅碳氮化物(SiCN)、硅碳化物 (SiC)、High-k材料(高介电常数材料)的情况下，如上所述，也可以在基板60上依次层叠中间层70、替化层71、绝缘层21。该情况下，中间层 70优选在后工序中使至少一部分残留。残留的中间层70作为位于第1导电层31(选择栅极线SGS)的上方的绝缘膜发挥功能。
多个绝缘层21例如包含硅氧化物。多个替化层71例如包含硅氮化物。替化层71在之后的工序中被置换处理成第1导电层31(替换工序)。
接着，形成贯通包含多个绝缘层21和多个替化层71的层叠体的内存孔MH。内存孔MH形成至到达至中间层70的内部为止。此外，绝缘层21 和替化层70由蚀刻速度不同的材料形成。因此，与替化层70对应的位置的内存孔MH的内周长度随着从层叠体朝向基板60逐渐变短。内存孔MH 的基板60侧的下端也可以贯通中间层70并到达至基板60。
接着，如图9中所示的那样，在包含多个绝缘层21和多个替化层71 的层叠体内，形成沿Z方向延伸的多个柱状体CL。具体而言，在内存孔 MH的内部，依次成膜出存储器层叠膜42、半导体通道41、绝缘芯40而形成柱状体CL。由于内存孔MH的下端部如图9中所示的那样在与中间层 70对应的位置处缩颈，因此柱状体CL也随着朝向基板60而缩颈。此外，由于内存孔MH的下端部缩颈，因此半导体通道41中与内存孔MH的下端部的位置对应的部分即壁厚部41b的X方向的厚度比沿着内存孔MH的内侧面延伸的部分(沿Z方向延伸的部分)的X方向的厚度大。即，半导体通道41按照基板60侧的下端的厚度变大的方式形成。内存孔MH的基板60侧的下端贯通中间层70而到达至基板60的情况下，半导体通道41的下端的厚度进一步变大。
替化层71在柱状体CL形成后通过置换处置被置换成第1导电层31 (替换工序)。置换处理具体而言在替化层71被除去后，在替化层71被除去的空间(空洞)中埋入第1导电层31。
需要说明的是，第1导电层31也可以不进行替换工序，在基板60上交替地层叠多个绝缘层21和多个第1导电层31而制作层叠体20。
在形成柱状体CL后，在柱状体CL的上方形成绝缘层22、柱状的接触CV、V1、V2、导电层32(位线BL)、第1焊盘36(参照图4)，制作存储器芯片MC。
接着，准备电路芯片CC，存储器芯片MC与电路芯片CC被贴合。具体而言，以在存储器芯片MC上露出的第1焊盘36与在电路芯片CC上露出的第2焊盘54在Z方向上相向的状态，使存储器芯片MC与电路芯片 CC相接触。之后，通过执行热处理，相向的第1焊盘36及第2焊盘54彼此被接合。由此，存储器芯片MC与电路芯片CC被电连接。
接着，如图10中所示的那样，存储器芯片MC的基板60和中间层70 的至少一部分被除去直至半导体通道41露出为止。基板60及中间层70例如通过蚀刻或CMP(ChemicalMechanical Polishing，化学机械研磨)被除去。通过将基板60和中间层70的至少一部分除去，构成柱状体CL的各层的表面露出。
中间层70如图10中所示的那样，可以按照残留一部分的方式被除去，也可以中间层70的全部被除去。此外，作为中间层70，在使用硅碳氮化物 (SiCN)、硅碳化物(SiC)、High-k材料(高介电常数材料)的情况下，使中间层70的至少一部分残留。残留的中间层70作为位于第1导电层31 (选择栅极线SGS)的上方的绝缘膜发挥功能。
接着，按照半导体通道41的露出面来到比层叠体20的上表面20A更靠下方的位置处的方式，对柱状体CL的上表面进行蚀刻。具体而言，通过蚀刻将半导体通道41中位于层叠体20的上端的壁厚部41b的一部分除去，半导体通道41的上表面41a位于比层叠体20的上表面20A更靠下方。柱状体CL的上表面的蚀刻例如使用与电荷蓄积膜44相比半导体通道41 的蚀刻速度变快的蚀刻剂来进行。需要说明的是，半导体通道41的上表面 41a也可以在Z方向上形成于下述位置：与层叠体20中位于最上部的第1 导电层31相同。
接着，如图11中所示的那样，在蚀刻后的柱状体CL的上表面及层叠体20的上表面20A上形成第2导电层30。第2导电层30作为源极线SL 的一部分发挥功能。此外，也可以在第2导电层30的上方进一步设置导电体层37。
第2导电层30例如为选自由Ti、TiN、Ni、NiSi、p掺杂Si构成的组中的1种或2种以上。导电体层37例如为铝、钛、氮化钛、钨、氮化钛及铝等。作为源极线SL而使用的这些金属例如在400度以下的低温下形成。第2导电层30及导电体层37的组作为源极线SL的一部分发挥功能，与各柱状体CL的半导体通道41的上表面41a在层叠体20内被连接。
如以上说明的那样，形成第2导电层30的突出部30A与半导体通道 41的上表面41a之间被电连接的结构。需要说明的是，以上说明的制造工序到底是一个例子。也可以在各制造工序之间，插入其他的工序。
第1实施方式的半导体存储装置1中，第2导电层30与半导体通道41 的上表面41a的界面位于比层叠体20的上表面更靠下方。由此，由于能够对成为流入半导体通道层41中的电子的势垒的部分(金属及半导体的界面) 适宜地施加电压，因此能够抑制单元电流的劣化。
此外，在第1实施方式的半导体存储装置1中，也可以突出部30A与半导体通道41的界面中的至少一部分在Z方向上位于与层叠体20中位于最上部的第1导电层31重叠的位置。由此，变得更容易对第2导电层30 与半导体通道41的上表面41a的界面施加电压，消去动作也能够稳定。
此外，在第1实施方式的半导体存储装置1中，第2导电层30的突出部30A的下表面和半导体通道41的上表面41a也可以以面相接触。由此，由于能够充分确保第2导电层30与半导体通道41的接触面(contact面) 的面积，因此能够避免接触不良。
(第1变形例)
对第1实施方式的半导体存储装置1的第1变形例进行说明。
图12是表示第1变形例的半导体存储装置1的一部分的截面图。第1 变形例的半导体存储装置1在以下说明的以外的构成与第1实施方式的半导体存储装置1同样。
在第1变形例的半导体存储装置1中，柱状体CLa的外周长度也可以如图12中所示的那样在层叠体20的内部和端部相同。即，第1实施方式中的柱状体CL在层叠体20的上部具有缩颈(参照图6及图7)，但第1变形例的半导体存储装置1中的柱状体CLa也可以没有该缩颈。
第1变形例的半导体存储装置1的制造方法除了不形成第1替化层70 以外，与第1实施方式的半导体存储装置1的制造方法同样。即，在第1 变形例的半导体存储装置1的制造方法中，在基板60上，不形成第1替化层70，而交替地层叠多个绝缘层21和多个第1导电层31。
通过第1变形例的构成，也与第1实施方式同样地能够抑制半导体存储装置1的单元电流的劣化。
(第2变形例)
对第1实施方式的半导体存储装置1的第2变形例进行说明。
图13是表示第2变形例的半导体存储装置1的一部分的截面图。第2 变形例的半导体存储装置1在以下说明的以外的构成与第1实施方式的半导体存储装置1同样。
第2变形例的半导体存储装置1省略了第1实施方式的半导体存储装置1中的中间层70。即，在第2变形例的半导体存储装置1中，在层叠体 20的上方设置有第2导电层30。
图14及图15是用于说明第1实施方式的第2变形例的半导体存储装置1的制造方法的截面图。
在第2变形例的半导体存储装置1的制造方法中，作为中间层70A，使用氧化铝。具体而言，如图14中所示的那样，在基板60上，成膜出绝缘层72，进一步在绝缘层72上成膜出包含氧化铝的中间层70A。接着，在中间层70A上，交替地层叠多个绝缘层21和多个替化层71，制成层叠体。
接着，与第1实施方式同样地，如图15中所示的那样，在内存孔MH 内制作柱状体CLb，通过替换工序，替化层71被置换处理成第1导电层 31。此时，包含Al2O3的中间层70A也与替化层71一并通过替换工序被置换处理成第1导电层31。需要说明的是，由于包含Al2O3的中间层70A也与替化层71一并被置换，因此在图14中，中间层70A的正上方的替化层 71也可以省略。
通过第2变形例的制造方法而制造的半导体存储装置1如图13中所示的那样，成为在层叠体20与第2导电层30之间未形成任何替化层的构成。
通过第2变形例的构成，也与第1实施方式同样地能够抑制半导体存储装置1的单元电流的劣化。
(第3变形例)
对第1实施方式的半导体存储装置1的第3变形例进行说明。
图16是表示第3变形例的半导体存储装置1的柱状体CLc的一部分的截面图。第3变形例的半导体存储装置1在以下说明的以外的构成与第1 实施方式的半导体存储装置1同样。
第3变形例的半导体存储装置也可以具有在半导体通道41与第2导电层30的连接部分、及层叠体20与第2导电层30的界面处形成有硅化物层 80的结构。位于半导体通道41与第2导电层30的连接部分处的硅化物层 80是半导体通道41的上部被硅化物化而得到的部分。即，位于半导体通道 41的上部的硅化物层80从Z方向看位于与半导体通道41重叠的位置。另一方面，位于层叠体20与第2导电层30的界面处的硅化物层80是在制造过程中残存的情况的由多晶硅形成的中间层70被硅化物化而得到的部分。即，在制造过程中，在中间层70被全部除去的情况下，图16中所示那样的位于层叠体20与第2导电层30的界面处的硅化物层80被省略。此外，作为中间层70，在使用硅碳氮化物(SiCN)、硅碳化物(SiC)、High-k材料(高介电常数材料)的情况下(参照图7)，硅化物层80仅形成于半导体通道41的上部。作为硅化物层80中使用的金属，可以使用镍等。
在第3变形例的半导体存储装置1的制造方法中，首先，将基板60和中间层70的一部分除去，使半导体通道41的上表面露出(参照图10)。之后，通过在半导体通道41的上表面及中间层70的上表面将硅化物中使用的金属进行成膜，进一步进行加热，从而形成硅化物层80。
需要说明的是，像第1变形例那样在不使用中间层70的制造方法的情况下，在半导体通道41的上表面及层叠体20的上表面使硅化物中使用的金属成膜。该情况下，硅化物层80仅形成于半导体通道41的上表面，在层叠体20上不形成硅化物，以金属原样的状态残存。该残存的层叠体20 上的硅化物用的金属膜可以除去，也可以作为第2导电层30的一部分而残留。
此外，图13中所示的第2变形例的半导体存储装置1的情况也可以像第3变形例那样，具有在半导体通道41与第2导电层30的连接部分、及层叠体20与第2导电层30的界面处形成有硅化物的结构。
通过第3变形例的构成，也与第1实施方式同样地能够抑制半导体存储装置1的单元电流的劣化。
(第4变形例)
对第1实施方式的半导体存储装置1的第4变形例进行说明。
图17是表示第4变形例的半导体存储装置1的一部分的截面图。第4 变形例的半导体存储装置1在以下说明的以外的构成与第1实施方式的半导体存储装置1同样。
第4变形例的半导体存储装置1具有在第2导电层30与中间层70的界面、及第2导电层30与半导体通道41的界面处形成有掺杂了n型杂质的多晶硅层81的结构。在多晶硅中掺杂n型杂质的情况下，实施用于将所掺杂的杂质活化的热处理(退火处理)。n型杂质例如为P(磷)等。
在第4变形例的半导体存储装置1的制造方法中，首先，将基板60和中间层70的一部分除去而使半导体通道41的上表面露出(参照图10)。之后，在半导体通道41的上表面及中间层70的上表面成膜出掺杂有n型杂质的多晶硅层81。
需要说明的是，像第1变形例那样，在不使用中间层70的制造方法的情况下，在半导体通道41的上表面及层叠体20的上表面20A成膜出多晶硅层81。
通过第4变形例的构成，也与第1实施方式同样地能够抑制半导体存储装置1的单元电流的劣化。
(第2实施方式)
第2实施方式的半导体存储装置1A具有第2导电层30的突出部30B 的侧面30Ba与半导体通道41A的内周面相接触的结构。以下，对于第2 实施方式的半导体存储装置1A，对与第1实施方式的不同点进行说明。以下说明的以外的构成与第1实施方式的半导体存储装置1的构成同样。
图18是表示第2实施方式的半导体存储装置1A的一部分的截面图。如图18中所示的那样，在第2实施方式的半导体存储装置1A中，相对于图6及图7中所示的第1实施方式的半导体存储装置1，仅柱状体的上部的结构不同。具体而言，在第2实施方式中，半导体通道41A沿着X方向及 Y方向的截面的形状为环状。进而，第2导电层30的突出部30B的侧面 30Ba与半导体通道41A的上部的内周面相接触。
半导体通道41A是沿Z方向延伸的圆筒状，具有向比绝缘芯40更靠第2导电层30侧延伸的上部。该半导体通道41A的上部从Z方向看为环状。半导体通道41A的上表面的位置例如可以是与位于最上部的绝缘层21 相同的位置，也可以是比位于最上部的绝缘层21的上表面(层叠体20的上表面20A)更靠上方。
绝缘芯40的上表面位于比层叠体20的上表面20A更靠下方。绝缘芯 40的上表面也可以是与位于最上部的第1导电层31相同的位置。
第2导电层30的突出部30B从第2导电层30侧朝向绝缘芯40的上表面延伸，并且突出部30B和绝缘芯40在比层叠体20的上表面20A更靠下方相接触。即，第2导电层30的突出部30B被设置于圆筒状的半导体通道 41A的内部。由此，第2导电层30的突出部30B的侧面30Ba与半导体通道41A的上部的内周面相接触。
如图18中所示的那样，在第2实施方式中，绝缘芯40的上表面被第2 导电层30的突出部30B覆盖。即，突出部30B从Z方向进行俯视位于与绝缘芯40重叠的位置。
突出部30B在内存孔MH内从层叠体20的上表面20A朝向绝缘芯40 的上表面突出。即，突出部30B与半导体通道41A的界面的至少一部分位于比层叠体20的上表面20A更靠下方。此外，在第2实施方式中，突出部 30B的下表面与绝缘芯40的上表面以面相接触为宜。此外，第2导电层30 的突出部30B的侧面也可以与半导体通道41A的内周面相接触。半导体通道41A与突出部30B的接触部分形成肖特基结。
突出部30B与半导体通道41的界面中的至少一部分也可以在Z方向上位于下述位置：与层叠体20中的位于最上部的第1导电层31相同。即，在Z方向上与作为源极侧的选择栅极线SGS发挥功能的第1导电层31相同的位置处，具有突出部30B与半导体通道41A的界面中的至少一部分为宜。
在柱状体CLe的上部，存储器层叠膜42的一部分也可以向比层叠体 20的上表面20A更靠上方突出。即，隧道绝缘膜43、电荷蓄积膜44及模块绝缘膜45中的至少一个也可以向比层叠体20的上表面20A更靠上方突出。存储器层叠膜42的上端的位置也可以是层叠体20的上表面20A的位置。
需要说明的是，在第2实施方式中，也可以采用图19中所示的半导体存储装置1A。图18及图19与第1实施方式同样地仅作为中间层70采用的材料(即功能)及中间层70与最上的第1导电层31之间的绝缘层21的有无不同，其他的构成相同。因此，在图18及图19中，对具有同一或类似的功能的构成标注同一符号。
此外，在第2实施方式中，与第1实施方式同样地也可以省略中间层 70。即，在后述的制造方法中，中间层70也可以被全部除去。
接着，对第2实施方式的半导体存储装置1A的制造方法进行说明。图 20～图26是用于说明第2实施方式的半导体存储装置1A的制造方法的截面图。
首先，与第1实施方式同样地，如图20中所示的那样，在基板60上成膜出中间层70，进一步在中间层70上交替地层叠多个绝缘层21和多个替化层71，制作层叠体。需要说明的是，图20示出了采用多晶硅作为中间层的材料的情况，在中间层70上制成层叠体时，在中间层70上依次层叠绝缘层21、替化层71。另一方面，作为中间层70，使用硅碳氮化物(SiCN)、硅碳化物(SiC)、High-k材料(高介电常数材料)的情况下，在中间层70 上依次层叠替化层71、绝缘层21。这是为了使中间层70作为半导体存储装置1中的位于第1导电层31上的绝缘膜发挥功能。
接着，形成贯通包含多个绝缘层21和多个替化层71的层叠体的内存孔MH。内存孔MH形成至到达至中间层替化层70的内部为止。此外，绝缘层21和中间层70由蚀刻速度不同的材料形成。因此，与第1替化层70 对应的位置的内存孔MH的内周长度随着从层叠体朝向基板60逐渐变短。
接着，如图21中所示的那样，将内存孔MH中的与中间层70对应的部分进一步除去，使内存孔MH的底部MHa的空间扩展。内存孔MH的底部MHa的内周长度比层叠体20内的内存孔MH的内周长度大。
接着，如图22中所示的那样，在内存孔MH的内部，依次成膜出存储器层叠膜42、半导体通道41、绝缘芯40而形成柱状体CLe。由于内存孔 MH的底部MHa的内周长度比层叠体20内的内存孔MH的内周长度大，因此半导体通道41A没有在底部MHa内充满，而是沿着底部MHa的内壁被成膜。
替化层71与第1实施方式同样地在柱状体CLe形成后通过置换处置被置换成第1导电层31(替换工序)。需要说明的是，第1导电层31也可以不进行替换工序，而在基板60上交替地层叠多个绝缘层21和多个第1导电层31而制作层叠体20。
形成柱状体CLe后，在柱状体CLe的上方形成绝缘层22、柱状的接触 CV、V1、V2、导电层32(位线BL)、第1焊盘36(参照图4)，制作存储器芯片MC。所制作的存储器芯片MC如图23中所示的那样被翻转，与第 1实施方式同样地与电路芯片CC贴合。
接着，如图24中所示的那样，基板60和中间层70的一部分被除去直至半导体通道41A露出为止。通过将基板60和中间层70的一部分除去，构成柱状体CLe的各层的表面露出。
接着，如图25中所示的那样，按照绝缘芯40的露出面来到比层叠体 20的上表面20A更靠下方的位置处的方式，对柱状体CLe的上表面进行蚀刻。具体而言，以中间层70作为掩模，对氧化硅即绝缘芯40进行选择性蚀刻。柱状体CLe的上表面的蚀刻使用与电荷蓄积膜44相比绝缘芯40的蚀刻速度变快的蚀刻剂来进行为宜。需要说明的是，绝缘芯40的上表面40a 也可以在Z方向上位于与层叠体20中的位于最上部的第1导电层31重叠的位置处。
作为掩模发挥功能的中间层70在上述蚀刻后，与第1实施方式同样地，可以按照残留一部分的方式被除去，也可以中间层70的全部被除去。
接着，通过在蚀刻后的柱状体CLe的上表面及层叠体20的上表面20A 上形成第2导电层30，制造图26中所示的半导体存储装置1A。布线层30 作为源极线SL的一部分发挥功能。此外，在第2导电层30的上方，也可以与第1实施方式同样地进一步设置导电体层37。
如以上说明的那样，形成第2导电层30与半导体通道41A的界面的至少一部分位于比层叠体20的上表面20A更靠下方的结构。需要说明的是，以上说明的制造工序到底是一个例子。在各制造工序之间，也可以插入其他的工序。
第2实施方式的半导体存储装置1A中，第2导电层30的突出部30B 与半导体通道41A的界面位于比层叠体20的上表面更靠下方。由此，由于能够对成为流入半导体通道层41中的电子的势垒的部分(金属及半导体的界面)适宜施加电压，因此能够抑制单元电流的劣化。
此外，在第2实施方式的半导体存储装置1A中，突出部30B与半导体通道41A的界面中的至少一部分也可以在Z方向上位于下述位置：与层叠体20中的位于最上部的第1导电层31相同。由此，变得更容易对第2 导电层30与半导体通道41A的界面施加电压，消去动作也能够稳定。
此外，在第2实施方式的半导体存储装置1A中，第2导电层30的突出部30B的侧面30Ba也可以与半导体通道41A的内周面相接触。即，也可以形成第2导电层30的突出部30B与半导体通道41A的内周面之间被电连接的结构。由此，由于能够充分确保第2导电层30与半导体通道41A 的接触面(contact面)的面积，因此能够避免接触不良。
此外，在第2实施方式中，也可以应用第1实施方式中的第1变形例～第4变形例的各方式。该情况下，也能够享受与第2实施方式同样的效果。
例如，在第2实施方式中，也与第1实施方式中的第3变形例同样地，也可以具有在半导体通道与第2导电层的连接部分、及层叠体20与第2导电层30的界面处形成有硅化物层的结构。以下，使用图27，对在第2实施方式中形成有硅化物层的例子(变形例)进行说明。
图27是表示第2实施方式的变形例的半导体存储装置1A的柱状体CLf 的一部分的截面图。第3变形例的半导体存储装置1A在以下说明的以外的构成与第1实施方式的半导体存储装置1同样。
本变形例的半导体存储装置1A也可以具有在第2导电层30的突出部 30B的外周面与隧道绝缘膜43之间、及层叠体20与第2导电层30的界面处形成有硅化物层80A的结构。突出部30B的外周面与隧道绝缘膜43之间的硅化物层80A是半导体通道41A的上部被硅化物化而得到的部分。即，位于半导体通道41A的上部的硅化物层80A从Z方向看位于与半导体通道41重叠的位置。另一方面，位于层叠体20与第2导电层30的界面处的硅化物层80A是在制造过程中残存的情况的由多晶硅形成的中间层70被硅化物化而得到的部分。即，在制造过程中，中间层70被全部除去的情况下，图27中所示那样的位于层叠体20与第2导电层30的界面处的硅化物层 80A被省略。此外，作为中间层70，使用硅碳氮化物(SiCN)、硅碳化物 (SiC)、High-k材料(高介电常数材料)的情况下(参照图7)，硅化物层 80A仅形成于半导体通道41A的上部。作为硅化物层80A中使用的金属，可以使用镍等。
在本变形例的制造方法中，也可以采用与第1实施方式的第3变形例同样的方法。
通过本变形例的构成，也与第1实施方式同样地能够抑制半导体存储装置1的单元电流的劣化。
以上，对几个实施方式进行了说明，但实施方式并不限定于上述例子。例如，存储器膜也可以是根据极化的方向来存储数据的FeFET(Ferroelectric FET)存储器中所含的强电介体膜。强电介体膜例如由铪氧化物形成。
根据以上说明的至少一个实施方式，布线层通过在从Z方向看与半导体主体重叠的位置处具有从层叠体的上表面朝向柱状体的上表面突出的突出部，突出部与半导体通道的界面位于比层叠体的上表面更靠下方，能够抑制半导体存储装置的单元电流的劣化。
对本实用新型的几个实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定实用新型的范围。这些实施方式可以以其他的各种方式实施，在不脱离实用新型的主旨的范围内，可以进行各种省略、置换、变更。这些实施方式、其变形包含于实用新型的范围、主旨中，同样地包含于权利要求书中记载的实用新型和其同等的范围内。

Claims (9)

1.一种半导体存储装置，其具备：
层叠体，其包含多个第1导电层和多个绝缘层，所述多个第1导电层和所述多个绝缘层沿第1方向一层一层交替地层叠而成；
柱状体，其在所述层叠体内沿所述第1方向延伸；及
第2导电层，其与所述柱状体连接，
所述柱状体包含绝缘芯、设置于所述多个第1导电层与所述绝缘芯之间的存储器膜、和设置于所述绝缘芯与所述存储器膜之间的半导体通道，
所述绝缘芯的上表面与所述柱状体的上端相比位于下方，
所述第2导电层具有主体部和突出部，所述突出部从所述主体部朝向所述绝缘芯的上表面突出，在所述柱状体的内部沿所述第1方向延伸，
所述突出部在所述突出部的底面或侧面中与所述半导体通道相接触。
2.根据权利要求1所述的半导体存储装置，其中，所述突出部的与所述半导体通道相接触的面中的至少一部分在所述第1方向上位于下述位置：与所述层叠体中所含的所述多个第1导电层中的位于最上部的第1导电层相同。
3.根据权利要求1或2所述的半导体存储装置，其中，所述半导体通道将所述绝缘芯的所述上表面覆盖，所述半导体通道的上表面与所述突出部的所述底面相接触。
4.根据权利要求1或2所述的半导体存储装置，其中，所述半导体通道向比所述突出部的所述底面更靠上方延伸，所述突出部的所述侧面与所述半导体通道的内周面相接触。
5.根据权利要求1或2所述的半导体存储装置，其进一步具备设置于所述第2导电层与所述层叠体之间的中间层，所述突出部的所述底面向比所述中间层的下表面更靠下方突出。
6.根据权利要求1或2所述的半导体存储装置，其具备：
第1芯片，其包含所述层叠体、所述柱状体和第1焊盘；及
第2芯片，其具有晶体管和设置于比所述晶体管更靠上方的第2焊盘，
所述第1芯片与所述第2芯片通过所述第1焊盘及所述第2焊盘而贴合。
7.根据权利要求1或2所述的半导体存储装置，其中，所述存储器膜的一部分向比所述层叠体的所述上表面更靠上方延伸。
8.根据权利要求1或2所述的半导体存储装置，其中，所述柱状体在所述层叠体内具有第1柱状部和在所述第1方向上与所述第1柱状部连接的第2柱状部，所述第2柱状部的外周长比所述第1柱状部的外周长短。
9.根据权利要求1或2所述的半导体存储装置，其中，所述第2导电层中的与所述半导体通道相接触的部分被硅化物化。
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