TW202412284A

TW202412284A - 半導體記憶裝置及其製造方法

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Publication number: TW202412284A
Application number: TW112117353A
Authority: TW
Inventors: 濱田龍文; 満野陽介; 九鬼知博; 森川雄介; 増田亮二; 佐藤弘康
Original assignee: 日商鎧俠股份有限公司
Priority date: 2022-09-08
Filing date: 2023-05-10
Publication date: 2024-03-16
Also published as: CN117677199A; JP2024038870A; US20240090222A1

Abstract

本實施方式之半導體記憶裝置具備將第1絕緣層與第1導電層於第1方向交替地積層而成之積層體。柱狀體包含於積層體內於第1方向延伸之第1絕緣體部、設置於第1絕緣體部與積層體之間之第1半導體部、及設置於第1半導體部與積層體之間之第2絕緣體部、以及設置於第2絕緣體部與積層體之間之第3絕緣體部，且具有第1端部與位於該第1端部之相反側之第2端部。第2導電層設置於積層體上，且於柱狀體之第1端部電性連接於第1半導體部。第1絕緣體部於柱狀體之第1端部封閉第1半導體部之內側，且於較第1端部接近第2端部之位置於第1半導體部之內側具有空間。

Description

半導體記憶裝置及其製造方法

本實施方式係關於一種半導體記憶裝置及其製造方法。

NAND(Not AND，反及)型快閃記憶體等半導體記憶裝置有具備將記憶胞三維地排列而成之立體型記憶胞陣列之情況。若於此種記憶胞陣列之記憶體孔內留有空隙或縫隙等空間，則之後形成之源極層之金屬材料進入至記憶體孔內之空間，而使記憶胞陣列之特性劣化。

一個實施方式提供一種可抑制記憶胞陣列之特性之劣化之半導體記憶裝置及其製造方法。

根據上述構成，可提供一種可抑制記憶胞陣列之特性之劣化之半導體記憶裝置及其製造方法。

以下，參照圖式對本發明之實施方式進行說明。本實施方式並不限定本發明。於以下之實施方式中，半導體基板之上下方向有與依據重力加速度之上下方向不同之情況。圖式係模式性之圖或概念性之圖，各部分之比率等未必與實物相同。於說明書與圖式中，對與已提出之圖式中上述者相同之要素標註相同之符號而適當省略詳細之說明。

(第1實施方式)圖1係表示半導體記憶裝置1及記憶體控制器2之方塊圖。半導體記憶裝置1為非揮發性之半導體記憶裝置，例如為NAND(反及)型快閃記憶體。半導體記憶裝置1例如具備記憶胞陣列10、列解碼器11、感測放大器12、及定序器13。

記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。各區塊BLK為非揮發性之記憶胞電晶體MT(參照圖2)之集合。於記憶胞陣列10設置有複數個位元線及複數個字元線。各記憶胞電晶體MT連接於1根位元線與1根字元線。關於記憶胞陣列10之詳細之構成將於下文敍述。

列解碼器11基於自外部之記憶體控制器2接收到之位址資訊ADD，來選擇1個區塊BLK。列解碼器11藉由對複數個字元線分別施加所期望之電壓，來控制相對於記憶胞陣列10之資料之寫入動作及讀出動作。

感測放大器12根據自記憶體控制器2接收到之寫入資料DAT，來對各位元線施加所期望之電壓。感測放大器12基於位元線之電壓來判定記憶於記憶胞電晶體MT之資料，將所判定出之讀出資料DAT發送至記憶體控制器2。

定序器13基於自記憶體控制器2接收到之指令CMD，來控制半導體記憶裝置1整體之動作。

以上所說明之半導體記憶裝置1及記憶體控制器2亦可由該等之組合構成1個半導體裝置。半導體裝置例如可列舉SD(secure digital，安全數位)(註冊商標)卡般之記憶卡或SSD(Solid State Drive，固態驅動器)等。

接下來，對記憶胞陣列10之電性構成進行說明。圖2係表示記憶胞陣列10之一部分之等效電路之圖。圖2係抽取記憶胞陣列10中所包含之一個區塊BLK來表示。區塊BLK包含複數個(例如4個)串STR0～STR3。

各串STR0～STR3為複數個NAND串NS之集合體。各NAND串NS之一端連接於位元線BL0～BLm(m為1以上之整數)之任一者。NAND串NS之另一端連接於源極線SL。各NAND串NS包含複數個記憶胞電晶體MT0～MTn(n為1以上之整數)、第1選擇電晶體S1、及第2選擇電晶體S2。

複數個記憶胞電晶體MT0～MTn電性地相互串聯連接。記憶胞電晶體MT包含控制閘極及記憶體膜(例如電荷儲存膜)，且非揮發地記憶資料。記憶胞電晶體MT根據施加至控制閘極之電壓，來使記憶體膜之狀態變化(例如於電荷儲存膜儲存電荷)。記憶胞電晶體MT之控制閘極連接於對應之字元線WL0～WLn之任一者。記憶胞電晶體MT經由字元線WL而與列解碼器11電性連接。

各NAND串NS中之第1選擇電晶體S1連接於複數個記憶胞電晶體MT0～MTn與任一個位元線BL0～BLm之間。第1選擇電晶體S1之汲極連接於任一個位元線BL0～BLm。第1選擇電晶體S1之源極連接於記憶胞電晶體MTn。各NAND串NS中之第1選擇電晶體S1之控制閘極連接於任一個選擇閘極線SGD0～SGD3。第1選擇電晶體S1經由選擇閘極線SGD而與列解碼器11電性連接。第1選擇電晶體S1於將規定之電壓施加至選擇閘極線SGD0～SGD3之任一者之情形時，將NAND串NS與位元線BL連接。

各NAND串NS中之第2選擇電晶體S2連接於複數個記憶胞電晶體MT0～MTn與源極層SL之間。第2選擇電晶體S2之汲極連接於記憶胞電晶體MT0。第2選擇電晶體S2之源極連接於源極層SL。第2選擇電晶體S2之控制閘極連接於選擇閘極線SGS。第2選擇電晶體S2經由選擇閘極線SGS而與列解碼器11電性連接。第2選擇電晶體S2於將規定之電壓施加至選擇閘極線SGS之情形時，將NAND串NS與源極層SL連接。

再者，記憶胞陣列10亦可為上述說明以外之其他電路構成。例如，各區塊BLK包含之各串STR之個數、各NAND串NS包含之記憶胞電晶體MT、以及選擇電晶體STD及STS之個數亦可變更。又，NAND串NS亦可包含1個以上之虛設電晶體。

接下來，對半導體記憶裝置1之構造之一例進行說明。圖3係表示第1實施方式之半導體記憶裝置1之一部分之俯視圖。圖4係表示第1實施方式之半導體記憶裝置1之一部分之剖視圖。

如圖4所示，半導體記憶裝置1為記憶體晶片MC與電路晶片CC貼合而成之三維記憶體。記憶體晶片MC與電路晶片CC隔著界面S而貼合。即，記憶體晶片MC之下表面與電路晶片CC之上表面貼合。

記憶體晶片MC之區域例如分為記憶體區域MR、引出區域HR(未圖示)、及焊墊區域PR(未圖示)。記憶體區域MR為將記憶資料之複數個記憶胞電晶體MT(參照圖2)三維地排列之區域。記憶體區域MR占記憶體晶片MC之大部分，且用於記憶資料。

如圖3所示，半導體記憶裝置1於記憶體區域MR中，具有積層體20、複數個狹縫SLT、複數個柱狀體CL、及複數個位元線BL(參照圖4)。記憶體區域MR中之複數個柱狀體CL分別與上述NAND串NS(參照圖2)對應。

記憶體區域MR被狹縫SLT劃分為複數個區塊BLK。即，由狹縫SLT隔開之區域與1個區塊BLK對應。柱狀體CL於自Z方向觀察之俯視下散佈於記憶體區域MR內。複數個柱狀體CL例如於自Z方向觀察之俯視下於Y方向鋸齒狀(千鳥狀)地排列。柱狀體CL於自Z方向觀察之俯視下，例如為圓狀或橢圓狀。

再者，半導體記憶裝置1之記憶體區域MR中之平面佈局並不限定為圖3所示之佈局，亦可為其他佈局。例如，相鄰之狹縫SLT間之柱狀體CL之個數及配置可適當變更。

如圖4所示，半導體記憶裝置1之記憶體晶片MC包含與記憶胞陣列10對應之構造。即，半導體記憶裝置1於記憶體晶片MC之記憶體區域MR內，具有積層體20、柱狀體CL、及第2導電層30。於積層體20之下方，設置有用來與電路晶片CC電性連接之第1焊墊36及觸點V1、V2，且利用第1焊墊36與下述電路晶片CC貼合。

第2導電層30設置於積層體20之上方，並且連接於複數個柱狀體CL。第2導電層30例如形成為沿著X方向及Y方向擴展之板狀，且作為源極線SL而發揮功能。作為第2導電層30之材料，使用金屬材料等，例如，可使用選自由鈦、氮化鈦、鎳、矽化鎳(NiSi)、P摻雜矽Si所組成之群中之1種或2種以上。再者，作為第2導電層30之材料，亦可使用矽化物。於該情形時，作為第2導電層30，使用矽化鎳或矽化鈦等。又，於第2導電層30之上方，亦可進而設置導電體層(未圖示)。作為該情形時之導電體層，可使用鋁、鈦、氮化鈦、鎢、氮化鈦及鋁等。

積層體20具有複數個絕緣層21與複數個第1導電層31。複數個絕緣層21與複數個第1導電層31於Z方向逐層交替地積層。

複數個絕緣層21分別於X方向及Y方向擴展。絕緣層21例如包含矽氧化物。絕緣層21位於第1導電層31與第2導電層30之間、及於Z方向相鄰之第1導電層31之間。絕緣層21將於Z方向相鄰之2個第1導電層31之間絕緣。絕緣層21之數量由第1導電層31之數量來決定。

複數個第1導電層31分別於X方向及Y方向擴展。即，各第1導電層31形成為沿著X方向及Y方向擴展之板狀。第1導電層31例如為鎢、摻雜著雜質之多晶矽。第1導電層31之層數為任意。

第1導電層31例如於功能上分為3個。第1導電層31作為源極側之選擇閘極線SGS、字元線WL、汲極側之選擇閘極線SGD之任一者而發揮功能。

第1導電層31中自積層體20之上方起至少1層之第1導電層31作為源極側之選擇閘極線SGS而發揮功能。作為選擇閘極線SGS而發揮功能之第1導電層31可為單層亦可為複數層。即，選擇閘極線SGS可由1層之第1導電層31構成，亦可由複數個第1導電層31構成。又，於選擇閘極線SGS由複數層構成之情形時，第1導電層31之各者亦可由互不相同之導電體構成。

第1導電層31中自積層體20之下方起至少1層之第1導電層31作為汲極側之選擇閘極線SGD而發揮功能。作為選擇閘極線SGD而發揮功能之第1導電層31可為單層亦可為複數層。即，汲極側選擇閘極線SGD可由1層之第1導電層31構成，亦可由複數個第1導電層31構成。又，於汲極側選擇閘極線SGD由複數層構成之情形時，第1導電層31之各者亦可由互不相同之導電體構成。

第1導電層31中選擇閘極線SGS、SGD以外之第1導電層31作為字元線WL而發揮功能。作為字元線WL而發揮功能之第1導電層31例如包圍柱狀體CL之外周。

於最下層之第1導電層31之下設置絕緣層22。於絕緣層22之內部設置導電層32。導電層32例如形成為於Y方向延伸之線狀，作為位元線BL而發揮功能。即，於未圖示之區域中，複數個導電層32排列於X方向。

複數個柱狀體CL設置於積層體20內。複數個柱狀體CL分別於Z方向延伸。複數個柱狀體CL例如分別於Z方向貫通積層體20。各柱狀體CL例如包含絕緣芯40、半導體通道41、及記憶體積層膜42。

柱狀體CL之下部與絕緣層22相接。柱狀體CL之上部與第2導電層30相接。關於柱狀體CL之上部之詳細構造將於下文敍述。

於各柱狀體CL之下方設置柱狀之觸點CV。於圖示之區域，表示了與1個柱狀體CL對應之觸點CV。於該區域中未連接觸點CV之柱狀體CL，於未圖示之區域中連接觸點CV。於觸點CV之下，接觸有1個導電層32(位元線BL)。

於導電層32之下設置柱狀之觸點V1。於觸點V1之下設置導電層35。導電層32與導電層35之間經由觸點V1而電性連接。導電層35為用於半導體記憶裝置1內之電路之連接之配線。

於導電層35之下設置柱狀之觸點V2。於觸點V2之下設置第1焊墊36。導電層35與第1焊墊36之間，經由觸點V2而電性連接。第1焊墊36相接於記憶體晶片MC與電路晶片CC之界面S，且作為相對於電路晶片CC之貼合焊墊而發揮功能。第1焊墊36例如包含銅。

於絕緣芯40內，存在空隙或縫隙等空間60。關於絕緣芯40之構成將於之後進行說明。

圖5係表示第1實施方式之半導體記憶裝置1之柱狀體CL之剖視圖。記憶體區域MR內之複數個柱狀體CL分別具有絕緣芯40、半導體通道41、及記憶體積層膜42。柱狀體CL形成於記憶體孔MH內，自內側起依次包括絕緣芯40、半導體通道41、記憶體積層膜42。

絕緣芯40於Z方向延伸，且為柱狀。絕緣芯40例如包含矽氧化物。絕緣芯40自Z方向觀察設置於包含記憶體孔MH之中心軸之中央部。再者，如圖4所示，於絕緣芯40內存在空間60，但於圖5所示之柱狀體CL之前端部，無空間60，由絕緣芯40埋入。

半導體通道41於Z方向延伸。半導體通道41例如至少一部分形成為環狀，且被覆絕緣芯40之外側面(外周面)。半導體通道41例如包含矽。矽例如為使非晶矽結晶化而成之多晶矽。半導體通道41作為第1選擇電晶體S1、複數個記憶胞電晶體MT及第2選擇電晶體S2之各自之通道而發揮功能。此處所提及之「通道」，係指源極側與汲極側之間之載體之流路。

記憶體積層膜42於Z方向延伸。記憶體積層膜42被覆半導體通道41之外側面(外周面)。記憶體積層膜42位於記憶體孔MH之內側面(內周面)與半導體通道41之外側面(外周面)之間。記憶體積層膜42例如包含隧道絕緣膜43、電荷儲存膜44、及阻擋絕緣膜45。該等複數個膜自半導體通道41側起，按照隧道絕緣膜43、電荷儲存膜44、阻擋絕緣膜45之順序設置。

隧道絕緣膜43被覆半導體通道41之外側面。即，隧道絕緣膜43位於電荷儲存膜44與半導體通道41之間。隧道絕緣膜43例如為矽氧化物或包含矽氧化物與矽氮化物之氮氧化矽膜。隧道絕緣膜43為半導體通道41與電荷儲存膜44之間之電位障壁。

電荷儲存膜44被覆隧道絕緣膜43之外側面。即，電荷儲存膜44位於各絕緣層21及第1導電層31與隧道絕緣膜43之間。電荷儲存膜44例如包含矽氮化物。電荷儲存膜44與複數個第1導電層31之各者交叉之部分分別作為電晶體而發揮功能。根據電荷儲存膜44與複數個第1導電層31之各者交叉之部分(電荷儲存部)內之電荷之有無、或所儲存之電荷量，記憶胞電晶體MT保存資料。電荷儲存部位於各第1導電層31與半導體通道41之間，且由絕緣材料包圍周圍。電荷儲存膜44為「記憶體膜」之一例。

阻擋絕緣膜45抑制反向穿隧。反向穿隧為電荷自第1導電層31向記憶體積層膜42返回之現象。阻擋絕緣膜45只要位於絕緣層21與第1導電層31之間、及第1導電層31與電荷儲存膜44之間即可。阻擋絕緣膜45例如為積層有氧化矽膜、金屬氧化物膜、複數個絕緣膜之積層構造膜。金屬氧化物之一例為鋁氧化物。

於阻擋絕緣膜45與第1導電層31之間，亦可設置障壁膜(未圖示)。障壁膜提高第1導電層31與阻擋絕緣膜45之間之密接性。障壁膜例如為氮化鈦、氮化鈦與鈦之積層構造膜。

柱狀體CL與作為選擇閘極線SGS而發揮功能之第1導電層31交叉之部分作為第2選擇電晶體S2而發揮功能。柱狀體CL與作為字元線WL而發揮功能之第1導電層31交叉之部分作為記憶胞電晶體MT而發揮功能。柱狀體CL與作為選擇閘極線SGD而發揮功能之第1導電層31交叉之部分作為第1選擇電晶體S1而發揮功能。

如圖4所示，利用設置於柱狀體CL之下方之第1焊墊36與設置於較電晶體Tr靠上方之第2焊墊54，來將記憶體晶片MC與電路晶片CC貼合。

電路晶片CC包含基板50、電晶體Tr、及設置於較電晶體Tr靠上方之第2焊墊54。電路晶片CC作為控制記憶體晶片MC之動作之控制電路(邏輯電路)而發揮功能，例如，包含與列解碼器11、感測放大器12、及定序器13對應之構造。

基板50用於形成電路晶片CC。基板50例如為包含P型雜質之半導體基板。於基板50之上，設置電晶體Tr。與電晶體Tr之源極及汲極對應，於基板50之上設置複數個觸點及複數個導電體層。複數個導電體層經由觸點而電性連接。複數個導電體層中位於電路晶片CC之最上部之導電體層為第2焊墊54。第2焊墊54與電路晶片CC與記憶體晶片MC之界面S相接，且作為相對於記憶體晶片MC之貼合焊墊而發揮功能。第2焊墊54例如包含銅。

電路晶片CC內之各導電體層(包含第2焊墊54)與1根位元線BL電性連接。雖然省略圖示，但是於電路晶片CC內，設置具有與電晶體Tr相同之構造之複數個電晶體。

再者，半導體記憶裝置1之記憶體晶片MC及電路晶片CC之剖面構造亦可為其他構造。設置於電路晶片CC之配線層之數量可設計為任意之數量。又，電路晶片CC內之連接於導電體層之各者之觸點可根據電路之設計而適當省略。用以將記憶體晶片MC內之電路與電路晶片CC內之電路連接之配線之佈局可適當變更。

接下來，對半導體記憶裝置1之柱狀體CL與第2導電層30(源極線SL)之連接部之構造進行說明。圖6係表示第1實施方式之半導體記憶裝置1之一部分之剖視圖。中間層70設置於第1導電層31與積層體20之間。再者，作為源極層之第2導電層30成為導電層30A、30B之積層膜。導電層30A設置為障壁金屬，例如，包括鈦與氮化鈦之積層膜(Ti/TiN)等導電體。導電層30B為第2導電層30之主構成膜，例如，包括鎢等導電體。

如圖6所示，柱狀體CL之上部與第2導電層30(源極層SL)相接。柱狀體CL中絕緣芯40、半導體通道41及記憶體積層膜42之上表面位於柱狀體CL之上端。即，絕緣芯40、半導體通道41及記憶體積層膜42之上表面位於積層體20與第2導電層30之間之中間層70之上表面20A之高度位置。絕緣芯40、半導體通道41及記憶體積層膜42之上表面與第2導電層30相接。又，絕緣芯40之上表面亦可較半導體通道41及記憶體積層膜42之上表面略向-Z方向凹陷。於該情形時，第2導電層30向記憶體孔MH內進入該凹陷之部分之量。柱狀體CL之上端部於自Z方向觀察之俯視下，形成為大致圓形狀。

第2導電層30之下表面(底面)與半導體通道41之上表面以面相接。即，第2導電層30與半導體通道41之界面位於與絕緣芯40及積層體20之上表面20A大致相同之高度。半導體通道41與第2導電層30之接觸部分形成歐姆接觸。因此，半導體通道41與第2導電層30電性連接。

於柱狀體CL之上部中，記憶體積層膜42之一部分亦可較中間層70之上表面20A更向上方突出。即，隧道絕緣膜43、電荷儲存膜44、及阻擋絕緣膜45中至少一者亦可較中間層70之上表面20A更向上方突出。

如圖6所示，亦可於第2導電層30與積層體20之間存在中間層70。中間層70設置於基板SUB上，且作為製成記憶體孔MH時之蝕刻終止膜而發揮功能。於製造過程中，可將中間層70之全部去除，亦可將一部分殘留。於將中間層70之一部分殘留之情形時，中間層70設置於第2導電層30與積層體20之間。於將中間層70去除之情形時，上表面20A成為積層體20之上表面。中間層70例如為多晶矽、矽碳氮化物、矽碳化物、High-k材料(高介電常數材料)、氧化鋁。

於中間層70為多晶矽之之情形時，中間層70可作為第2導電層30之一部分而發揮功能。於中間層70為矽碳氮化物、矽碳化物、或High-k材料(高介電常數材料)之情形時，中間層70可作為第2導電層30與第1導電層31(選擇閘極線SGS)之間之絕緣膜而發揮功能。

圖7係表示柱狀體CL之構成例之剖視圖。柱狀體CL具備設置於記憶體孔MH之內壁之記憶體積層膜42、於記憶體孔MH內設置於記憶體積層膜42之內側之半導體通道41、及於記憶體孔MH內設置於半導體通道41之內側之絕緣芯40。絕緣芯40於積層體20內於Z方向延伸。半導體通道41設置於積層體20與絕緣芯40之間。記憶體積層膜42設置於半導體通道41與積層體20之間。

第2導電層30設置於積層體20上，於柱狀體CL之端部E1中電性連接於半導體通道41。於本實施方式中，半導體通道41位於與絕緣芯40、記憶體積層膜42大致相同之高度位置，第2導電層30於端部E1中與半導體通道41歐姆接觸。

空隙或縫隙等空間60位於絕緣芯40之內側。絕緣芯40於柱狀體CL之端部E1及其附近埋入半導體通道41之內側而將該半導體通道41之內側封閉。因此，於端部E1未設置空間60，第2導電層30幾乎不進入記憶體孔MH內。另一方面，於柱狀體CL之與端部E1為相反側之端部E2之附近設置有空間60。即，空間60於柱狀體CL之較端部E1更接近端部E2之位置位於絕緣芯40之內部。然而，於柱狀體CL之端部E1中，絕緣芯40封閉半導體通道41之內側，故而第2導電層30之金屬材料(例如，Ti/TiN或鎢)不會進入至空間60。因此，可抑制第2導電層30使記憶胞陣列之特性劣化。

於柱狀體CL之形成工序中，記憶體孔MH自柱狀體CL之端部E2向端部E1形成。因此，Z方向之剖面中之柱狀體CL之寬度(記憶體孔MH之寬度)隨著自第2端部E2接近第1端部E1，即，隨著接近第2導電層30而變小。例如，於Z方向之剖面中，柱狀體CL之第1端部E1之寬度W1小於第2端部E2之寬度W2。如此，記憶體孔MH以其直徑隨著接近第2導電層30而變小之方式於側壁具有傾斜。

又，端部E1中之絕緣芯40之Z方向之厚度T1，較空間60之部分中之位於半導體通道41之內壁之絕緣芯40之膜厚T2更厚。

此處，第2導電層30於積層體20內形成柱狀體CL之後，形成於柱狀體CL之第1端部E1側之積層體20之表面上。此時，端部E1之記憶體孔MH由絕緣芯40、半導體通道41及記憶體積層膜42封閉，且端部E1中之絕緣芯40之厚度T1較空間60之部分之絕緣芯40之厚度T2更厚。因此，於第2導電層30之形成工序中，於端部E1露出時，空間60於端部E1中不與外部連通。藉此，第2導電層30之金屬材料(例如，Ti/TiN或鎢)不會自端部E1進入至記憶體孔MH內之空間60。

如此，根據本實施方式，雖然空隙或縫隙等空間60位於絕緣芯40之內側，但是絕緣芯40於柱狀體CL之端部E1及其附近封閉半導體通道41之內側。因此，於柱狀體CL之端部E1中，第2導電層30之金屬材料(例如，Ti/TiN或鎢)不會進入至空間60。因此，可抑制記憶胞陣列之電特性之變動。

(第2實施方式)圖8係表示第2實施方式之柱狀體CL之構成例之剖視圖。於第2實施方式中，積層體20包含複數個積層體20＿1、20＿2。積層體20＿1設置於端部E1側，且位於與第2導電層30相對較近之處。積層體20＿2設置於端部E2側，且較積層體20＿1與第2導電層30相隔更遠。

設置於積層體20＿1內之柱狀體CL1連接於第2導電層30。柱狀體CL1與第1實施方式之柱狀體CL相同，具有形成於記憶體孔MH1之內壁之記憶體積層膜42、半導體通道41及絕緣芯40。記憶體積層膜42例如包含隧道絕緣膜43、電荷儲存膜44、及阻擋絕緣膜45。

絕緣芯40於柱狀體CL1之端部E1及其附近埋入半導體通道41之內側而將該半導體通道41之內側封閉。因此，於端部E1未設置空間60，第2導電層30不會進入至記憶體孔MH1內。另一方面，若接近端部E2，則設置有空間60。即，空間60於柱狀體CL1之較端部E1更接近端部E2之位置設置於絕緣芯40之內側。然而，柱狀體CL1之端部E1由於絕緣芯40封閉半導體通道41之內側，故而第2導電層30之金屬材料(例如，Ti/TiN或鎢)不會進入至空間60。因此，可抑制由第2導電層30所致之記憶胞陣列之電特性之劣化。

於柱狀體CL1之形成工序中，記憶體孔MH1自柱狀體CL1之端部E2側向端部E1形成。因此，Z方向之剖面中之柱狀體CL1之寬度(記憶體孔MH1之寬度)隨著自第2端部E2接近第1端部E1，即，隨著接近第2導電層30而變小。如此，記憶體孔MH1以其直徑隨著接近第2導電層30而變小之方式於側壁具有傾斜。

又，端部E1中之絕緣芯40之Z方向之厚度T1，較空間60之部分中之位於半導體通道41之內壁之絕緣芯40之膜厚T2、T3更厚。進而，於存在空間60之區域中，與第2導電層30相對較近之絕緣芯40之膜厚T2，較與第2導電層30相對較遠之絕緣芯40之膜厚T3更厚。藉此，絕緣芯40於柱狀體CL之端部E1及其附近容易埋入(容易封閉)半導體通道41之內側。

於積層體20＿1與積層體20＿2之間設置有絕緣層23。絕緣層23例如使用氧化矽膜。於柱狀體CL1與柱狀體CL2之間，設置有X方向之寬度較柱狀體CL1、CL2寬之連接部24。連接部24係為了連接柱狀體CL1、CL2而設置，具有基本上與柱狀體CL1、CL2之構成相同之構成，且包括記憶體積層膜42、半導體通道41及絕緣芯40。

設置於積層體20＿2內之柱狀體CL2較柱狀體CL1距第2導電層30更遠，不與第2導電層30直接接觸，但與柱狀體CL1接觸。

柱狀體CL2與第1實施方式之柱狀體CL相同，具有形成於記憶體孔MH2之內壁之記憶體積層膜42、半導體通道41及絕緣芯40。記憶體積層膜42、半導體通道41及絕緣芯40於記憶體孔MH1、MH2之內壁分別利用相同之工序同時形成。因此，記憶體積層膜42、半導體通道41及絕緣芯40於柱狀體CL1、CL2中連續。

絕緣芯40亦可於柱狀體CL2中埋入半導體通道41之內側，但亦可於絕緣芯40內留有空間60。其原因在於，由於柱狀體CL1之端部E1由絕緣芯40封閉，故而即便於柱狀體CL2之絕緣芯40內留有空間60，第2導電層30亦不會進入至記憶體孔MH1、MH2內。

於柱狀體CL2之形成工序中，記憶體孔MH2自柱狀體CL2之端部E2向端部E1側形成。因此，Z方向之剖面中之柱狀體CL2之寬度(記憶體孔MH2之寬度)隨著自第2端部E2接近第1端部E1，即，隨著接近柱狀體CL1或第2導電層30而變小。如此，記憶體孔MH2以其直徑隨著接近柱狀體CL1或第2導電層30而變小之方式於側壁具有傾斜。

如此，根據第2實施方式，雖然空隙或縫隙等空間60位於絕緣芯40之內側，但是絕緣芯40於柱狀體CL1之端部E1及其附近封閉半導體通道41之內側。因此，於柱狀體CL1之端部E1中，由於絕緣芯40封閉半導體通道41之內側，故而第2導電層30之金屬材料(例如，Ti/TiN或鎢)不會進入至空間60。因此，第2實施方式亦可獲得與第1實施方式相同之效果。

(第3實施方式)圖9係表示第3實施方式之柱狀體CL之構成例之剖視圖。於第3實施方式中，於積層體20包含複數個積層體20＿1、20＿2之方面與第2實施方式相同。然而，於第3實施方式中，於柱狀體CL1未設置空間60。即，於柱狀體CL1中，於半導體通道41之內側填充有絕緣芯40。另一方面，於柱狀體CL2中，於絕緣芯40之內側設置有空間60。

根據第3實施方式，雖然空間60位於柱狀體CL2之絕緣芯40之內側，但是不於柱狀體CL1之絕緣芯40內。因此，絕緣芯40封閉柱狀體CL1之半導體通道41之內側。第2導電層30之金屬材料(例如，Ti/TiN或鎢)不會進入至柱狀體CL2之空間60。因此，第3實施方式亦可獲得與第1實施方式相同之效果。

(第4實施方式)圖10係表示第4實施方式之柱狀體CL之構成例之剖視圖。於第4實施方式中，積層體20包含複數個積層體20＿1、20＿2、20＿3。積層體20＿1於積層體20＿1～20＿3中位於最接近端部E1及第2導電層30之處。積層體20＿2較積層體20＿1與第2導電層30相隔更遠，且位於積層體20＿1與積層體20＿3之間。積層體20＿3於積層體20＿1～20＿3中與第2導電層30相隔最遠且位於最接近端部E2之處。

絕緣芯40不僅於柱狀體CL1之端部E1埋入，而且埋入半導體通道41之內側整體而將該半導體通道41之內側整體封閉。因此，於柱狀體CL1之半導體通道41之內部未設置空間60，第2導電層30之金屬材料(例如，Ti/TiN或鎢)不會進入至記憶體孔MH1內。因此，可抑制第2導電層30使記憶胞陣列之特性劣化。

於積層體20＿1與積層體20＿2之間設置有絕緣層23。絕緣層23例如使用氧化矽膜。再者，於圖10中，省略了連接部24之圖示。

柱狀體CL1具有與柱狀體CL2、CL3基本上相同之構成，包括記憶體積層膜42、半導體通道41及絕緣芯40。另一方面，於第4實施方式中，柱狀體CL1與柱狀體CL2、CL3利用不同之工序形成。因此，於柱狀體CL1與柱狀體CL2之間未設置連接部24，柱狀體CL1之記憶體積層膜42、半導體通道41及絕緣芯40不與柱狀體CL2、CL3之記憶體積層膜42、半導體通道41及絕緣芯40連續。

於柱狀體CL1與柱狀體CL2之間設置有導電體46。導電體46係為了將柱狀體CL1之半導體通道41與柱狀體CL2之半導體通道41之間電性連接而設置。導電體46例如使用摻雜多晶矽等導電性材料。導電體46設置於柱狀體CL1之絕緣芯40與柱狀體CL2之絕緣芯40之間，使柱狀體CL1之絕緣芯40與柱狀體CL2之絕緣芯40相互分離。

設置於積層體20＿2內之柱狀體CL2較柱狀體CL1與第2導電層30相隔更遠，不與第2導電層30直接接觸。然而，柱狀體CL2與柱狀體CL1接觸。

柱狀體CL2與第1實施方式之柱狀體CL相同，具有形成於記憶體孔MH2之內壁之記憶體積層膜42、半導體通道41及絕緣芯40。記憶體積層膜42、半導體通道41及絕緣芯40於記憶體孔MH1與記憶體孔MH2、MH3中分別利用不同之工序形成。因此，記憶體積層膜42、半導體通道41及絕緣芯40於柱狀體CL1與柱狀體CL2、CL3中分離。再者，於柱狀體CL1與柱狀體CL2、CL3中，半導體通道41經由導電體46而電性連接。

絕緣芯40於柱狀體CL2中亦可埋入半導體通道41之內側，但是亦可如圖10所示，於絕緣芯40內留有空間60。其原因在於，由於柱狀體CL1由絕緣芯40封閉，故而即便於柱狀體CL2之絕緣芯40內留有空間60，第2導電層30亦不會進入至記憶體孔MH內。

於柱狀體CL2之形成工序中，記憶體孔MH2自柱狀體CL3側向柱狀體CL1形成。因此，Z方向之剖面中之柱狀體CL2之寬度(記憶體孔MH2之寬度)隨著自第2端部E2接近第1端部E1，即，隨著接近柱狀體CL1或第2導電層30而變小。如此，記憶體孔MH2以其直徑隨著接近柱狀體CL1或第2導電層30而變小之方式於側壁具有傾斜。

於積層體20＿2與積層體20＿3之間，亦設置有絕緣層23。再者，於圖10中，省略了連接部24之圖示。

設置於積層體20＿3內之柱狀體CL3較柱狀體CL1、CL2與第2導電層30相隔更遠，不與第2導電層30及柱狀體CL1直接接觸。然而，柱狀體CL3與柱狀體CL2接觸。

柱狀體CL3與第1實施方式之柱狀體CL相同，具有形成於記憶體孔MH3之內壁之記憶體積層膜42、半導體通道41及絕緣芯40。記憶體積層膜42、半導體通道41及絕緣芯40於記憶體孔MH2、MH3之內壁分別利用相同之工序形成。因此，記憶體積層膜42、半導體通道41及絕緣芯40於柱狀體CL2、CL3中連續。

絕緣芯40於柱狀體CL3中，如圖10所示，亦可埋入半導體通道41之內側。反之，亦可於絕緣芯40內留有空間60。其原因在於，由於柱狀體CL1由絕緣芯40封閉，故而即便於柱狀體CL3之絕緣芯40內留有空間60，第2導電層30亦不會進入至記憶體孔MH1～MH3內。

於柱狀體CL3之形成工序中，記憶體孔MH3自端部E2側向柱狀體CL2形成。因此，Z方向之剖面中之柱狀體CL3之寬度(記憶體孔MH3之寬度)隨著自第2端部E2接近柱狀體CL2，即，隨著接近柱狀體CL1、CL2或第2導電層30而變小。如此，記憶體孔MH3以其直徑隨著接近柱狀體CL1、CL2或第2導電層30而變小之方式於側壁具有傾斜。

於柱狀體CL3之端部E2，設置有電性連接於半導體通道41之導電體46。

如此，根據第4實施方式，雖然空間60位於柱狀體CL2之絕緣芯40之內側，但是絕緣芯40於柱狀體CL1中封閉半導體通道41之內側。因此，第2導電層30之金屬材料(例如，Ti/TiN或鎢)不會進入至柱狀體CL2之空間60。因此，第4實施方式亦可獲得與第1實施方式相同之效果。

(第5實施方式)圖11係表示第5實施方式之柱狀體CL之構成例之剖視圖。於第5實施方式中，柱狀體CL2於端部E1中具有凹陷部80。於凹陷部80中，絕緣芯40較半導體通道41更向端部E2側凹陷，於其內部埋入有第2導電層30。第2導電層30之導電層30A、30B埋入於凹陷部80，連接於半導體通道41之內側面。第2導電層30與半導體通道41之連接成為肖特基接合。為了使第2導電層30與半導體通道41歐姆接觸，必須對第2導電層30附近之半導體通道41進行高濃度之雜質摻雜，因此，製造工序數增加。於肖特基接合之情形時不需要該工序，能夠削減工序數。

半導體通道41與第2導電層30之接觸面積較僅於端部E1接觸之情形時寬。藉此，能夠降低半導體通道41與第2導電層30之接觸電阻。

再者，第5實施方式亦可與第1～第4實施方式之任一者組合。藉此，第1～第4實施方式亦可獲得與第5實施方式相同之效果。

又，積層體20亦可分為4個以上之積層體20＿1～20＿n(n為4以上之整數)。於該情形時，若第2導電層30接觸之端部E1之絕緣芯40充分封閉半導體通道41內部，則亦可獲得本實施方式之效果。

(半導體記憶裝置1之製造方法1)圖12～圖25係表示第4實施方式之製造方法之一例之剖視圖。再者，積層體20＿1～20＿3由於按照20＿1、20＿2、20＿3之次序形成，故而於圖12～圖23中，相對於圖10及圖11而將構造體之上下方向(Z方向)顛倒過來顯示。

首先，如圖12所示，於支持基板SUB上，將絕緣層21與犧牲膜25於Z方向交替地積層而形成積層體20＿1。支持基板SUB例如可為矽基板等半導體基板。絕緣層21例如使用氧化矽膜等絕緣膜。犧牲膜25例如使用氮化矽膜等絕緣膜。犧牲膜25由於於後續工序中置換為第1導電層31，故而為相對於絕緣層21能夠選擇性地蝕刻之材料。又，積層體20＿1之高度(絕緣層21與犧牲膜25之積層數)設為不於之後形成之絕緣芯40內形成空間60之程度之高度。

接下來，使用光微影技術及蝕刻技術，於積層體20＿1形成記憶體孔MH1。記憶體孔MH1自圖10所示之端部E2側向端部E1沿Z方向形成，且以到達支持基板SUB之方式形成。因此，記憶體孔MH1之X方向或Y方向之寬度(直徑)於端部E2側之上端部相對較寬，且隨著向端部E1接近而變小。再者，於圖12～圖23中雖然未圖示，但是亦可將中間層70作為記憶體孔MH1之蝕刻終止層而設置於支持基板SUB與積層體20＿1之間。

接下來，於記憶體孔MH1之內壁，形成阻擋絕緣膜45、電荷儲存膜44、隧道絕緣膜43及半導體通道41。進而，於記憶體孔MH1內之半導體通道41之內側埋入絕緣芯40。阻擋絕緣膜45例如使用氧化矽膜、氧化鋁等絕緣材料。電荷儲存膜44例如使用氮化矽膜等絕緣材料。隧道絕緣膜43例如使用矽氧化物、氮氧化矽膜等絕緣材料。半導體通道41例如使用摻雜多晶矽等導電材料。絕緣芯40例如使用氧化矽膜等絕緣材料。絕緣芯40埋入到記憶體孔MH1之底部為止，未於絕緣芯40內形成空間60。

接下來，使用CMP(Chemical Mechanical Polishing，化學機械拋光)法對阻擋絕緣膜45、電荷儲存膜44、隧道絕緣膜43、半導體通道41及絕緣芯40進行研磨，直至積層體20＿1之表面露出為止。接下來，對絕緣芯40進行回蝕而於絕緣芯40上形成凹部47。藉此，獲得圖13所示之構造。

接下來，如圖14所示，於凹部47埋入導電體46。導電體46例如使用摻雜多晶矽等導電材料。導電體46與半導體通道41電性連接。如此，於積層體20＿1內，形成於Z方向延伸之柱狀體CL1。

接下來，如圖15所示，於積層體20＿1上，將絕緣層21與犧牲膜25於Z方向交替地積層而形成積層體20＿2。

接下來，使用光微影技術及蝕刻技術，於積層體20＿2形成記憶體孔MH2。記憶體孔MH2自端部E2側向端部E1側沿Z方向形成，且以到達柱狀體CL1之導電體46之方式形成。記憶體孔MH2之X方向或Y方向之寬度(直徑)於端部E2側之上端部相對較寬，且隨著向端部E1接近而變小。

接下來，如圖16所示，於記憶體孔MH2內埋入犧牲膜26。犧牲膜26例如為相對於多晶矽等絕緣層21及犧牲膜25能夠選擇性地蝕刻之材料。

接下來，如圖17所示，於積層體20＿2上，將絕緣層21與犧牲膜25於Z方向交替地積層而形成積層體20＿3。

接下來，使用光微影技術及蝕刻技術，於積層體20＿3形成記憶體孔MH3。記憶體孔MH3自端部E2側向端部E1側沿Z方向形成，且以到達積層體20＿2之方式形成。記憶體孔MH3之X方向或Y方向之寬度(直徑)於端部E2側之上端部相對較寬，且隨著向端部E1接近而變小。

接下來，如圖18所示，經由記憶體孔MH3而將記憶體孔MH2內之犧牲膜26選擇性地去除。藉此，記憶體孔MH2、MH3相互連通，且連通於柱狀體CL1之導電體46。

接下來，如圖19所示，於記憶體孔MH2、MH3之內壁，形成阻擋絕緣膜45、電荷儲存膜44、隧道絕緣膜43及半導體通道41。

接下來，如圖20所示，於積層體20＿3上形成硬罩HM。硬罩HM例如使用氧化矽膜等絕緣材料。使用光微影技術及蝕刻技術，於硬罩HM形成與記憶體孔MH3連通之開口。

接下來，使用硬罩HM作為遮罩，對位於記憶體孔MH2之底部之半導體通道41、隧道絕緣膜43、電荷儲存膜44及阻擋絕緣膜45選擇性地進行蝕刻。藉此，如圖20所示，使記憶體孔MH2被柱狀體CL1之導電體46貫通。

接下來，如圖21所示，將半導體通道41之材料較薄地沈積於記憶體孔MH2、MH3之內壁，於記憶體孔MH2之底部中，於柱狀體CL1之導電體46與記憶體孔MH2內之半導體通道41之間形成半導體通道41。藉此，將柱狀體CL1之導電體46與記憶體孔MH2、MH3內之半導體通道41之間電性連接。

接下來，於記憶體孔MH2、MH3之半導體通道41之內側埋入絕緣芯40之材料。此時，記憶體孔MH2、MH3連通，且縱橫比高於記憶體孔MH1。因此，如圖21所示，以於記憶體孔MH2內之絕緣芯40留有空間60之狀態，記憶體孔MH3由絕緣芯40封閉。於位於較深之位置之記憶體孔MH2留置空間60，但是於位於較淺之位置之記憶體孔MH3未留有空間60。

接下來，使用CMP法，對阻擋絕緣膜45、電荷儲存膜44、隧道絕緣膜43、半導體通道41及絕緣芯40進行研磨，直至積層體20＿3之表面露出為止。接下來，將絕緣芯40回蝕而於絕緣芯40上形成凹部48。藉此，獲得圖22所示之構造。

接下來，如圖23所示，於凹部48埋入導電體46。導電體46與半導體通道41電性連接。如此，於積層體20＿2、20＿3內，分別形成於Z方向延伸之柱狀體CL2、CL3。

接下來，形成圖3之狹縫SLT，經由狹縫SLT而將犧牲膜25去除。進而，於去除犧牲膜25之後之空間埋入第1導電層31之材料(例如，鎢)。藉此，將積層體20＿1～20＿3之犧牲膜25置換為第1導電層31。

接下來，於柱狀體CL3上形成未圖示之複數層配線層等。

接下來，使圖23所示之構造體之位置關係上下反轉而貼合於圖4所示之電路晶片CC。

接下來，將支持基板SUB去除。藉此，如圖24所示使中間層70露出。

接下來，如圖25所示，進而使用CMP法對中間層70等進行研磨，直至半導體通道41露出為止。

然後，將導電層30A形成於中間層70及柱狀體CL1上，將導電層30B形成於導電層30A上。導電層30A作為障壁金屬而發揮功能，例如，包括Ti與TiN之積層膜。導電層30B與導電層30A一起作為源極層(第2導電層30)而發揮功能，例如，包括鎢等低電阻金屬材料。藉此，完成圖10所示之半導體記憶裝置1。

又，於圖25所示之工序之後，如圖26所示，自端部E1對絕緣芯40之上部進行蝕刻，使半導體通道41之上端及內側面之一部分露出。然後，於中間層70及柱狀體CL1上形成導電層30A，於導電層30A上形成導電層30B。藉此，完成圖11所示之半導體記憶裝置1。

根據本實施方式，積層體20＿1之記憶體孔MH1及柱狀體CL1於積層體20＿2、20＿3之記憶體孔MH2、MH3及柱狀體CL2、CL3之前，利用不同之工序形成。因此，絕緣芯40填充於記憶體孔MH1內之半導體通道41內，不於其內部具有空間60。因此，如圖25及圖26所示，即便於柱狀體CL1之端部E1中使半導體通道41露出，絕緣芯40亦無空間60地填充半導體通道41之內側，故而可抑制導電層30A、30B之材料意外進入至空間60。藉此，可抑制半導體記憶裝置1之記憶胞陣列之特性之劣化。

(半導體記憶裝置1之製造方法2)圖27～圖30係表示第1實施方式之製造方法之一例之剖視圖。再者，於圖27～圖30中，亦相對於圖7而將構造體之上下方向(Z方向)顛倒過來表示。

於經過參照圖12所說明之工序之後，如圖27所示，於記憶體孔MH之內壁，形成阻擋絕緣膜45、電荷儲存膜44、隧道絕緣膜43及半導體通道41。

接下來，如圖28所示，對記憶體孔MH內之半導體通道41之上部內壁進行電漿處理，於半導體通道41之上部內壁形成鈍化層49。藉由控制電漿處理之氣體種或比率、流量，不於半導體通道41之下部內壁形成鈍化層。電漿處理較佳為使用選自由N ₂、Ar、He、H ₂、NH ₃、或F所組成之群中之至少1種氣體。

接下來，將絕緣芯40沈積於記憶體孔MH內之半導體通道41之內壁。絕緣芯40例如使用氧化矽膜等絕緣材料。此時，由於於半導體通道41之上部內壁形成有鈍化層49，故而抑制絕緣芯40之材料形成核。因此，如圖29所示，絕緣芯40未形成於半導體通道41之上部內壁，而僅選擇性地形成於半導體通道41之下部內壁。

於將鈍化層49去除之後，將絕緣芯40進而沈積於記憶體孔MH內之半導體通道41之內壁。藉此，如圖30所示，絕緣芯40之材料整體沈積於半導體通道41內，不僅形成於半導體通道41之下部內壁，而且亦形成於其上部內壁。於此時之絕緣芯40之材料之沈積工序中，可使用覆蓋性較差之沈積方法。因此，絕緣芯40於柱狀體CL之端部E1中填充半導體通道41之內部，且於端部E2側於內部具有空間60。即，絕緣芯40於記憶體孔MH之底部中封閉半導體通道41之內側，於記憶體孔MH之上部中於絕緣芯40之內側具有空間60。若於柱狀體CL之端部E1中絕緣芯40填充半導體通道41之內部，則於記憶體孔MH1之上部，亦可於絕緣芯40之內側殘置空間60。然後，獲得參照圖13及圖14所說明之工序而形成柱狀體CL。

於將圖4所示之電路晶片CC貼合於端部E2側之後，將支持基板SUB去除。藉此，端部E1側之柱狀體CL露出。接下來，如參照圖24及圖25(或圖26)所說明，對中間層70等進行研磨，直至半導體通道41露出為止。於中間層70及柱狀體CL1上形成導電層30A，於導電層30A上形成導電層30B。藉此，完成圖4所示之半導體記憶裝置1。

於該製造方法2中，絕緣芯40亦於端部E1中填充半導體通道41之內側，故而可抑制導電層30A、30B之材料進入至空間60。藉此，可抑制半導體記憶裝置1之記憶胞陣列之特性之劣化。

(半導體記憶裝置1之製造方法3)圖31及圖32係表示第2實施方式之製造方法之一例之剖視圖。第2實施方式之柱狀體CL1、CL2亦經過參照圖27～圖30所說明之製造工序。例如，於積層體20＿1形成記憶體孔MH1之後，將絕緣層21與犧牲膜於Z方向交替地積層於積層體20＿1上而形成積層體20＿2。接下來，形成於積層體20＿2內於Z方向延伸且與記憶體孔MH1連通之記憶體孔MH2。然後，如圖31所示，於記憶體孔MH1、MH2之內壁，形成阻擋絕緣膜45、電荷儲存膜44、隧道絕緣膜43及半導體通道41。

接下來，如圖31所示，對記憶體孔MH1之上部中之半導體通道41之內壁及記憶體孔MH2之半導體通道41之內壁整體進行電漿處理，於記憶體孔MH1之上部中之半導體通道41之內壁及記憶體孔MH2之半導體通道41之內壁整體形成鈍化層49。藉由控制電漿處理之氣體種或比率、流量，不於記憶體孔MH1之下部中之半導體通道41之內壁形成鈍化層。電漿處理較佳為使用選自由N ₂、Ar、He、H ₂、NH ₃、或F所組成之群中之至少1種氣體。

接下來，將絕緣芯40沈積於記憶體孔MH內之半導體通道41之內壁。此時，由於於半導體通道41之上部內壁形成有鈍化層49，故而抑制絕緣芯40之材料形成核。因此，如圖31所示，絕緣芯40未形成於半導體通道41之上部內壁，而僅形成於記憶體孔MH1之下部之半導體通道41之內壁。

於將鈍化層49去除之後，將絕緣芯40進而沈積於記憶體孔MH1、MH2內之半導體通道41之內壁整體。藉此，如圖32所示，絕緣芯40之材料形成於半導體通道41之下部內壁及上部內壁之整體。藉此，絕緣芯40於柱狀體CL1之端部E1中填充半導體通道41之內部，且於絕緣芯40之內部具有空間60。絕緣芯40於端部E2側封閉記憶體孔MH2。絕緣芯40由於預先形成於端部E1側之半導體通道41之內壁，故而於柱狀體CL1之端部E1中相對較厚地(例如，圖8之T1、T2)形成，於柱狀體CL2之端部E2中相對較薄地(例如，圖8之T3)形成。藉此，絕緣芯40填充端部E1之半導體通道41之內部，且於絕緣芯40之內部具有空間60。若於柱狀體CL1之端部E1中絕緣芯40填充半導體通道41之內部，則亦可於絕緣芯40之內側殘置空間60。然後，獲得參照圖13及圖14所說明之工序而形成柱狀體CL1、CL2。

於將圖4所示之電路晶片CC貼合於端部E2側之後，將支持基板SUB去除。藉此，端部E1側之柱狀體CL1露出。接下來，如參照圖24及圖25(或圖26)所說明，對中間層70等進行研磨，直至半導體通道41露出為止。於中間層70及柱狀體CL1上形成導電層30A，於導電層30A上形成導電層30B。藉此，完成圖8所示之半導體記憶裝置1。

於該製造方法3中，絕緣芯40亦於端部E1中填充半導體通道41之內側，故而可抑制導電層30A、30B之材料意外進入至空間60。藉此，可抑制半導體記憶裝置1之記憶胞陣列之特性之劣化。

再者，第3實施方式之製造方法只要於圖32所示之工序中，利用絕緣芯40之材料埋入記憶體孔MH1之半導體通道41之內部即可。第3實施方式之其他製造工序可與第2實施方式之對應之製造工序相同。

對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等實施方式能夠以其他各種方式實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，同樣地包含於申請專利範圍中所記載之發明與其均等之範圍中。 [相關申請案之引用]

本申請案基於2022年09月08日提出申請之在先日本專利申請案第2022-143201號之優先權而主張優先權利益，藉由引用將其全部內容併入本文中。

1:半導體記憶裝置 2:記憶體控制器 10:記憶胞陣列 11:列解碼器 12:感測放大器 13:定序器 20:積層體 20＿1:積層體 20＿2:積層體 20＿3:積層體 20A:上表面 21:絕緣層 22:絕緣層 23:絕緣層 25:犧牲膜 26:犧牲膜 30:第2導電層 30A:導電層 30B:導電層 31:第1導電層 32:導電層 35:導電層 36:第1焊墊 40:絕緣芯 41:半導體通道 42:記憶體積層膜 43:隧道絕緣膜 44:電荷儲存膜 45:阻擋絕緣膜 46:導電體 47:凹部 48:凹部 49:鈍化層 50:基板 54:第2焊墊 60:空間 70:中間層 ADD:位址資訊 BL(BL0～BLm):位元線 BLK(BLK0～BLKn):區塊 CC:電路晶片 CL:柱狀體 CL1:柱狀體 CL2:柱狀體 CL3:柱狀體 CMD:指令 CV:觸點 DAT:寫入資料 E1:端部 E2:端部 MC:記憶體晶片 MH:記憶體孔 MH1:記憶體孔 MH2:記憶體孔 MH3:記憶體孔 MT(MT0～MTn):記憶胞電晶體 NS:NAND串 S:界面 S1:第1選擇電晶體 S2:第2選擇電晶體 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SL:源極線 SLT:狹縫 STR0～STR3:串 SUB:基板 T1:厚度 T2:膜厚 Tr:電晶體 V1:觸點 V2:觸點 W1:寬度 W2:寬度 WL0～WLn:字元線

圖1係表示半導體記憶裝置及記憶體控制器之方塊圖。圖2係表示記憶胞陣列之一部分之等效電路之圖。圖3係表示第1實施方式之半導體記憶裝置之一部分之俯視圖。圖4係表示第1實施方式之半導體記憶裝置之一部分之剖視圖。圖5係表示第1實施方式之半導體記憶裝置之柱狀體之剖視圖。圖6係表示第1實施方式之半導體記憶裝置之一部分之剖視圖。圖7係表示柱狀體之構成例之剖視圖。圖8係表示第2實施方式之柱狀體之構成例之剖視圖。圖9係表示第3實施方式之柱狀體之構成例之剖視圖。圖10係表示第4實施方式之柱狀體之構成例之剖視圖。圖11係表示第5實施方式之柱狀體之構成例之剖視圖。圖12係表示第4實施方式之製造方法之一例之剖視圖。圖13係表示接著圖12之後之製造方法之剖視圖。圖14係表示接著圖13之後之製造方法之剖視圖。圖15係表示接著圖14之後之製造方法之剖視圖。圖16係表示接著圖15之後之製造方法之剖視圖。圖17係表示接著圖16之後之製造方法之剖視圖。圖18係表示接著圖17之後之製造方法之剖視圖。圖19係表示接著圖18之後之製造方法之剖視圖。圖20係表示接著圖19之後之製造方法之剖視圖。圖21係表示接著圖20之後之製造方法之剖視圖。圖22係表示接著圖21之後之製造方法之剖視圖。圖23係表示接著圖22之後之製造方法之剖視圖。圖24係表示接著圖23之後之製造方法之剖視圖。圖25係表示接著圖24之後之製造方法之剖視圖。圖26係表示第5實施方式之製造方法之一例之剖視圖。圖27係表示第1實施方式之製造方法之一例之剖視圖。圖28係表示接著圖27之後之製造方法之剖視圖。圖29係表示接著圖28之後之製造方法之剖視圖。圖30係表示接著圖29之後之製造方法之剖視圖。圖31係表示第2實施方式之製造方法之一例之剖視圖。圖32係表示接著圖31之後之製造方法之剖視圖。

20:積層體

21:絕緣層

30:第2導電層

30A:導電層

30B:導電層

31:第1導電層

40:絕緣芯

41:半導體通道

42:記憶體積層膜

60:空間

70:中間層

CL:柱狀體

E1:端部

E2:端部

MH:記憶體孔

T1:厚度

T2:膜厚

W1:寬度

W2:寬度

Claims

一種半導體記憶裝置，其具備：積層體，其係將第1絕緣層與第1導電層於第1方向交替地積層而成；柱狀體，其包含於上述積層體內於上述第1方向延伸之第1絕緣體部、設置於上述第1絕緣體部與上述積層體之間之第1半導體部、及設置於上述第1半導體部與上述積層體之間之第2絕緣體部、以及設置於上述第2絕緣體部與上述積層體之間之第3絕緣體部，且具有第1端部與位於該第1端部之相反側之第2端部；以及第2導電層，其設置於上述積層體上，且於上述柱狀體之上述第1端部電性連接於上述第1半導體部；上述第1絕緣體部於上述柱狀體之上述第1端部封閉上述第1半導體部之內側，於較上述第1端部接近上述第2端部之位置於上述第1半導體部之內側具有空間。
如請求項1之半導體記憶裝置，其中上述積層體包含接近上述第2導電層之第1積層體、及較上述第1積層體更遠離上述第2導電層之第2積層體，上述柱狀體包含於上述第1積層體內於上述第1方向延伸之第1柱狀體、及於上述第2積層體內於上述第1方向延伸之第2柱狀體，於上述第1積層體中上述第1柱狀體內之上述第1絕緣體部於上述第1柱狀體之上述第1端部封閉上述第1半導體部之內側，於較上述第1端部更接近上述第2端部之位置上述第1及第2柱狀體之上述第1絕緣體部於其內部具有空間。
如請求項1之半導體記憶裝置，其中上述積層體包含接近上述第2導電層之第1積層體、及較上述第1積層體更遠離上述第2導電層之第2積層體，上述柱狀體包含於上述第1積層體內於上述第1方向延伸之第1柱狀體、及於上述第2積層體內於上述第1方向延伸之第2柱狀體，於上述第1積層體中上述第1柱狀體內之上述第1絕緣體部填充上述第1半導體部之內部，於上述第2積層體中上述第2柱狀體之上述第1絕緣體部於其內側具有空間。
如請求項1之半導體記憶裝置，其中上述第1方向之剖面中之上述柱狀體之寬度隨著接近上述第2導電層而變小。
如請求項1之半導體記憶裝置，其中上述第1端部之上述第1絕緣體部之厚度，較上述空間之部分中之位於上述第1半導體部之內壁之上述第1絕緣體部之膜厚更厚。
如請求項1之半導體記憶裝置，其中上述積層體包含接近上述第2導電層之第1積層體、較上述第1積層體更遠離上述第2導電層之第2積層體、及較上述第2積層體更遠離上述第2導電層之第3積層體，上述柱狀體包含於上述第1積層體內於上述第1方向延伸之第1柱狀體、於上述第2積層體內於上述第1方向延伸之第2柱狀體、及於上述第3積層體內於上述第1方向延伸之第3柱狀體，於上述第1積層體中上述第1柱狀體內之上述第1絕緣體部填充上述第1半導體部之內部，於上述第2積層體中上述第2柱狀體內之上述第1絕緣體部於其內側存在空間，於上述第3積層體中上述第3柱狀體內之上述第1絕緣體部填充上述第1半導體部之內部。
如請求項1至6中任一項之半導體記憶裝置，其中上述第1絕緣體部於上述第1端部較上述第1半導體部更向上述第2端部側凹陷而形成凹陷部，上述第2導電層埋入於上述凹陷部且連接於上述第1半導體部之內側面。
如請求項2或6之半導體記憶裝置，其中上述第1積層體之上述第1絕緣體部與上述第2積層體之上述第1絕緣體部分離。
一種半導體記憶裝置之製造方法，具備以下步驟：於材料膜上將第1絕緣層與第1犧牲膜於第1方向交替地積層而形成第1積層體；形成於上述第1積層體內於第1方向延伸且到達上述材料膜之第1孔；於上述第1孔之內壁形成第2絕緣體部、第3絕緣體部及第1半導體部；藉由對上述第1孔內之上述第1半導體部之上部內壁進行電漿處理而形成鈍化層；於無上述鈍化層之上述第1半導體部之下部內壁形成第1絕緣體部；及將第1絕緣體部沈積於上述第1孔內之上述第1半導體部內整體。