TWI823233B - 半導體記憶裝置及其製造方法 - Google Patents

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武木田秀人
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Abstract

本發明的實施方式提供一種適於大容量化的半導體記憶裝置及其製造方法。實施方式的半導體記憶裝置包括積層體、通道層、第一電荷蓄積部及第二電荷蓄積部。所述積層體包括多個導電層及多個絕緣層，所述多個導電層與所述多個絕緣層沿第一方向一層一層地交替積層。所述通道層於所述積層體內沿所述第一方向延伸。所述第一電荷蓄積部於與所述第一方向交叉的第二方向上設置於所述通道層與所述多個導電層的各者之間。所述第二電荷蓄積部於所述第一方向上包括介於所述多個導電層中相鄰的兩個導電層之間的部分。

Description

半導體記憶裝置及其製造方法
[相關申請案]
本申請案享有以日本專利申請案2021-139106號(申請日：2021年8月27日)為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的全部內容。
本發明的實施方式是有關於一種半導體記憶裝置及其製造方法。
已知有一種將記憶胞三維積層而成的反及(Not-And，NAND)型快閃記憶體。
本發明的實施方式提供一種適於大容量化的半導體記憶裝置及其製造方法。
實施方式的半導體記憶裝置包括積層體、通道層、第一電荷蓄積部及第二電荷蓄積部。所述積層體包括多個導電層及多個絕緣層，所述多個導電層與所述多個絕緣層沿第一方向一層一層地交替積層。所述通道層於所述積層體內沿所述第一方向延 伸。所述第一電荷蓄積部於與所述第一方向交叉的第二方向上設置於所述通道層與所述多個導電層的各者之間。所述第二電荷蓄積部於所述第一方向上包括介於所述多個導電層中相鄰的兩個導電層之間的部分。
實施方式的半導體記憶裝置的製造方法，包括：藉由將多個中間層與多個絕緣層沿第一方向一層一層地交替積層而形成中間積層體，於所述中間積層體內形成沿所述第一方向延伸的空間部，藉由利用蝕刻除去露出至所述空間部的所述多個絕緣層各自的一部分，於露出至所述空間部的所述中間積層體的內表面分別形成位於所述多個中間層中相鄰的兩個中間層之間的多個凹陷，對所述空間部供給第一材料，於與所述第一方向交叉的第二方向上形成和所述多個中間層的各者並排的第一電荷蓄積部，對所述空間部供給與所述第一材料不同的第二材料，於所述多個凹陷各自的內側形成包括介於所述兩個中間層之間的部分的第二電荷蓄積部。
1:半導體記憶裝置
11、11A:記憶胞陣列
12:指令暫存器
13:位址暫存器
14:控制電路(定序器)
15:驅動器模組
16:列解碼器模組
17:感測放大器模組
21:矽基板
22:半導體層
23、31:導電層(中間層)
24、32、38、39:絕緣層
30:積層體
30A、30B:中間積層體
31a:本體部
31b:障壁膜
31e、32e:端面
35:絕緣膜
37:凹陷
40、40A:柱狀體(記憶體柱)
41:通道層
42:芯絕緣部
51:穿隧絕緣膜
52:電荷捕捉膜
52a、53a、54a:第一部分
52b、53b、54b:第二部分
53:區塊絕緣膜
52S1、53S1:第一側部分
52S2、53S2:第二側部分
54:浮閘電極(第二電荷蓄積部)
54S1:第一側電極
54S2:第二側電極
61、71:第一膜部
62、72:第二膜部
63、73:第三膜部
81:觸頭
101、102:犧牲層(中間層)
111、SLT:絕緣體
ADD:位址資訊
AV、BV、CV、DV、EV、FV、GV、AV′、BV′、CV′、DV′、EV′、FV′、GV′:驗證電壓
BA:區塊位址
BL:位元線
BLK、BLK0、BLK1...BLK(k-1):區塊
CA:行位址
CMD:指令
DAT:寫入資料/讀出資料
EA:電荷蓄積部(第一電荷蓄積部)
L、L1、L2、T:尺寸
MC:記憶胞
MC1:第一記憶胞/記憶胞(第一記憶胞電晶體)
MC2:第二記憶胞/記憶胞(第二記憶胞電晶體)
MF:多層膜
MH:記憶體孔(空間部)
PA:頁面位址
RW、RW1、RW2:行
S101、S102、S103、S104、S105、S106、S107、S201、S202、S203、S204、S205:步驟
SGL1:第一選擇閘極線
SGL2:第二選擇閘極線
SL:源極線
ST1:第一選擇電晶體
ST2:第二選擇電晶體
Vpass:電壓
Vpgm1:第一寫入電壓
Vpgm2:第二寫入電壓
WL:字元線
WL1:第一字元線
WL2:第二字元線
圖1是表示實施方式的半導體記憶裝置的結構的一部分的框圖。
圖2是表示實施方式的記憶胞陣列的一部分的剖面圖。
圖3是沿著圖2中所示的記憶胞陣列的一部分的F3-F3線的 剖面圖。
圖4是將由圖3中所示的F4線包圍的區域放大表示的剖面圖。
圖5是沿著圖3中所示的記憶胞陣列的一部分的F5-F5線的剖面圖。
圖6是沿著圖3中所示的記憶胞陣列的一部分的F6-F6線的剖面圖。
圖7是用於說明對實施方式的第一記憶胞的寫入動作的剖面圖。
圖8是用於說明對實施方式的第二記憶胞的寫入動作的剖面圖。
圖9中的(a)及圖9中的(b)是用於說明實施方式的記憶胞的特性的圖。
圖10中的(a)及圖10中的(b)是用於說明實施方式的記憶胞的特性的另一圖。
圖11是表示實施方式的寫入動作的控制流程的流程圖。
圖12是表示實施方式的讀出動作的控制流程的流程圖。
圖13中的(a)~圖13中的(c)是用於說明實施方式的半導體記憶裝置的製造方法的剖面圖。
圖14中的(d)~圖14中的(f)是用於說明實施方式的半導體記憶裝置的製造方法的剖面圖。
圖15中的(g)~圖15中的(i)是用於說明實施方式的半 導體記憶裝置的製造方法的剖面圖。
圖16是表示實施方式的變形例的記憶胞陣列的一部分的剖面圖。
圖17是表示實施方式的變形例的記憶胞陣列的一部分的剖面圖。
以下，參照圖式對實施方式的半導體記憶裝置及其製造方法進行說明。於以下的說明中，對具有相同或類似功能的結構標註相同的符號。而且，有時省略該些結構的重覆說明。所謂「平行」、「正交」或「相同」，可分別包括為「大致平行」、「大致正交」或「大致相同」的情況。所謂「連接」，並不限定於機械連接，亦可包括電性連接。即，所謂「連接」，並不限定於多個元件直接連接的情況，亦可包括多個元件間隔著另一元件而連接的情況。所謂「環狀」，並不限定於圓環狀，亦可包括矩形狀或三角形狀的環狀。所謂「相鄰」，並不限定於多個元件相接的情況，亦可包括多個元件分離的情況(例如，另一元件介於多個元件之間的情況)。
首先，對X方向、Y方向、Z方向及R方向進行定義。X方向及Y方向是沿著後述的矽基板21的表面(參照圖3)的方向。X方向是後述的字元線WL(參照圖3)所延伸的方向。Y方向是與X方向交叉(例如正交)的方向。Y方向是後述的位元線BL(參照圖3)所延伸的方向。Z方向是與X方向及Y方向交叉 (例如正交)的方向。Z方向是矽基板21的厚度方向。於以下的說明中，有時將於Z方向上自矽基板21朝向後述的積層體30的方向稱為「上」，將其相反方向稱為「下」。但是，該些表達是為了方便，並不規定重力方向。R方向是後述的柱狀體40(參照圖3)的徑向。R方向是沿著X方向及Y方向的平面上的方向，是與Z方向交叉(例如正交)的方向。Z方向是「第一方向」的一例。R方向是「第二方向」的一例。
(實施方式)
<1.半導體記憶裝置的結構>
首先，對實施方式的半導體記憶裝置1的結構進行說明。於以下所說明的圖式中，有時省略與說明無關聯的絕緣部的圖示。而且，於一部分圖式中，為了易於查看圖式，有時部分地省略表示剖面的陰影線。
圖1是表示半導體記憶裝置1的結構的一部分的框圖。半導體記憶裝置1例如為非揮發性的半導體記憶裝置，且為NAND型快閃記憶體。半導體記憶裝置1例如能夠與外部裝置(以下稱為「主機裝置」)連接，且被用作主機裝置的記憶空間。半導體記憶裝置1例如具有記憶胞陣列11、指令暫存器12、位址暫存器13、控制電路(定序器)14、驅動器模組15、列解碼器模組16及感測放大器模組17。
記憶胞陣列11包括多個區塊BLK0~BLK(k-1)(k為1以上的整數)。區塊BLK是非揮發性地記憶資料的多個記憶胞的 集合。區塊BLK被用作資料的抹除單元。於記憶胞陣列11設置有多個位元線及多個字元線。各記憶胞與一條位元線、及一條或兩條字元線建立關聯。
指令暫存器12保持半導體記憶裝置1自主機裝置接收的指令CMD。指令CMD例如包括使控制電路14執行對記憶胞陣列11的寫入動作、讀出動作或抹除動作等的命令。
位址暫存器13保持半導體記憶裝置1自主機裝置接收的位址資訊ADD。位址資訊ADD例如包括區塊位址BA、頁面位址PA及行位址CA。區塊位址BA、頁面位址PA及行位址CA分別用於區塊BLK、字元線及位元線的選擇。
控制電路14是控制半導體記憶裝置1的動作的電路。例如，控制電路14基於保持於指令暫存器12中的指令CMD，控制驅動器模組15、列解碼器模組16及感測放大器模組17等，並執行對記憶胞陣列11的寫入動作、讀出動作及抹除動作等。控制電路14是「電路」的一例。
驅動器模組15包括電壓生成電路，生成寫入動作、讀出動作、或抹除動作等中使用的電壓。驅動器模組15例如基於保持於位址暫存器13中的頁面位址PA，對與所選擇的字元線對應的訊號線施加所生成的電壓。
列解碼器模組16基於保持於位址暫存器13中的區塊位址BA來選擇所對應的記憶胞陣列11內的一個區塊BLK。列解碼器模組16例如將施加至與所選擇的字元線對應的訊號線的電壓傳 送至所選擇的區塊BLK內的經選擇的字元線。
感測放大器模組17於寫入動作中，根據半導體記憶裝置1自主機裝置接收的寫入資料DAT對各位元線施加所需的電壓。感測放大器模組17於讀出動作中，基於位元線的電壓判定各記憶胞中所記憶的資料值，並將判定結果作為讀出資料DAT傳送至主機裝置。
<2.記憶胞陣列的結構>
<2.1 記憶胞陣列的平面結構>
繼而，對記憶胞陣列11的結構進行說明。
圖2是表示記憶胞陣列11的一部分的剖面圖。記憶胞陣列11例如具有積層體30、多個柱狀體40及多個絕緣體SLT。
如後所述，積層體30包括多個導電層31及多個絕緣層32(參照圖3)。多個導電層31與多個絕緣層32沿Z方向一層一層地交替積層。
多個柱狀體40於沿著X方向及Y方向的面上彼此空開間隔地配置。多個柱狀體40例如於Y方向上設置於不同的位置，且分別分開配置於沿X方向延伸的多個行RW。多個行RW中自Y方向的端部起為偶數號的行RW2中所含的多個柱狀體40相對於多個行RW中自Y方向的端部起為奇數號的行RW1中所含的多個柱狀體40於X方向上偏離配置。多個柱狀體40分別於積層體30內沿Z方向延伸。
多個絕緣體SLT於Y方向上相互分離配置，並分別沿X 方向延伸。多個絕緣體SLT分別於積層體30內沿Z方向延伸，並貫通積層體30。藉此，積層體30被分割成多個區塊BLK。
<2.2 記憶胞陣列的剖面結構>
圖3是沿著圖2中所示的記憶胞陣列11的一部分的F3-F3線的剖面圖。半導體記憶裝置1例如包括矽基板21、半導體層22、導電層23、絕緣層24、積層體30、絕緣層39、多個柱狀體(記憶體柱)40、多個觸頭81及多個位元線BL。再者，於圖3中，柱狀體40、觸頭81及位元線BL各圖示一個。
<2.2.1 下部結構體>
矽基板21是成為半導體記憶裝置1的基底的基板。矽基板21的至少一部分形成為沿著X方向及Y方向的板狀。矽基板21例如由包含矽的半導體材料形成。矽基板21是「基板」的一例。
半導體層22設置於矽基板21上。半導體層22是沿著X方向及Y方向的層狀。半導體層22是於半導體記憶裝置1的製造步驟中抑制記憶體孔MH(參照圖12)的深度挖掘的阻擋層。半導體層22由多晶矽般的半導體材料形成。半導體記憶裝置1亦可具有作為阻擋層的絕緣層來代替半導體層22。
導電層23設置於半導體層22上。導電層23是沿著X方向及Y方向的層狀。導電層23由鎢般的導電材料形成。柱狀體40的下端部連接於導電層23。導電層23作為針對柱狀體40的源極線SL發揮功能。
絕緣層24設置於導電層23上。絕緣層24是沿著X方 向及Y方向的層狀。絕緣層24由矽氧化物般的絕緣材料形成。
<2.2.2 積層體>
繼而，對積層體30進行說明。積層體30設置於絕緣層24上。積層體30例如包括多個導電層31及多個絕緣層32。多個導電層31及多個絕緣層32沿Z方向一層一層地交替積層。於圖3中僅例示出9層導電層31，但實際上積層有更多的導電層31及絕緣層32。
導電層31形成為沿著X方向及Y方向的板狀。導電層31沿X方向延伸。多個導電層31中的最接近矽基板21的一個(或多個)導電層31作為第一選擇閘極線SGL1發揮功能。第一選擇閘極線SGL1與柱狀體40的交叉部分作為第一選擇電晶體ST1發揮功能。第一選擇閘極線SGL1藉由施加規定的電壓，將第一選擇電晶體ST1設為導通(ON)狀態而將柱狀體40與源極線SL電性連接。第一選擇閘極線SGL1共通設置於多個柱狀體40上。於圖3中圖示出一個導電層31作為第一選擇閘極線SGL1存在的情況，亦可為兩個以上的導電層31作為第一選擇閘極線SGL1存在。即，亦可於Z方向上在矽基板21與多個字元線WL之間設置多個第一選擇閘極線SGL1。
多個導電層31中的距矽基板21最遠的一個(或多個)導電層31作為第二選擇閘極線SGL2發揮功能。第二選擇閘極線SGL2與柱狀體40的交叉部分作為第二選擇電晶體ST2發揮功能。第二選擇閘極線SGL2藉由施加規定的電壓，將第二選擇電晶 體ST2設為導通狀態而將柱狀體40與位元線BL電性連接。第二選擇閘極線SGL2共通設置於多個柱狀體40上。於圖3中圖示出一個導電層31作為第二選擇閘極線SGL2存在的情況，亦可為兩個以上的導電層31作為第二選擇閘極線SGL2存在。即，亦可於Z方向上在相對於多個字元線WL與矽基板21相反的一側設置多個第二選擇閘極線SGL2。
多個導電層31中的、夾在作為第一選擇閘極線SGL1或第二選擇閘極線SGL2發揮功能的導電層31中的剩餘的導電層31作為字元線WL發揮功能。於本實施方式中，字元線WL與柱狀體40的交叉部分作為第一記憶胞(第一記憶胞電晶體)MC1發揮功能。進而，於本實施方式中，設置有分別包含進入在Z方向上相鄰的兩個字元線WL之間並介於該兩個字元線WL之間的部分的多個第二記憶胞(第二記憶胞電晶體)MC2。將於後文詳細敘述第一記憶胞MC1及第二記憶胞MC2。以下，於不區分第一記憶胞MC1與第二記憶胞MC2的情況下，有時簡稱為「記憶胞MC」。於對記憶胞MC寫入資料值的情況、自記憶胞MC讀出資料值的情況、或將寫入記憶胞MC的資料值抹除的情況下，對字元線WL施加電壓。各字元線WL共通設置於在X方向及Y方向上並排的多個記憶胞MC。
再者，可於Z方向上在多個字元線WL與第一選擇閘極線SGL1之間設置一個以上的第一虛擬線(第一虛擬字元線)。第一虛擬線是未連接於作為第一記憶胞MC1發揮功能的電晶體的導 電層31。第一虛擬線作為第一選擇閘極線SGL1與多個字元線WL之間的緩衝部發揮功能，以便施加至第一選擇閘極線SGL1的電壓不易傳遞至字元線WL。
同樣地，亦可於Z方向上在多個字元線WL與第二選擇閘極線SGL2之間設置一個以上的第二虛擬線(第二虛擬字元線)。第二虛擬線是未連接於作為第一記憶胞MC1發揮功能的電晶體的導電層31。第二虛擬線作為第二選擇閘極線SGL2與多個字元線WL之間的緩衝部發揮功能，以便施加至第二選擇閘極線SGL2的電壓不易傳遞至字元線WL。
各導電層31例如包括本體部31a及障壁膜31b(參照圖4)。本體部31a由鎢般的導電材料形成。障壁膜31b設置於本體部31a的表面上。障壁膜31b例如是氮化鈦膜或氮化鈦與鈦的積層結構膜。於障壁膜31b的表面上設置有絕緣膜35。絕緣膜35是鋁氧化物般的金屬氧化物。絕緣膜35與後述的區塊絕緣膜53一起作為針對後述的電荷蓄積部EA及浮閘電極54的區塊絕緣膜發揮功能。
絕緣層32是在Z方向上設置於相鄰的兩個導電層31之間，且使該兩個導電層31絕緣的層間絕緣膜。絕緣層32形成為沿著X方向及Y方向的板狀。絕緣層32由矽氧化物般的絕緣材料形成。於本實施方式中，絕緣層32與導電層31相比遠離柱狀體40的通道層41。例如，絕緣層32於R方向上具有朝向柱狀體40的中心側的端面32e(參照圖4)。導電層31於R方向上具有 朝向柱狀體40的中心側的端面31e(參照圖4)。而且，絕緣層32的端面32e與導電層31的端面31e相比遠離柱狀體40的通道層41。藉此，面向柱狀體40的積層體30的內表面具有與多個絕緣層32對應的部分分別沿R方向凹陷的多個凹陷37。
絕緣層39設置於積層體30上。絕緣層39形成為沿著X方向及Y方向的板狀。絕緣層39由矽氧化物般的絕緣材料形成。
<2.2.3 柱狀體>
繼而，對柱狀體40進行說明。於本實施方式中，柱狀體40為圓柱狀或倒圓錐台形狀。柱狀體40沿Z方向延伸，並貫通絕緣層39、積層體30、絕緣層24及導電層23。柱狀體40的下端部進入半導體層22。柱狀體40例如具有通道層41、芯絕緣部42及多層膜MF。
通道層41設置於多層膜MF的內側。通道層41形成為環狀，並且以遍及柱狀體40的全長(總高度)的方式沿Z方向延伸。此處，多層膜MF中位於與源極線SL相同高度的部分被除去。藉此，通道層41的下端部與源極線SL相接而與源極線SL連接。通道層41由多晶矽般的半導體材料形成。通道層41可摻雜有雜質。通道層41中所含的雜質例如為選自由碳、磷、硼、鍺所組成的群組中的任一種。通道層41於對字元線WL施加電壓的情況下，形成通道而將位元線BL與源極線SL電性連接。
芯絕緣部42設置於通道層41的內側，並填埋通道層41的內部。芯絕緣部42以遍及柱狀體40的大部分的方式沿Z方向 延伸。芯絕緣部42由矽氧化物般的絕緣材料形成。
多層膜MF設置於通道層41的外周側。多層膜MF例如包括穿隧絕緣膜51、電荷捕捉膜52、區塊絕緣膜53及多個浮閘電極54。
穿隧絕緣膜51設置於通道層41的外周側。穿隧絕緣膜51位於通道層41與電荷捕捉膜52之間。穿隧絕緣膜51形成為沿著通道層41的外周面的環狀，且沿著通道層41沿Z方向延伸。穿隧絕緣膜51以遍及柱狀體40的大部分的方式沿Z方向延伸。穿隧絕緣膜51是通道層41與電荷捕捉膜52之間的勢壘。穿隧絕緣膜51包括矽氧化物、或矽氧化物與矽氮化物。穿隧絕緣膜51亦可稱為「絕緣層」。
電荷捕捉膜52設置於穿隧絕緣膜51的外周側。電荷捕捉膜52位於穿隧絕緣膜51與區塊絕緣膜53之間。自另一觀點來看，電荷捕捉膜52位於通道層41與多個導電層31之間。電荷捕捉膜52以遍及柱狀體40的大部分的方式沿Z方向延伸。電荷捕捉膜52是具有多個晶體缺陷(捕獲能階)，且能夠於該些晶體缺陷中捕獲電荷的功能膜。電荷捕捉膜52例如由矽氮化物形成。矽氮化物是「第一材料」的一例。
於本實施方式中，電荷捕捉膜52包括多個第一部分52a及多個第二部分52b。第一部分52a在Z方向上位於與字元線WL相同的高度。即，第一部分52a在R方向上位於通道層41與字元線WL之間。第一部分52a沿著通道層41沿Z方向延伸。第一部 分52a的至少一部分形成能夠蓄積電荷的電荷蓄積部EA。電荷蓄積部EA是電荷捕捉方式的電荷蓄積部。電荷蓄積部EA是「第一電荷蓄積部」的一例。
另一方面，第二部分52b在Z方向上位於與絕緣層32相同的高度。即，第二部分52b於R方向上位於通道層41與絕緣層32之間。第二部分52b於遠離通道層41的方向上自第一部分52a鼓起。第二部分52b的一部分與第一部分52a相比遠離通道層41，且位於積層體30的凹陷37的內側。即，第二部分52b的一部分於Z方向上介於兩個字元線WL之間。對於第二部分52b的一例，將於浮閘電極54的說明中詳細敘述。
區塊絕緣膜53設置於電荷捕捉膜52的外周側。區塊絕緣膜53位於電荷捕捉膜52與多個導電層31之間。另外，區塊絕緣膜53位於電荷捕捉膜52與多個絕緣層32之間。區塊絕緣膜53是抑制反向穿隧的絕緣膜。反向穿隧是電荷自字元線WL返回至電荷捕捉膜52或浮閘電極54的現象。區塊絕緣膜53以遍及柱狀體40的Z方向上的大部分的方式沿Z方向延伸。區塊絕緣膜53例如是積層有氧化矽膜或金屬氧化物膜等多個絕緣膜的積層結構膜。金屬氧化物的一例是鋁氧化物。區塊絕緣膜53可包含矽氮化物或氧化鉿般的高介電係數材料(High-k材料)。區塊絕緣膜53可被稱為「絕緣層」。
於本實施方式中，區塊絕緣膜53包括多個第一部分53a及多個第二部分52b。第一部分53a於Z方向上位於與字元線WL 相同的高度。即，第一部分53a於R方向上位於通道層41與字元線WL之間。第一部分53a沿著通道層41沿Z方向延伸。
另一方面，第二部分53b於Z方向上位於與絕緣層32相同的高度。即，第二部分53b於R方向上位於通道層41與絕緣層32之間。第二部分53b於遠離通道層41的方向上自第一部分53a鼓起。第二部分53b的一部分與第一部分53a相比遠離通道層41，且位於積層體30的凹陷37的內側。即，第二部分53b的一部分於Z方向上介於兩個字元線WL之間。對於第二部分53b的一例，將於浮閘電極54的說明中詳細敘述。
浮閘電極54於Z方向上位於與絕緣層32相同的高度。即，浮閘電極54於R方向上位於通道層41與絕緣層32之間。浮閘電極54的一部分位於積層體30的凹陷37的內側。即，浮閘電極54的一部分於Z方向上介於兩個字元線WL之間。
浮閘電極54是能夠蓄積電荷的電極。浮閘電極54例如由包含雜質的多晶矽形成。包含雜質的多晶矽是「第二材料」的一例。多晶矽中所含的雜質例如是磷或硼。浮閘電極54是浮閘方式(浮體閘方式)的電荷蓄積部。浮閘電極54是「第二電荷蓄積部」的一例。如圖3所示，於本實施方式中，基於電荷捕捉方式的第一電荷蓄積部(電荷蓄積部EA)與浮閘方式的第二電荷蓄積部(浮閘電極54)於Z方向上交替配置。
圖4是將由圖3中所示的F4線包圍的區域放大表示的剖面圖。以下，關注一個浮閘電極54，將位於該浮閘電極54的上 下的兩個字元線WL中位於該浮閘電極54的下側的字元線WL稱為「下側字元線WL」，將所述兩個字元線WL中位於該浮閘電極54的上側的字元線WL稱為「上側字元線WL」。
區塊絕緣膜53的第二部分53b包括第一膜部61、第二膜部62及第三膜部63。第一膜部61於Z方向上位於浮閘電極54與下側字元線WL之間，並沿著下側字元線WL的上表面沿X方向及Y方向延伸。第二膜部62於Z方向上位於浮閘電極54與上側字元線WL之間，並沿著上側字元線WL的下表面沿X方向及Y方向延伸。第三膜部63於凹陷37的裏部沿Z方向延伸，並將第一膜部61的外周側端部與第二膜部62的外周側端部加以連接。藉此，區塊絕緣膜53的第二部分53b形成為能夠於內部收容浮閘電極54及電荷捕捉膜52的第二部分52b的袋狀。
電荷捕捉膜52的第二部分52b設置於區塊絕緣膜53的第二部分53b的內部。電荷捕捉膜52的第二部分52b包括第一膜部71、第二膜部72及第三膜部73。第一膜部71於Z方向上位於浮閘電極54與區塊絕緣膜53的第一膜部61之間，並沿著區塊絕緣膜53的第一膜部61的上表面沿X方向及Y方向延伸。第二膜部72於Z方向上位於浮閘電極54與區塊絕緣膜53的第二膜部62之間，並沿著區塊絕緣膜53的第二膜部62的下表面沿X方向及Y方向延伸。第三膜部73於凹陷37的裏部沿著區塊絕緣膜53的第三膜部63的內表面沿Z方向延伸，並將第一膜部71的外周側端部與第二膜部72的外周側端部加以連接。藉此，電荷捕捉膜 52的第二部分52b形成為能夠於內部收容浮閘電極54的袋狀。
浮閘電極54於R方向上位於通道層41與電荷捕捉膜52的第二部分52b的至少一部分(例如第三膜部73)之間。於本實施方式中，浮閘電極54於R方向上位於穿隧絕緣膜51與電荷捕捉膜52的第二部分52b的至少一部分(例如第三膜部73)之間。
於本實施方式中，浮閘電極54的至少一部分位於形成為袋狀的電荷捕捉膜52的第二部分52b的內部。例如，浮閘電極54於Z方向上位於電荷捕捉膜52的第一膜部71與第二膜部72之間。另外，浮閘電極54於R方向上位於穿隧絕緣膜51與電荷捕捉膜52的第三膜部73之間。自另一觀點來看，浮閘電極54於Z方向上位於區塊絕緣膜53的第一膜部61與第二膜部62之間。浮閘電極54於R方向上位於穿隧絕緣膜51與區塊絕緣膜53的第三膜部63之間。
例如，R方向上的浮閘電極54的尺寸L(例如最大尺寸)大於Z方向上的浮閘電極54的尺寸T(例如最大尺寸)。於本實施方式中，浮閘電極54包括在Z方向上不與字元線WL重疊的第一部分54a、及在Z方向上與字元線WL重疊的第二部分54b。例如，R方向上的第二部分54b的尺寸L2(例如最大尺寸)大於R方向上的第一部分54a的尺寸L1(例如最大尺寸)。
於本實施方式中，浮閘電極54的尺寸L被設定為滿足以下條件。即，施加至浮閘電極54的浮動電極電壓Vfg是藉由施加至字元線WL的電源電壓Vcg與耦合比Cr如式(1)般決定。
Vfg=Vcg×Cr...(1)
因此，為了效率良好地進行對浮閘電極54的寫入，較佳為耦合比Cr高。例如，耦合比Cr較佳為0.5~0.6的範圍。
此處，耦合比Cr是藉由浮閘電極54與通道層41之間的靜電電容Cox、及浮閘電極54與字元線WL之間的靜電電容Cipd如式(2)般決定。
Cr=Cipd/(Cox+Cipd)...(2)
因此，靜電電容Cipd越高，耦合比Cr越增加。
另外，此處，平行平板中的靜電電容C是藉由介電係數ε、相向面積S及膜厚d如式(3)般決定。
C=ε×S/d...(3)
因此，浮閘電極54相對於兩個字元線WL的進入量以可確保使耦合比Cr進入0.5~0.6的範圍內般的相向面積S的方式確定。於本實施方式中，相向面積S是浮閘電極54相對於下側字元線WL的相向面積與浮閘電極54相對於上側字元線WL的相向面積的合計。
<2.2.4 上部結構體>
返回圖3，對剩餘的結構進行說明。
多個觸頭81分別設置於柱狀體40上。觸頭81沿Z方向延伸，並將位元線BL與柱狀體40的通道層41加以連接。觸頭81由鎢般的導電材料形成。
多個位元線BL分別設置於觸頭81之上。位元線BL經由觸頭81連接於柱狀體40的通道層41。藉此，藉由字元線WL與位元線BL的組合，可自配置成三維狀的多個記憶胞MC中選擇任意的記憶胞MC。
<2.3 記憶胞的結構>
繼而，對第一記憶胞MC1及第二記憶胞MC2的結構進行說明。
圖5是沿著圖3中所示的記憶胞陣列11的一部分的F5-F5線的剖面圖。於本實施方式中，於在Z方向上與各字元線WL相同的高度，藉由由與柱狀體40相鄰的字元線WL的端部、區塊絕緣膜53、電荷捕捉膜52形成的電荷蓄積部EA、穿隧絕緣膜51及通道層41，而形成金屬-鋁-氮化物-氧化物-矽(Metal-Al-Nitride-Oxide-Silicon，MANOS)型的第一記憶胞MC1。以下為了便於說明，有時將第一記憶胞MC1稱為「MANOS」。
圖6是沿著圖3中所示的記憶胞陣列11的一部分的F6-F6線的剖面圖。於本實施方式中，於在Z方向上與絕緣層32相同的高度，由位於浮閘電極54的上下的兩個字元線WL、區塊 絕緣膜53、浮閘電極54、穿隧絕緣膜51及通道層41形成浮閘方式的第二記憶胞MC2。再者，基於第二記憶胞MC2的電荷蓄積功能的一部分亦可由電荷捕捉膜52的第二部分52b實現。即，電荷捕捉膜52的第二部分52b可作為輔助性的電荷蓄積部發揮功能。以下為了便於說明，有時將第二記憶胞MC2稱為「FG」。
<2.4 記憶胞的動作>
繼而，對第一記憶胞MC1及第二記憶胞MC2的動作進行說明。
圖7是用於說明對第一記憶胞MC1的寫入動作的剖面圖。於對第一記憶胞MC1的寫入動作中，對與作為寫入對象的第一記憶胞MC1相鄰的字元線WL(以下稱為「選擇字元線WL」)施加作為第一寫入電壓Vpgm1的程式化脈波。所謂程式化脈波，是針對每一週期電壓逐漸升高的脈波。另一方面，對選擇字元線WL以外的字元線WL(以下稱為「非選擇字元線WL」)施加電壓Vpass，所述電壓Vpass為高到使與該非選擇字元線WL相鄰的記憶胞MC導通，且低到無法進行寫入的電壓。
藉此，電子自通道層41吸上至作為寫入對象的第一記憶胞MC1的電荷蓄積部EA中，並於電荷蓄積部EA中蓄積電荷。感測放大器模組17針對程式化脈波的每一週期判定作為寫入對象的第一記憶胞MC1的臨限值電壓是否達到根據寫入對象的資料值而預先設定的電壓。然後，根據由感測放大器模組17所得的判定結果，繼續施加程式化脈波，直至第一記憶胞MC1的臨限值電壓 達到與寫入對象的資料值相應的電壓為止。藉此，進行對第一記憶胞MC1的寫入。
圖8是用於說明對第二記憶胞MC2的寫入動作的剖面圖。於對第二記憶胞MC2的寫入動作中，對位於作為寫入對象的第二記憶胞MC2的上下的兩個字元線WL(以下稱為「選擇字元線WL」)施加作為第二寫入電壓Vpgm2的程式化脈波。於對第二記憶胞MC2的寫入動作中，對位於第二記憶胞MC2的上下的兩個字元線WL施加相同的電壓。第二寫入電壓Vpgm2例如低於第一寫入電壓Vpgm1。另一方面，對選擇字元線WL以外的字元線WL(以下稱為「非選擇字元線WL」)施加電壓Vpass，所述電壓Vpass為高到使與該非選擇字元線WL相鄰的記憶胞MC導通，低到無法進行寫入的電壓。
藉此，電子自通道層41吸上至作為寫入對象的第二記憶胞MC2的浮閘電極54，並於浮閘電極54中蓄積電荷。感測放大器模組17針對程式化脈波的每一週期判定作為寫入對象的第二記憶胞MC2的臨限值電壓是否達到根據寫入對象的資料值而預先設定的電壓。然後，根據由感測放大器模組17所得的判定結果，繼續施加程式化脈波，直至第二記憶胞MC2的臨限值電壓達到與寫入對象的資料值相應的電壓為止。藉此，進行對第二記憶胞MC2的寫入。
<2.5 記憶胞的特性>
繼而，對第一記憶胞MC1及第二記憶胞MC2的特性進行說 明。於本實施方式中，作為一例，第一記憶胞MC1被用作能夠保存3位元的三層單元(triple-level cell，TLC)。另一方面，第二記憶胞MC2被用作能夠保存1位元的單層單元(single-level cell，SLC)。於所述情況下，與不存在第二記憶胞MC2的結構相比，可使記憶容量增加兩倍。
圖9中的(a)及圖9中的(b)是用於說明記憶胞MC1、記憶胞MC2的特性的圖。圖9中的(a)為未對第二記憶胞MC2進行寫入的狀態。圖9中的(b)示出圖9中的(a)所示的狀態下的對第一記憶胞MC1的寫入特性。此處，即便為保持相同資料值的多個第一記憶胞MC1，亦可具有互不相同的臨限值電壓。因此，保持相同資料值的多個第一記憶胞MC1的臨限值電壓形成被稱為高拋形(Lob)的一個分佈。於在三層單元(TLC)中使用第一記憶胞MC1的情況下，第一記憶胞MC1的臨限值分佈包括八個高拋形。圖9中的(a)及圖9中的(b)中所示的八個高拋形中，自最低的分佈起依次屬於八個高拋形的第一記憶胞MC1分別處於Er位準、A位準、B位準、C位準、D位準、E位準、F位準、G位準。Er位準、A位準、B位準、C位準、D位準、E位準、F位準、G位準例如分別被視為保持「111」資料、「011」資料、「001」資料、「101」資料、「100」資料、「000」資料、「010」資料及「110」資料的狀態。Er位準相當於抹除狀態。
控制電路14為了確認各資料值的寫入的完成(驗證)而使用驗證電壓AV、驗證電壓BV、驗證電壓CV、驗證電壓DV、 驗證電壓EV、驗證電壓FV、驗證電壓GV。所謂「驗證」，是指確認作為寫入對象的記憶胞MC的寫入是否完成。於驗證中，對與作為寫入對象的記憶胞MC對應的字元線WL(選擇字元線WL)施加與寫入對象的資料值對應的驗證電壓AV~驗證電壓GV中的任一個。於本實施方式中，若寫入A位準~G位準中的任一個的第一記憶胞MC1具有與寫入對象的資料值對應的驗證電壓AV~驗證電壓GV以上的大小的臨限值電壓，則判定為向第一記憶胞MC1的寫入完成。
圖10中的(a)及圖10中的(b)是用於說明記憶胞MC1、記憶胞MC2的特性的另一圖。圖10中的(a)為對第二記憶胞MC2進行了寫入的狀態。圖10中的(b)示出圖10中的(a)所示的狀態下的對第一記憶胞MC1的寫入特性。如圖10中的(b)所示，於對第二記憶胞MC2寫入資料值的情況下，第一記憶胞MC1的臨限值分佈(即，八個高拋形)移位至高電壓側。因此，控制電路14於對第二記憶胞MC2進行了寫入的狀態下，為了確認各資料值的寫入的完成(驗證)，而使用驗證電壓AV′、驗證電壓BV′、驗證電壓CV′、驗證電壓DV′、驗證電壓EV′、驗證電壓FV′、驗證電壓GV′。驗證電壓AV′、驗證電壓BV′、驗證電壓CV′、驗證電壓DV′、驗證電壓EV′、驗證電壓FV′、驗證電壓GV′分別高於驗證電壓AV、驗證電壓BV、驗證電壓CV、驗證電壓DV、驗證電壓EV、驗證電壓FV、驗證電壓GV。
再者，圖10中的(a)及圖10中的(b)為對與作為寫 入對象的第一記憶胞MC1相鄰的上下兩者的第二記憶胞MC2進行了寫入的狀態。於僅對與作為寫入對象的第一記憶胞MC1相鄰的上下任一者的第二記憶胞MC2有寫入的情況下，第一記憶胞MC1的臨限值分佈(即，八個高拋形)可進而成為另一臨限值分佈。於所述情況下，控制電路14可使用與該另一臨限值分佈對應的進而另一驗證電壓。
另一方面，於資料值的讀出動作中，對與作為讀出對象的記憶胞MC1、記憶胞MC2對應的位元線BL預充電電荷。然後，將用於判定作為讀出對象的記憶胞MC1、記憶胞MC2的臨限值電壓的多種讀出電壓Vread(臨限值判定電壓)依次施加至與作為讀出對象的記憶胞MC1、記憶胞MC2對應的字元線WL(即，於記憶胞MC1中為一條字元線WL，於記憶胞MC2中為上下兩條字元線WL)。感測放大器模組17藉由檢測利用預充電而蓄積於位元線BL上的電荷在施加有哪個讀出電壓Vread時通過通道層41流出至源極線SL，來判定作為讀出對象的記憶胞MC1、記憶胞MC2中所記憶的資料值。
<3.控制流程>
<3.1 寫入動作的流程>
圖11是表示對記憶胞MC1、記憶胞MC2的寫入動作的控制流程的流程圖。於本實施方式中，於有對第二記憶胞MC2寫入的資料值的情況下，作為寫入順序，控制電路14首先進行對第二記憶胞MC2的寫入，繼而進行對第一記憶胞MC1的寫入。
如圖11所示，首先，控制電路14例如基於自主機裝置接收的資料，判定有無向第二記憶胞MC2的寫入(S101)。控制電路14於無向第二記憶胞MC2的寫入的情況下(S101：無寫入)，進入S105的處理。另一方面，控制電路14於有向第二記憶胞MC2的寫入的情況下(S101：有寫入)，進行將寫入對象的資料值寫入至第二記憶胞MC2的動作(S102)。例如，控制電路14對位於作為寫入對象的第二記憶胞MC2的上下的兩個選擇字元線WL施加作為第二寫入電壓Vpgm2的程式化脈波。然後，控制電路14使用驗證電壓來判定向第二記憶胞MC2的寫入是否完成(S103)。
控制電路14於判定為向第二記憶胞MC2的寫入未完成的情況下(S103，失敗(Fail))，返回S102並重覆處理。另一方面，控制電路14於判定為向第二記憶胞MC2的寫入完成的情況下(S103：通過(Pass))，進入S104的處理。例如，於需要以規定的管理單位(例如區塊BLK單位)進行關於兩個以上的第二記憶胞MC2的寫入的情況下，控制電路14首先執行關於所有的第二記憶胞MC2的寫入。
於本實施方式中，控制電路14根據有無對第二記憶胞MC2的寫入來變更用於進行第一記憶胞MC1的寫入的完成確認的驗證電壓的電壓值(驗證臨限值參數)。例如，控制電路14於對與作為寫入對象的第一記憶胞MC1相鄰的第二記憶胞MC2有寫入的情況下，設置有第二記憶胞寫入時的驗證電壓AV′~驗證電壓GV′(S104)。另一方面，控制電路14於對與作為寫入對象 的第一記憶胞MC1相鄰的第二記憶胞MC2無寫入的情況下，設置無第二記憶胞寫入時的驗證電壓AV~驗證電壓GV(S105)。
接著，控制電路14進行對第一記憶胞MC1寫入寫入對象的資料值的動作(S107)。例如，控制電路14對與作為寫入對象的第一記憶胞MC1對應的選擇字元線WL施加作為第一寫入電壓Vpgm1的程式化脈波。然後，控制電路14使用所設置的驗證電壓來判定向第一記憶胞MC1的寫入是否完成(S108)。控制電路14於判定為向第一記憶胞MC1的寫入未完成的情況下(S108，失敗)，返回S107並重覆處理。另一方面，控制電路14於判定為向第一記憶胞MC1的寫入完成的情況下(S108：通過)，結束寫入動作。
<3.2 讀出動作的流程>
圖12是表示對記憶胞MC1、記憶胞MC2的讀出動作的控制流程的流程圖。於本實施方式中，作為讀出順序，控制電路14首先進行關於第二記憶胞MC2的讀出，繼而進行關於第一記憶胞MC1的讀出。例如，控制電路14以規定的管理單位(例如，區塊BLK單位)首先進行關於所有的第二記憶胞MC2的讀出。
如圖12所示，首先，控制電路14進行對第二記憶胞MC2的讀出動作(S201)。然後，控制電路14判定是否對第二記憶胞MC2寫入了資料值(S202)。控制電路14於對第二記憶胞MC2無寫入的情況下(S202：無寫入)，進入S204的處理。另一方面，控制電路14於對第二記憶胞MC2有寫入的情況下(S202： 有寫入)，進入S203的處理。
於本實施方式中，控制電路14根據有無與作為讀出對象的第一記憶胞MC1相鄰的第二記憶胞MC2的寫入，來變更用於進行第一記憶胞MC1的讀出的讀出電壓Vread的電壓值(讀取臨限值參數)。例如，控制電路14於有對與作為讀出對象的第一記憶胞MC1相鄰的第二記憶胞MC2的寫入的情況下，設置有第二記憶胞寫入時的讀出電壓Vread(S204)。另一方面，控制電路14於無對與作為讀出對象的第一記憶胞MC1相鄰的第二記憶胞MC2的寫入的情況下，設置無第二記憶胞寫入時的讀出電壓Vread(S205)。再者，控制電路14於對與作為讀出對象的第一記憶胞MC1相鄰的上下兩者的第二記憶胞MC2有寫入的情況、及僅對與作為讀出對象的第一記憶胞MC1相鄰的上下任一者的第二記憶胞MC2有寫入的情況下，可使用不同的讀出電壓來作為有第二記憶胞寫入時的讀出電壓Vread。
然後，控制電路14使用在S204或S205的處理中設置的讀出電壓Vread，自第一記憶胞MC1讀出資料值(S206)。藉此，讀出動作結束。
<4.半導體記憶裝置的製造方法>
繼而，對半導體記憶裝置1的製造方法的一例進行說明。
圖13中的(a)~圖13中的(c)至圖15中的(g)~圖15中的(i)是用於說明半導體記憶裝置1的製造方法的剖面圖。首先，如圖13中的(a)所示，於矽基板21上積層半導體層22、 犧牲層101及絕緣層24。犧牲層101例如由矽氮化物形成。犧牲層101是於後續步驟中被導電層23置換的絕緣層。
接著，於絕緣層24上交替積層犧牲層102與絕緣層32。犧牲層102例如由矽氮化物形成。犧牲層102是於後續步驟中被導電層31置換的絕緣層。藉此，形成中間積層體30A。犧牲層102是「中間層」的一例。再者，亦可為導電層31與絕緣層32直接交替積層來代替設置犧牲層102。於所述情況下，導電層31相當於「中間層」的一例。繼而，於中間積層體30A上積層絕緣層38。
繼而，如圖13中的(b)所示，於中間積層體30A設置記憶體孔MH。記憶體孔MH是沿Z方向延伸的開口部。記憶體孔MH沿Z方向貫通絕緣層39、中間積層體30A、絕緣層24及犧牲層101，並形成至半導體層22的中途。記憶體孔MH是「空間部」的一例。繼而，如圖13中的(c)所示，藉由對記憶體孔MH的內部供給蝕刻溶液，而藉由蝕刻除去露出至記憶體孔MH的多個絕緣層32各自的端部。藉此，於露出至記憶體孔MH的內表面上形成中間積層體30B，所述中間積層體30具有分別位於多個犧牲層102中相鄰的兩個犧牲層102之間的多個凹陷37。
繼而，如圖14中的(d)所示，對記憶體孔MH的內部依次供給區塊絕緣膜53的材料、電荷捕捉膜52的材料，從而形成區塊絕緣膜53及電荷捕捉膜52。於本實施方式中，由於在露出至記憶體孔MH的中間積層體30B的內表面設置有多個凹陷37，因此區塊絕緣膜53及電荷捕捉膜52各自的一部分沿著多個凹陷 37的內表面形成。藉此，形成區塊絕緣膜53的第二部分53b及電荷捕捉膜52的第二部分52b。
繼而，如圖14中的(e)所示，於記憶體孔MH的內部，使摻雜有雜質的非晶矽的層結晶化，形成沿著電荷捕捉膜52的內表面的多晶矽的層。藉此，電荷捕捉膜52的第二部分52b的內部經填埋。繼而，例如藉由蝕刻除去多晶矽的無用部分(例如，電荷捕捉膜52的第二部分52b的內部以外的部分)。藉此，形成浮閘電極54。繼而，如圖14中的(f)所示，對記憶體孔MH的內部依次供給穿隧絕緣膜51的材料、通道層41的材料、芯絕緣部42的材料，從而形成穿隧絕緣膜51、通道層41及芯絕緣部42。
繼而，如圖15中的(g)所示，通過未圖示的孔或溝槽供給蝕刻溶液，除去犧牲層101。此時，位於與犧牲層101相同高度的多層膜MF的一部分被除去。繼而，如圖15中的(h)所示，對除去了犧牲層101的空間供給導電材料，從而形成導電層23(源極線SL)。
繼而，如圖15中的(i)所示，通過未圖示的孔或溝槽供給蝕刻溶液，除去中間積層體30B中所含的多個犧牲層102。然後，對除去了多個犧牲層102的空間供給導電層31的材料，從而形成字元線WL、第一選擇閘極線SGL1及第二選擇閘極線SGL2等。藉此，形成積層體30。之後，形成觸頭81及位元線BL等，從而完成半導體記憶裝置1。
<5.優點>
於將記憶胞三維積層而成的半導體記憶裝置中，例如，由於施加至字元線WL的寫入電壓的增加、相鄰的字元線間的耐壓、相鄰的記憶胞間的干涉等中的一個以上的理由，字元線及層間絕緣膜的進一步的薄型化正逐步變得困難。因此，就與字元線及層間絕緣膜的薄型化不同的觀點而言，較佳為可謀求半導體記憶裝置的大容量化。
於本實施方式中，半導體記憶裝置1包括：第一電荷蓄積部(電荷蓄積部EA)，設置於通道層41與多個字元線WL的各者之間；及第二電荷蓄積部(浮閘電極54)，於Z方向上包括介於多個字元線WL中相鄰的兩個字元線WL之間的部分。根據此種結構，不僅可在位於通道層41與字元線WL之間的電荷蓄積部中蓄積電荷，而且可將在Z方向上位於兩個字元線WL之間的區域亦用作另一電荷蓄積部。藉此，就與字元線及層間絕緣膜的薄型化不同的觀點而言，可實現每單位面積的電容的進一步增大。
於本實施方式中，第一電荷蓄積部是電荷捕捉膜52的一部分。另一方面，第二電荷蓄積部是浮閘電極54。根據此種結構，亦可在位於兩個字元線WL之間並遠離通道層41的區域設置能夠蓄積充分的電荷的電荷蓄積部。根據此種結構，對第二記憶胞MC2的寫入特性良好，可謀求半導體記憶裝置1的動作性及可靠性的提高。
於本實施方式中，電荷捕捉膜52包括：第一部分52a，包含電荷蓄積部EA，及第二部分52b，以遠離通道層41的方式自 第一部分52a鼓起，於Z方向上位於兩個字元線WL之間。浮閘電極54於R方向上位於通道層41與電荷捕捉膜52的第二部分52b的至少一部分之間。根據此種結構，可省略將電荷捕捉膜52分割的步驟，從而可提高半導體記憶裝置1的製造性。進而，由於電荷捕捉膜52的第二部分52b可輔助性地蓄積電荷，因此有時可謀求對第二記憶胞MC2的寫入特性的進一步提高。
於本實施方式中，R方向上的浮閘電極54的尺寸L大於Z方向上的浮閘電極54的尺寸T。根據此種結構，可增加浮閘電極54與字元線WL之間的靜電電容。藉此，可謀求對第二記憶胞MC2的寫入特性的進一步提高。
於本實施方式中，控制電路14於使第一電荷蓄積部(電荷蓄積部EA)蓄積電荷的情況下，對多個字元線WL中最接近第一電荷蓄積部的一個字元線WL施加第一寫入電壓，於使第二電荷蓄積部(浮閘電極54)蓄積電荷的情況下，對位於第二電荷蓄積部的上下的兩個字元線WL施加第二寫入電壓。根據此種結構，亦可對第二電荷蓄積部施加充分的電壓。藉此，可謀求對第二記憶胞MC2的寫入特性的進一步提高。
於本實施方式中，控制電路14於使第一電荷蓄積部(電荷蓄積部EA)與第二電荷蓄積部(浮閘電極54)分別蓄積電荷的情況下，首先進行使第二電荷蓄積部蓄積電荷的寫入動作，繼而進行使第一電荷蓄積部蓄積電荷的寫入動作。根據此種結構，與浮閘方式的電荷蓄積部相比，可抑制容易產生資料保持的電荷捕 捉方式的電荷蓄積部的幹擾。藉此，可進一步提高半導體記憶裝置1的可靠性。
(變形例)
繼而，對變形例進行說明。本變形例與所述實施方式的不同點在於，於各柱狀體40A中多層膜MF在Y方向上被分割成兩個。再者，以下說明的以外的結構與所述實施方式相同。於本變形例中，有時將Y方向上的第一側稱為「+Y方向」，將Y方向上的與第一側相反的一側稱為「-Y方向」。
圖16是表示變形例的記憶胞陣列11A的一部分的剖面圖，且為對應於所述實施方式的圖5的剖面圖。於本變形例中，記憶胞陣列11A具有絕緣體111。絕緣體111沿Z方向貫通積層體30，並且沿X方向延伸。字元線WL被絕緣體111分割成相對於絕緣體111位於+Y方向側的第一字元線WL1與相對於絕緣體111位於-Y方向側的第二字元線WL2。
電荷捕捉膜52被絕緣體111分割成相對於絕緣體111位於+Y方向側的第一側部分52S1與相對於絕緣體111位於-Y方向側的第二側部分52S2。同樣地，區塊絕緣膜53被分割成相對於絕緣體111位於+Y方向側的第一側部分53S1與相對於絕緣體111位於-Y方向側的第二側部分53S2。藉此，於絕緣體111的+Y方向側及-Y方向側分別形成有作為MANOS的第一記憶胞MC1。
圖17是表示變形例的記憶胞陣列11A的一部分的剖面圖，且為對應於所述實施方式的圖6的剖面圖。浮閘電極54被絕 緣體111分割成相對於絕緣體111位於+Y方向側的第一側電極54S1與相對於絕緣體111位於-Y方向側的第二側電極54S2。藉此，於絕緣體111的+Y方向側及-Y方向側分別形成有作為FG的第二記憶胞MC2。根據此種結構，可謀求進一步的大容量化。
以上，對實施方式及變形例進行了說明。但是，實施方式及變形例並不限於上文所述的例子。例如，電荷捕捉膜52亦可以僅存在於與字元線WL相同高度的方式於Z方向上分割成多個。換言之，電荷捕捉膜52亦可不具有第二部分52b。所述實施方式為第一記憶胞MC1被用作三層單元(TLC)，且第二記憶胞MC2被用作單層單元(SLC)的例子。替代地，第一記憶胞MC1及第二記憶胞MC2分別亦可為單層單元(SLC)、多層單元(multi-level cell，MLC)、三層單元(TLC)或四層單元(quad-level cell，QLC)中的任一者。
根據以上說明的至少一個實施方式，半導體記憶裝置具有：第一電荷蓄積部，設置於通道層與多個導電層的各者之間；及第二電荷蓄積部，包括介於多個導電層中相鄰的兩個導電層之間的部分。根據此種結構，可提供一種適於大容量化的半導體記憶裝置。
已對本發明的若干實施方式進行了說明，但該些實施方式是作為例子進行提示，無意限定發明的範圍。該些實施方式能夠以其他各種形態實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形以與包含於發明的 範圍或主旨中同樣的程度包含於申請專利範圍所記載的發明及其均等的範圍內。
11:記憶胞陣列
21:矽基板
22:半導體層
23、31:導電層(中間層)
24、32、39:絕緣層
30:積層體
37:凹陷
40:柱狀體(記憶體柱)
41:通道層
42:芯絕緣部
51:穿隧絕緣膜
52:電荷捕捉膜
53:區塊絕緣膜
52a、53a:第一部分
52b、53b:第二部分
54:浮閘電極(第二電荷蓄積部)
81:觸頭
BL:位元線
EA:電荷蓄積部(第一電荷蓄積部)
MC:記憶胞
MC1:第一記憶胞/記憶胞(第一記憶胞電晶體)
MC2:第二記憶胞/記憶胞(第二記憶胞電晶體)
MF:多層膜
SGL1:第一選擇閘極線
SGL2:第二選擇閘極線
SL:源極線
ST1:第一選擇電晶體
ST2:第二選擇電晶體
WL:字元線

Claims (11)

  1. 一種半導體記憶裝置，包括：積層體，包括多個導電層及多個絕緣層，所述多個導電層與所述多個絕緣層沿第一方向一層一層地交替積層；柱狀體，包括通道層、電荷捕捉膜及多個浮閘電極，所述通道層於所述積層體內沿所述第一方向延伸，於與所述第一方向正交且與所述多個導電層中的一個為相同高度的第一剖面成為環狀，所述電荷捕捉膜設置於所述通道層的外周側，於所述第一剖面成為環狀，所述多個浮閘電極設置於所述通道層的外周側，於與所述第一方向正交且與所述第一剖面及所述多個絕緣層中的一個為相同高度的第二剖面成為環狀；所述電荷捕捉膜於與所述第一方向交叉的第二方向上設置於所述通道層與所述多個導電層之間，所述多個浮閘電極中的至少一個於所述第一方向上包括介於所述多個導電層中相鄰的兩個導電層之間的部分。
  2. 如請求項1所述的半導體記憶裝置，其中所述電荷捕捉膜包含第一材料，所述多個浮閘電極包含與所述第一材料不同的第二材料。
  3. 如請求項2所述的半導體記憶裝置，其中所述第一材料為矽氮化物，所述第二材料為包含雜質的多晶矽。
  4. 如請求項1至請求項3中任一項所述的半導體記憶 裝置，其中所述電荷捕捉膜與所述多個浮閘電極於所述第一方向上交替配置。
  5. 如請求項1至請求項3中任一項所述的半導體記憶裝置，其中所述電荷捕捉膜具有：第一部分，於所述第二方向上位於所述通道層與所述多個導電層的各者之間；及第二部分，於遠離所述通道層的方向上自所述第一部分鼓起且於所述第一方向上位於所述兩個導電層之間，所述多個浮閘電極中的至少一個於所述第二方向上位於所述通道層與所述電荷捕捉膜的所述第二部分的至少一部分之間。
  6. 如請求項5所述的半導體記憶裝置，更包括：絕緣層，位於所述通道層與所述電荷捕捉膜之間，且沿所述第一方向延伸，所述多個浮閘電極中的至少一個於所述第二方向上位於所述絕緣層與所述電荷捕捉膜的所述第二部分的至少一部分之間。
  7. 如請求項1至請求項3中任一項所述的半導體記憶裝置，其中所述第二方向上的所述浮閘電極的尺寸大於所述第一方向上的所述浮閘電極的尺寸。
  8. 如請求項1至請求項3中任一項所述的半導體記憶裝置，更包括如下電路： 所述電路於使所述電荷捕捉膜蓄積電荷的情況下，對所述多個導電層中最接近所述電荷捕捉膜的一個導電層施加第一寫入電壓，於使所述多個浮閘電極蓄積電荷的情況下，對所述多個導電層中的所述兩個導電層施加第二寫入電壓。
  9. 如請求項8所述的半導體記憶裝置，其中所述第二寫入電壓低於所述第一寫入電壓。
  10. 如請求項8所述的半導體記憶裝置，其中所述電路於使所述電荷捕捉膜與所述多個浮閘電極分別蓄積電荷的情況下，首先進行使所述多個浮閘電極蓄積電荷的寫入動作，繼而進行使所述電荷捕捉膜蓄積電荷的寫入動作。
  11. 一種半導體記憶裝置的製造方法，包括：藉由將多個中間層與多個絕緣層沿第一方向一層一層地交替積層而形成中間積層體，於所述中間積層體內形成沿所述第一方向延伸的空間部，藉由利用蝕刻除去露出至所述空間部的所述多個絕緣層各自的一部分，於露出至所述空間部的所述中間積層體的內表面分別形成位於所述多個中間層中相鄰的兩個中間層之間的多個凹陷，對所述空間部供給第一材料，於與所述第一方向交叉的第二方向上形成和所述多個中間層的各者並排的電荷捕捉膜，對所述空間部供給與所述第一材料不同的第二材料，於所述多個凹陷各自的內側形成包括介於所述兩個中間層之間的部分的多個浮閘電極， 對所述空間部供給通道層的材料而形成通道層，所述通道層於所述中間積層體內沿所述第一方向延伸，於與所述第一方向正交且與所述多個中間層中的一個為相同高度的第一剖面成為環狀，所述電荷捕捉膜設置於所述通道層的外周側，於所述第一剖面成為環狀，所述多個浮閘電極設置於所述通道層的外周側，於與所述第一方向正交且與所述第一剖面及所述多個絕緣層中的一個為相同高度的第二剖面成為環狀。
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