CN107924703A - 多次可编程的非易失性存储器单元 - Google Patents

多次可编程的非易失性存储器单元 Download PDF

Info

Publication number
CN107924703A
CN107924703A CN201680050329.6A CN201680050329A CN107924703A CN 107924703 A CN107924703 A CN 107924703A CN 201680050329 A CN201680050329 A CN 201680050329A CN 107924703 A CN107924703 A CN 107924703A
Authority
CN
China
Prior art keywords
mtp
fuse
units
bit
antifuse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680050329.6A
Other languages
English (en)
Other versions
CN107924703B (zh
Inventor
F·K·奥米德-佐霍尔
N·D·比伊
B·莱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lattice Semiconductor Corp
Original Assignee
Lattice Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lattice Semiconductor Corp filed Critical Lattice Semiconductor Corp
Publication of CN107924703A publication Critical patent/CN107924703A/zh
Application granted granted Critical
Publication of CN107924703B publication Critical patent/CN107924703B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种非易失性可编程位单元包括，具有与位线耦合的源极的读取使能器件，具有与第一写入线耦合的山脊的反熔丝器件，与电源电压耦合的漏极，以及与所述读取使能器件的漏极耦合的源极。位单元具有耦合在第二写入线和读取使能器件的漏极的熔丝器件。当使能读取使能器件用于读取时，在所述位线中流动的电流的幅度取决于(1)施加至第一写入线的电压电平和反熔丝器件状态以及(2)施加至得人写入线的电压电平和熔丝器件状态。应用包括在存储器阵列中，诸如用于FPGA配置存储器。位单元可以用作多次可编程元件，或用于存储多个位值。

Description

多次可编程的非易失性存储器单元
技术领域
本发明涉及集成电路，并且更具体地涉及具有可编程非易失性存储器单元的集成电路。
背景技术
该部分介绍了可以帮助促进更好理解本公开一些方面的方面。因此，该部分的陈述应该据此解读并且不应理解为承认什么是现有技术或什么不是现有技术。
一次性可编程(OTP)非易失性存储器单元是可以一次性被编程以具有永久二进制值的一组集成电路。在OTP单元的一个类型中，当读取OTP单元时“未编程”单元具有默认的、低电流状态，这取决于所应用的逻辑而可以解释为对应于0的二进制值或者1的二进制值，而当读取OTP单元时“已编程”单元具有永久的、高电流状态，这可以解释为对应于另一二进制值。OTP单元具有许多不同应用，包括用于非易失性配置存储器(NVCM)。
图1是四个常规n型OTP单元110的(2×2)阵列100的示意性电路图，其中每个OTP单元110包括n型存取(晶体管)器件112和n型反熔丝(anti-fuse)(晶体管)器件114。如图1中所示，(2×2)阵列100是更大阵列(未示出)的一部分，其中四个OTP单元110位于该较大阵列的第m列和第(m+1)列以及第n行和第(n+1)行。
如图1中所示，对于每个OTP单元110而言，存取器件112的栅极(G)连接至对应的读取字线WR，反熔丝器件114的栅极连接至对应的编程字线WP，存取器件112的源极(S)连接至对应的位线BL，存取器件112的漏极(D)连接至反熔丝器件114的源极，以及反熔丝器件114的漏极浮置(也即并未连接至任何驱动电压节点)。依照本公开，如应用于特定电线诸如写入线的术语“电压电平”包括浮置该线，以及主动地施加一些极性的电压(参见例如图7)。经由对应的读取和编程字线WR和WP访问每个OTP单元110，并且通过使用连接至位线的感测电路(未示出)感测对应位线BL中电流，来确定每个OTP单元110的编程状态。可以以如下的任何所需顺序而顺序地(也即一次一个)编程阵列100中的一个或多个OTP单元110。
图2的表示出了施加用于对图1中已选OTP单元110进行编程的电压。所选的OTP单元110是位于阵列的所选列(SC)和所选行(SR)中的单元。阵列中的每个其他单元位于未选列(UC)或未选行(UR)或两者中。表I适用于图1中所示的(2×2)阵列100以及其中阵列100仅是其一部分的更大的阵列(未示出)。
例如，当OTP单元110(m,n)是所选单元时，则所选列是第m列(也即SC＝m)，且所选行是第n行(也即SR＝n)。在该情形中，每个其他列(包括第(m+1)列)是未选列(例如UC＝(m+1))，且每个其他行(包括第(n+1)行)是未选行(例如UR＝(n+1))。
如表I中所示，为了对所选OTP单元110编程，将合适的、相对高的编程电压Vpp施加至所选行的编程字线WP，将接地电压(例如0)施加至每个未选行的编程字线WP，将合适的电压Vinh施加至所选行的读取字线WR，将接地电压施加至每个未选行的读取字线WR，将接地电压施加至所选列的位线BL，以及将电压Vinh施加至每个未选列的位线BL。
采用所施加的表I的电压，对于在所选列和所选行中的所选的OTP单元110而言，存取器件112将导通，且将在反熔丝器件114的栅极和源极之间施加高电压差(也即在Vpp处或附近)，从而导致将栅极端子与源极和漏极端子分离的栅极氧化物层的永久击穿，留下穿过该栅极氧化物层的永久导电路径。在图1中，OTP单元110(m,n)是具有穿过其反熔丝器件114的栅极氧化物层的永久导电路径115的经编程的OTP单元。
对于在所选行中、但是在未选列中的每个未选OTP单元110而言，存取器件112将导通，但是反熔丝器件114的栅极和源极之间的电压差将仅是(Vpp-Vinh)，其中Vinh被选择为使得当施加栅极至源极电压差时反熔丝器件114的栅极氧化物层将不会击穿。对于在未选行中的每个未选OTP单元110而言，存取器件112将关断，并且反熔丝器件114的栅极氧化物层也不会击穿。
在阵列100已被编程之后，一个或多个OTP单元110将是具有穿过它们的反熔丝栅极氧化物层的永久导电路径的经编程的单元，而剩下的OTP单元110将是未被编程单元，其具有它们完好的反熔丝栅极氧化物层。经编程的阵列100的OTP单元110的编程状态可以以如下任何所需顺序而确定。
图2的表II示出了将要施加以便于读取(也即确定其编程状态)图1中所选的OTP单元110的电压。特别地，施加合适的电压Vrd至所选行的编程字线WP，施加接地电压至每个未选行的编程字线WP，施加合适电压Vdd至所选行的读取字线WR，施加接地电压至每个未选行的读取字线WR，施加电压Vrd至每个未选列的位线BL，以及使用用于该位线的感测电路而感测所选列的位线BL中的电流。在一些实施方式中，Vrd是Vdd。在许多实施方式中，使得Vrd与Vdd电压相同避免了需要分立电路以提供分立的Vrd。然而，一些实施方式可以提供与Vdd不同的Vrd。
在施加表II的电压的情形下，对于所选列和所选行中的所选的OTP单元110，存取器件112将导通。如果所选的OTP单元110是具有完好反熔丝栅极氧化物层的未编程单元，则即使有也没有多少电流将从反熔丝器件114通过导通的存取器件112流至位线BL。然而，如果所选的OTP单元110是在其反熔丝栅极氧化物层中具有永久导电路径的经编程的单元，则大量电流将从编程字线WP通过反熔丝器件114中的永久导电路径并通过导通的存取器件112流至位线BL。因此，当读取时未编程OTP单元110将具有(相对)低电流状态，而当读取时经编程的OTP单元110将具有(相对)高电流状态。取决于由感测电路所应用的逻辑，低电流状态将解释为0的二进制值或1的二进制值，而高电流状态将解释为另一二进制值。
对于在所选行中、但是在未选列中的每个未选OTP单元110而言，存取器件112将导通，但是将忽略在对应的(未选择)位线BL中的任何电流。如果这样的未选OTP单元110是未编程单元，则即使有也很少电流将流过完好反熔丝栅极氧化物层至未选位线BL。如果该未选OTP单元110是经编程的单元，则施加至未选位线BL的电压Vrd将防止任何显著电流从编程字线WP流至该位线BL。
对于在未选行中的每个未选OTP单元110而言，存取器件112将关断，并且即使有也很少电流将流至位线BL，不论OTP单元110是未编程单元或经编程的单元。
一旦OTP单元110被编程为具有永久导电路径和对应的永久高电流状态，则其无法后续重新编程以具有不同的状态。
在此通过全文引用方式并入本文的美国专利序列号6,700,151描述了被称作两次编程的反熔丝器件：首先通过对器件的栅极氧化物施加应力直至出现所谓“软击穿”以将反熔丝器件从低电流状态转变至中电流状态，以及随后通过增大栅极氧化物的击穿以将单元从中电流状态转变为高电流状态。
发明内容
在一个方面中，本公开涉及一种非易失性可编程存储器位单元，具有源极与位线耦合的读取使能器件，具有栅极与第一写入线耦合、漏极与电源电压耦合且源极与读取使能器件的漏极耦合的反熔丝器件，以及耦合在第二写入线与读取使能器件的漏极之间的熔丝器件。反熔丝器件和熔丝器件中的每个的相应状态是已编程或未编程，并且当使能了读取使能器件以用于读取时，在位线中流动的电流的幅度取决于(1)施加至第一写入线的电压电平和反熔丝器件的状态以及(2)施加至第二写入线的电压电平和熔丝器件的状态。
该位单元的实施例可以用作多次可编程非易失性存储器位单元。在一个方案中，首先编程该位单元的熔丝器件。通过施加一组读取电压、表征位线中电流并解释位线中电流的特征来读取位单元。例如，在读取期间，可以施加预定电压设置至用于反熔丝和熔丝器件中的每个的字线。如果两个器件均未被编程，则位线将具有相对高电流(由于完好熔丝的相对低电阻)。如果熔丝器件已编程且反熔丝器件未编程，则位线中电流将相对低(主要是泄漏)。如果熔丝器件已编程且反熔丝器件已编程(二次编程位单元)，则电流将在相对高和相对低数值之间，因为在已熔断状态下比未熔断状态将有更多电流流过反熔丝器件。可以由用于存储器阵列的控制或管理电路处理这些电流水平与逻辑值(例如二进制1或0)之间的映射。例如，未编程高电流水平可以分配至二进制0，且熔丝已编程低电流水平可以分配至二进制1。可以通过编程反熔丝器件并将位线中电流的相关量解释为二进制0而将一次编程的位单元返回至二进制0(二次编程)。
在另一实施例中，本发明是一种用于编程本发明的MTP单元的二维阵列的方法。方法包括将MTP单元的第一子集编程第一时间以提供MTP单元的一次编程阵列，该MTP单元包括一次编程的MTP单元的第一子集以及未编程的MTP单元的第一剩余子集。可以通过对未编程MTP单元的第一剩余子集进行一次编程、以及对MTP单元的选集进行编程以形成两次编程的MTP单元子集，来两次编程MTP单元。
在另一方面中，本公开涉及一种读取根据本公开的MTP单元和/或MTP单元阵列的方法。方法包括施加一组读取电压至MTP单元的端子(诸如在MTP单元的所选行中)并感测位线(诸如对于所选行中每个列的位线)中对应于由MTP单元所提供读取电流的电流以及基于所感测读取电流确定对于MTP单元的二进制值。
每个位单元可以包括单个反熔丝一次可编程存储器元件以及一个或多个熔丝一次可编程存储器元件。每个熔丝一次可编程存储器元件可以耦合在存取器件的漏极与相应不同的读取使能信号线之间。在一些实施方式中，每个读取使能信号是与阵列的行中多个位单元耦合的字线。
本公开的一个方面包括设置为行和列的n乘以m矩阵的非易失性位单元的存储器阵列，每个位单元具有相应多个一次可编程元件。存储器阵列包括被配置用于将非易失性配置存储器展示为位位置的n×m矩阵的控制逻辑，每个位位置能够对于该存储器单元中多个一次可编程元件的每个可编程元件进行一次编程。存储器阵列可以用作用于配置可编程逻辑器件的配置数据的存储。存储器阵列可以形成在与形成可编程逻辑器件的器件相同的半导体衬底上。可编程逻辑器件包括用于从存储器阵列存取配置数据并使用该配置数据以配置可编程逻辑器件的逻辑元件的电路装置。存储器阵列的位单元可以均包括一个反熔丝元件，以及一个或多个熔丝元件，并且每个位单元在半导体衬底上要求的面积不比单位反熔丝存储器单元所需更多。
在本公开的另一方面中，可编程逻辑器件包括使用配置数据可配置的逻辑元件；用于存储配置数据的非易失性配置存储器，非易失性配置存储器包括多个存储器单元，每个存储器单元包括相应多个一次可编程元件；控制逻辑，被配置用于通过编程多个存储器单元的至少一部分的一次可编程元件的第一选集而采用第一组配置数据编程非易失性配置存储器，以及通过编程多个存储器单元的至少一部分的一次可编程存储器元件的第二选集而采用第二组配置数据重新编程非易失性配置存储器，其中一次可编程存储器元件的第一选集和第二选集可以具有相同的元件，并且重新编程使得由第二组配置数据重写第一组配置数据，以及非易失性配置存储器使用单组读取电压可读。
本公开的另一方面涉及一种非易失性(NV)存储器电路，具有位线，将位线划分成区段的多个存取器件，以及多个NV存储器元件。多个NV存储器元件中的两个或更多个通过多个存取器件的单独一个电耦合至位线。每个NV存储器元件具有可以向其施加电压的字线，以及可以通过跨一次可编程物理结构施加电压电势而编程每个NV存储器元件。NV存储器元件中的任何一个的已编程数值由读取过程可读，包括施加一组读取电压至NV存储器元件的字线，以及激活将该NV存储器元件耦合至位线的存取器件。该电路可以具有NV存储器元件，该NV存储器元件包括其中通过增大熔丝的电阻而发生编程的熔丝一次可编程物理结构和其中通过减小反熔丝的电阻而发生编程的反熔丝一次可编程物理结构这两者。
另一方面涉及半导体装置，具有设置成行和列的NV存储器单元的二维阵列，具有用于每个列的位线，以及耦合用于在读取操作期间估算在已激活位线中流动的电流的量的感测电路。每个NV存储器单元包括多个NV存储器元件，每个与该存储器单元的其他NV存储器元件分离地可编程。每个NV存储器单元也具有耦合至用于该NV存储器单元的列的存取器件，用于从该存储器单元中任何存储器元件接收相应电流量。用于每个NV存储器元件的相应电流量取决于NV存储器是否已被编程。存取装置被配置为通过允许所接收电流流入耦合位线而对控制信号响应。也存在用于每行的多个字线，每个字线对应于该行的NV存储器单元中的相应不同的NV存储器元件；以及控制电路，被配置用于选择性地施加电压电平至字线以便于从所选行的NV存储器元件读取数值。
附图说明
本公开的方面从以下详细说明书、所附权利要求以及附图变得更明显，其中相同的参考数字指示类似或等同的元件。
图1是常规的n型一次可编程(OTP)非易失性存储器单元的(2x2)阵列的示意性电路图；
图2展示表I和II，其分别示出了待施加用于编程和读取图1的OTP单元的电压；
图3是四个n型两次可编程(TTP)非易失性存储器单元的(2x2)阵列的示意性电路图；
图4是用于编程图3的阵列的方法的流程图；
图5展示表III-VI，其示出了将要施加用于编程和读取图3的TTP单元的电压；
图6是n型TTP单元的(2x2)阵列的示意性电路图；以及
图7展示表VII-X，其示出了将要施加用于编程和读取图6的TTP单元的电压。
具体实施方式
在此公开了本发明的详细示意性实施例。然而，在此所公开的具体结构和功能细节为了描述本发明示例性实施例的目的而仅是代表性的。本发明可以具体化为许多备选形式并且不应构造为仅限定于在此所阐述的实施例。进一步，在此使用的术语是仅是为了描述特定实施例的目的并且并非意在限制本发明的示例性实施例。
如在此所使用，单数形式“一”、“一个”和“该”意在也包括复数形式，除非上下文明确给出相反指示。进一步应该理解，术语“包括”("comprises,""comprising,""includes,"和/或"including,")规定了所述特征、步骤或部件的存在，但是并未排除一个或多个其他特征、步骤或部件的存在或添加。也应该注意，在一些备选实施方式中，所处功能/动作可以以图中所示不同的顺序而发生。例如，连续示出的两个附图可以实际上基本上同时地执行、或者可以有时以相反顺序执行，取决于所涉及的功能/动作。
图3是根据本发明一个实施例的四个n型两次可编程(TTP)非易失性存储器单元310的(2x2)阵列300的示意性电路图，其中每个TTP单元310包括n型存取(晶体管)器件312，n型反熔丝(晶体管)器件314，和熔丝(晶体管)器件316。如图3中所示并且类似于图1的(2x2)阵列100，(2x2)阵列300是更大阵列(未示出)的一部分，其中四个TTP单元310位于该更大阵列的第n和第(n+1)行以及第m和第(m+1)列中。
如以下进一步所述，可以使用任何合适的(二维)元件实施熔丝器件316，当某一电流量流过熔丝器件316或者跨越其施加(或出现)某一电压电平时，其电阻将永久地改变。在某些实施方式中，熔丝器件316是对于电迁移敏感的电阻器，当足够高电压跨越其端子而施加时，熔丝器件316显著并永久地增大器件的电阻水平。熔丝器件316可以例如(且不限于)是(i)熔丝器件314的漏极的硅化物电阻或(ii)将金属1层连接至反熔丝器件314的漏极的接触或(iii)将金属2层连接至反熔丝器件314的漏极的金属1层的过孔。
反熔丝器件314实施作为具有相对较薄栅极氧化物层的薄氧化物晶体管，而存取器件312实施作为薄氧化物晶体管或者具有相对厚的栅极氧化物层的厚氧化物晶体管。
如图3中所示，对于每个TTP单元310而言，存取器件312的栅极连接至对应读取字线WR，反熔丝器件314的栅极连接至对应的编程字线WP，存取器件312的源极连接至对应的第一位线BL，存取器件312的漏极连接至反熔丝器件314的源极，反熔丝器件314的漏极连接至熔丝器件316的一侧，以及熔丝器件316的另一侧连接至对应的第二位线BL’。经由对应的读取和编程字线WR和WP以及对应的第二位线BL’可访问每个TTP单元310，并且通过使用连接至该位线的感测电路(未示出)感测在对应的位线BL中电流而确定每个TTP单元310的编程状态。
如以下进一步所述，阵列300中的每个TTP单元310可以两次编程：首先，通过熔断熔丝器件316，以及其次通过熔断反熔丝器件314。
图4是用于对图3的阵列300进行编程的方法的流程图。方法始于阵列的所有TTP单元310是具有未熔断熔丝器件316和未熔断反熔丝器件314的未编程单元。在步骤402中，首次编程阵列300，其中通过熔断它们的熔丝器件316而以任何所需顺序首次顺序地编程一个或多个TTP单元310(参照表III如下所述)，而任何剩余的TTP单元310都为未编程单元。在已经一次编程了阵列300之后，TTP单元310中的一个或多个TTP单元将是具有已熔断熔丝器件316的一次经编程的单元，而阵列300中的剩余TTP单元310将仍然是未编程单元。
如果且当希望二次编程阵列300时，在步骤404中顺序地首次编程剩余的未编程TTP单元310，从而步骤404之后，阵列的所有TTP单元310将是具有已熔断熔丝器件316的一次编程的单元。在步骤406中，通过熔断它们的反熔丝器件314而以任何所需顺序二次顺序地编程阵列300中的一次编程TTP单元310中的一个或多个(如参照表V以下所述)。在已经两次编程了阵列300之后，TTP单元310中的一个或多个将是具有已熔断熔丝器件316和已熔断反熔丝器件314的两次经编程的单元，而阵列300中剩余的TTP单元310将是具有已熔断熔丝器件316和未熔断反熔丝器件314的一次经编程的单元。
使用图4的方法，可以编程阵列300以存储第一组数据，并且随后重新编程以存储完全独立的第二组数据。
图5的表III示出了待施加用于首次编程图3中的已选未编程TTP单元310的电压。表III适用于图3中所示的(2x2)阵列300以及其中阵列300仅是其一部分的更大的阵列(未示出)。如表III中所示，施加合适的电压Vdd至所选行的编程字线WP；施加接地电压至每个未选行的编程字线WP；施加电压Vdd至所选行的读取字线WR；施加接地电压至每个未选行的读取字线WR；施加接地电压至每个列的第一位线BL；施加合适的相对高的编程电压Vpp至所选列的第二位线BL’；以及施加接地电压至每个未选列的第二位线BL’。
在施加表III的电压的情形下，对于所选列和所选行中的已选TTP单元310而言，存取器件312和反熔丝器件314两者将导通，并且将跨越熔丝器件316的端子施加高电压差(也即在Vpp处或附近)，从而导致熔丝器件的电阻水平显著并且永久增大。
对于在所选行中但是在未选列中的每个未选TPP单元310而言，存取器件312将导通，但是跨越熔丝器件316的端子的电压差将在零处或附近，从而熔丝器件316的电阻水平将不会永久地改变。对于在未选行中的每个未选TTP单元310而言，存取器件312将关断，并且熔丝器件316的电阻水平也将不改变。
在已经首次编程阵列300之后，一个或多个TTP单元310将是一次编程的单元，该一次编程的单元包括(i)具有相对大电阻水平的已熔断熔丝器件316和(ii)未熔断的反熔丝器件314，而剩余的TTP单元310将是未编程单元，该未编程单元包括(i)具有相对小电阻水平的未熔断熔丝器件316和(ii)未熔断的反熔丝器件314。一次编程的阵列300的TTP单元310可以以如下的任何所需顺序读取。
图5的表IV示出了在已一次编程的阵列300之后待施加以便于读取图3中的所选TTP单元310的电压。特别地，合适的电压Vdd施加至所选行的编程字线WP；接地电压施加至每个未选行的编程字线WP；电压Vdd施加至所选行的读取字线WR；接地电压施加至每个未选行的读取字线WR；接地电压施加至每个未选列的第一位线BL；合适的电压Vrd施加至所选列的第二位线BL’；接地电压施加至每个未选列的第二位线BL’(备选地，第二位线BL’可以浮置)；以及使用用于该位线的感测电路装置感测所选列的第一位线BL中的电流。
在施加表IV的电压的情形下，对于在所选列和所选行中的所选TTP单元310而言，存取器件312和反熔丝器件314两者将导通。如果TTP单元310是未编程单元，则电流将从第二位线BL’通过未熔断熔丝器件316以及已导通反熔丝314和存取器件312而流至第一位线BL，并且感测电路装置将检测对于该已编程TTP单元310的(相对)高电流状态。如果TTP单元是一次经编程的单元，则即使有也很少电流将从第二位线BL’流过高电阻、已熔断的熔丝器件316。所得的相对低电流将流过已导通反熔丝314和存取器件312至第一位线BL，并且感测电路装置将检测对于该一次编程TTP单元310的(相对)低电流状态。此外，取决于由感测电路装置所应用的逻辑，低电流状态可以解释为二进制值0或二进制值1，并且高电流状态将解释为另一二进制值。
对于在所选行中但是在未选列中的每个未选TTP单元310而言，反熔丝314和存取器件312两者将导通，但是没有电流将在对应的(未选择)第一位线BL中流动，因为第一位线BL和第二BL’两者将在相同的接地电压。对于在未选行中的每个未选TTP单元310而言，反熔丝314和存取器件312两者将关断，并且即使有也很少任何电流将流至第一位线BL，不论TTP单元310是未编程单元或一次经编程的单元。
图5的表V示出了待施加用于二次编程图3中已选的一次编程TTP单元310的电压。表V适用于图3中所示的(2x2)阵列300以及其中阵列300仅是其一部分的更大的阵列(未示出)。如表V中所示，合适的相对高编程电压Vpp施加至所选行的编程字线WP；接地电压施加至每个未选行的编程字线WP；合适的电压Vinh施加至所选行的读取字线WR；接地电压施加至每个未选行的读取字线WR；接地电压施加至所选列的第一位线BL；电压Vinh施加至每个未选列的第一位线BL；以及所选列和每个未选列中的第二位线BL’均被浮置。
在施加表V的电压的情形下，对于在所选列和所选行中的所选TTP单元310而言，存取器件312将导通，并且高电压差(也即在Vpp处或附近)将施加在反熔丝器件314的栅极和源极之间，从而导致分离了栅极端子与源极和漏极端子的栅极氧化物层的永久击穿，从而留下穿过该栅极氧化物层的永久导电路径。
对于在所选行中但是在未选列中的每个未选TTP单元310而言，存取器件312将导通，但是反熔丝器件314的栅极和源极之间的电压差将仅是(Vpp-Vinh)，其中Vinh被选择为使得当施加栅极至源极电压差时反熔丝器件314的栅极氧化物层将不会击穿。对于在未选行中的每个未选TTP单元310而言，存取器件312和反熔丝器件314两者将关断，并且反熔丝器件314的栅极氧化物层也将不击穿。注意，施加至第一位线BL的电压Vinh自身不足以击穿在未选行中但是在所选列中的未选TTP单元310中的反熔丝器件314的栅极氧化物层。
在已经二次编程了阵列300之后，一个或多个TTP单元310将是两次经编程的单元，其具有高电阻、已熔断熔丝器件316以及穿过它们熔断反熔丝器件314的反熔丝栅极氧化物层的永久导电路径，而剩余的TTP单元310将是一次经编程的单元，其具有高电阻已熔断熔丝器件316和它们完好的未熔断反熔丝器件314的栅极氧化物层。可以如下以任何所需顺序读取两次已编程阵列300的TTP单元310。
图5的表VI示出在已经两次编程了阵列300之后施加以便于读取图3中所选TTP单元310的电压。表VI适用于图3中所示的(2x2)阵列300以及阵列300仅是其一部分的更大的阵列(未示出)。特别地，合适的电压Vrd施加至所选行的编程字线WP；接地电压施加至每个未选行的编程字线WP；合适的电压Vdd施加至所选行的读取字线WR；接地电压施加至每个未选行的读取字线WR；电压Vrd施加至每个未选列的第一位线BL；每个第二位线BL’浮置；以及使用用于该位线的感测电路装置感测所选列的第一位线BL中的电流。
在施加表VI的电压的情形下，对于在所选列和所选行中的所选TTP单元310而言，存取器件312将导通。如果所选TTP单元310是具有高电阻已熔断熔丝器件316和未熔断反熔丝器件314的一次经编程的单元，则即使有也很少电流将从反熔丝器件314通过已导通存取器件312流至第一位线BL。然而，如果所选TTP单元310是包括高电阻已熔断熔丝器件316和在其栅极氧化物层中具有永久导电路径的已熔断反熔丝器件的两次经编程的单元，则大量电流将从编程字线WP通过反熔丝器件314中永久导电路径以及通过已导通存取器件312而流至第一位线BL。因此，一次编程TTP单元310当读取时将具有(相对)低电流状态，而两次已编程TTP单元310当读取时将具有(相对)高电流状态。取决于由感测电路装置所应用的逻辑，低电流状态将解释为0的二进制值或1的二进制值，而高电流状态将解释为另一二进制值。
对于在所选行中但是在未选列中的每个未选TTP单元310而言，存取器件312将导通，但是没有电流将在对应的(未选择)第一位线BL中流动，这是因为第一位线BL和第二位线BL’将均处于相同的接地电压。如果该未选TTP单元310是具有高电阻已熔断熔丝器件316和未熔断反熔丝器件314的一次经编程的单元，则即使有也很少电流将流过反熔丝器件314至未选第一位线BL。如果该未选TTP单元310是包括高电阻已熔断熔丝器件316以及具有永久导电路径穿过其栅极氧化物层的已熔断反熔丝器件314，则施加至未选第一位线BL的电压Vrd将防止任何显著电流从编程字线WP流至该第一位线BL，因为相同的电压Vrd将施加至编程字线WP和第一位线BL两者。
对于在未选行中的每个未选TTP单元310而言，存取器件312将关断，并且即使有也很少电流将流至第一位线BL，不论TTP单元310是一次经编程的单元或两次经编程的单元。
图6是根据本发明另一实施例的n型TTP单元610的(2x2)阵列600的示意电路图，其中每个TTP单元610包括n型存取(晶体管)器件612，n型反熔丝(晶体管)器件614，和熔丝(晶体管)器件616。阵列600类似于图3的阵列300，具有使用类似标记标注的类似元件，除了以下之外(i)阵列600具有用于每个单元行的第二编程字线WP’(替代于用于阵列300中每个单元列的第二位线BL’)和(ii)每个TTP单元610具有连接在第二编程字线WP’与共用端子之间的熔丝器件616，共用端子在存取器件612和反熔丝器件614之间(替代于连接在反容器器件314的漏极与阵列300中第二位线BL’之间的熔丝器件316)。在TTP单元610中，反熔丝器件的漏极浮置。
类似于图3的熔丝器件316，熔丝器件616可以使用诸如对于电迁移敏感的电阻器之类的任何合适的(双端子)元件实施，当某一电流量流过其或者跨越其施加(或出现)某一电压电平时其电阻将永久地改变。熔丝器件616可以例如是(且不限于)，(i)接触，将实施在金属1层中的第二编程字线WP’的一部分接触至由存取器件612和反熔丝器件614漏极所共用的公共扩散区，或(ii)过孔(或过孔的堆叠)，将诸如金属2层之类的金属层连接至诸如金属1层之类的另一金属层，并且更具体地连接第二编程字线WP’中的两个或更多金属层的过孔。
在用于图6的实施方式的一个编程方案中，通过熔断它们的反熔丝器件614对未编程TTP单元610的一个或多个编程来首次对未编程阵列600编程，而剩余的TTP单元610保持未编程。该阵列的反熔丝器件的熔断无需同时发生，从而反熔丝器件的一部分可以保持未编程，而另一部分已编程。在该示例性编程方案中，类似于图4的方法，为了二次编程阵列600，类似地首次编程剩余的未编程TTP单元610以产生具有已熔断反熔丝器件614和未熔断熔丝器件616的一次编程TTP单元。接着，通过熔断它们的熔丝器件616二次编程一个或多个一次编程TTP单元610，由此提供具有已熔断熔丝器件614和已熔断熔丝器件616的两次已编程TTP单元610，而剩余的单元是具有已熔断熔丝器件614和未熔断熔丝器件616的一次编程TTP单元610。
图7的表VII示出了待施加用于对图6中已选未编程TTP单元610首次进行编程的电压。表VII类似于图5的表V，并且未编程TTP单元610的编程类似于图3的一次编程TTP单元310的编程，除了第二编程字线WP’替代于第二位线BL’而浮置之外。在已经首次编程了阵列600之后，一个或多个TTP单元610将是具有穿过填满已熔断反熔丝器件614和未熔断熔丝器件616的栅极氧化物层的永久导电路径的一次经编程的单元，而剩余的TTP单元610将是具有它们未熔断反熔丝器件614的完好栅极氧化物层和未熔断熔丝器件616的未编程单元。一次编程阵列600的TTP单元610可以以如下的任何所需顺序读取。
图7的表VIII示出了在已经一次编程阵列600之后将要施加用于读取图6中所选TTP单元610的电压。表VIII类似于图5的表VI，以及一次编程阵列600中TTP单元610的读取类似于图3的两次已编程阵列300中TTP单元310的读取，除了第二编程字线WP’替代于第二字线BL’浮置之外。一次编程TTP单元610当读取时将具有(相对)低电流状态，而未编程TTP单元610当读取时将具有(相对)高电流状态。
图7的表IX示出了待施加用于对图6中已选的一次编程TTP单元610进行二次编程的电压。如表IX中所示，每个行的第一编程字线WP浮置；合适的电压Vdd施加至所选行的读取字线WR；接地电压施加至每个未选行的读取字线WR；接地电压施加至所选列的位线BL；合适的电压Vinh施加至每个未选列的位线BL；合适的相对高的编程电压Vpp施加至所选行的第二编程字线WP’；以及接地电压施加至每个未选行的第二编程字线WP’。
在施加表IX的电压的情形下，对于所选列和所选行中的所选TTP单元610而言，存取器件612将导通，并且将跨熔丝器件616的端子施加高电压差(也即在Vpp处或附近)，从而导致熔丝器件的电阻水平显著并且永久增大。
对于在所选行中但是在未选列中的每个未选TTP单元610而言，存取器件612将导通，但是跨越熔丝器件616的端子的电压差将在(Vpp-Vinh)处或附近，其中Vinh被选择为使得当施加电压差时熔丝器件616将不会熔断。对于在未选行中的每个未选TTP单元610而言，存取器件612将关断，并且熔丝器件616的电阻水平也将不改变。
在已经对阵列600二次编程之后，一个或多个TTP单元610将是经二次编程的单元，包括(i)已熔断反熔丝器件614和(ii)具有相对较大电阻水平的已熔断熔丝器件616，而剩余的TTP单元610将是一次编程的单元，包括(i)已熔断反熔丝器件614和(ii)具有相对较小电阻水平的未熔断熔丝器件616。可以以如下任何所需顺序读取两次已编程阵列600的TTP单元610。
图7的表X示出了在已经两次编程阵列600之后将要施加以便于读取图6中所选TTP单元610的电压。特别地，每行的第一编程字线WP浮置；合适的电压Vdd施加至所选行的读取字线WR；接地电压施加至每个未选行的读取字线WR；电压Vdd施加至每个未选列的位线BL；合适的电压Vrd施加至所选列的第二编程字线WP’；接地电压施加至每个未选列的第二编程字线WP’；以及使用用于该位线的感测电路感测所选列的位线BL中的电流。
在施加表X的电压的情形下，对于所选列和所选行中所选TTP单元610而言，存取器件612将导通，并且反熔丝器件614将关断。如果TTP单元610是一次编程的单元，则电流将通过未熔断熔丝器件616并通过已导通存起器件612从第二编程字线WP’流至位线BL，并且感测电路装置将检测对于该一次编程TTP单元610的(相对)高电流状态。如果TTP单元610是两次经编程的单元，则即使有也很少电流将从第二编程字线WP’通过高电阻已熔断熔丝器件616并通过已导通存取器件612流至位线BL，并且感测电路将对于该两次已编程TTP单元610感测(相对)低电流状态。
对于在所选行中但是在未选列中的每个未选TTP单元610而言，存取器件612将导通，但是将忽略在对应的(未选择)位线BL中的任何电流。对于在未选行中的每个未选TTP单元610而言，存取器件612将关断，并且即使有也很少电流将流至位线BL，不论TTP单元610是一次经编程的单元或两次经编程的单元。
除了表III-X中所展示那些之外，可以存在用于编程和/或读取本发明的TTP单元的不同电压集合。通常，编程电压的合适集合是施加合适的电压差以熔断所选TTP单元的所需熔丝或反熔丝器件而并未熔断阵列中任何其他熔丝或反熔丝器件的编程电压集合。类似地，读取电压的合适集合是建立了流过所选TTP单元的合适电流量的读取电压集合，其区分了未编程或一次编程的所选TTP单元、或者区分了一次编程或两次编程的所选TTP单元，而并未建立通过在该相同列中任何其他(未选择)TTP单元的任何明显电流量。特别地，上述详细示例是用于首先编程反熔丝器件以便于提供一次编程阵列。然而，另一实施方式提供了首先编程熔丝器件，以提供一次编程阵列。基于以上公开内容，本领域普通技术人员可以推论用于已选行和未选行的反熔丝和熔丝器件的字线的编程设置，以及用于已选列和未选列的位线电压。在高电平下，为了编程已选择熔丝(并且不编程未选择熔丝)，激活了所选行读取线(以使能该行的读取器件)，因此电耦合了用于由所选行中单元的熔丝所共用的相应节点与反熔丝器件的源极。所选列中位线可以为低，并且高电压施加至所选行的熔丝器件的字线。为了避免熔断所选行中未选列中单元的熔丝，可以使得那些未选列中的位线为高阻抗，从而相对可忽略的电流流过未选列的单元中的熔丝。为了避免熔断所选行中反熔丝器件，用于反熔丝器件的字线保持低或不被驱动。对于未选行而言，行使能线可以保持关断。
应该进一步理解，合适的电压配置将针对不同半导体技术改变。低电压半导体技术将通常具有较低电压电平的电压配置，并且反之亦然。在一些实施方式中，本发明使能使用不高于对于此刻半导体技术的电源电压的电压电平而读取已编程TTP单元。就此而言，可以读取该已编程TTP单元而无需电荷泵提供大于电源电压的电压电平。
在示例性的1伏半导体技术中，Vdd＝1伏，Vpp＝5伏，Vrd＝0.6-1.0伏，以及Vinh＝1.8-2.5伏。其他电压将适应于其他技术。
在图3的TTP单元310和图6的TTP单元610中，编程字线WP用作用于反熔丝器件314或614的编程节点。在TTP单元310中，第二位线BL’用作用于熔丝器件316的编程节点，而在TTP单元610中，第二编程字线WP’用作用于熔丝器件616的编程节点。
尽管已经在具有多行和多列TTP单元的二维存储器的上下文中描述了本公开，但是本发明不限于此。其他实施例包括具有单行TTP单元或单列TTP单元以及单个TTP单元的一维存储器。
已经在两个不同位置具有熔丝器件的两种不同类型TTP单元的上下文中描述了本公开内容。其他类型TTP单元是可能的，其中熔丝器件在另外不同位置。例如，熔丝器件可以位于反熔丝器件的栅极处。在一些存储器阵列中，一个多晶线或金属栅极线形成了行中所有反熔丝器件的栅极，并且在阵列的边缘处(例如在行的末端处)提供接触以用于连接或施加电压在对应的编程字线WP上。为了在反熔丝器件的行的栅极处定位熔丝器件，在对应的编程字线WP和每个反熔丝器件的栅极之间实施不同的熔丝接触。对于该实施例的编程序列将包括首先熔断反熔丝栅极氧化物层并且最后熔断接触。图2的编程和读取操作可以适用于(i)一次编程和读取操作和(ii)二次编程和读取操作，尽管编程脉冲持续时间和/或幅度可以不同。一次读取操作和二次读取操作可以相同。该实施例消除了对于第二位线(例如图3的位线BL’)或第二编程字线(例如图6的编程字线WP’)的需求。
已经在N型TTP单元的上下文中描述本公开。本领域技术人员应该理解本发明也可以实施在P型TTP单元的上下文中。为了编程并读取该P型TTP单元，可以需要反转在读取和/或编程字线和/或位线上的偏置。
尽管已经在可以被两次选择性编程以一次存储一位值的TTP单元的上下文中描述了本发明，但是也可以编程TTP单元以同时存储两个不同位值，其中可以顺序地从TTP单元读取两个不同位值。例如，可以编程图3的每个TTP单元310以(i)通过熔断或不熔断熔丝器件316而存储第一位值以及(ii)通过选择性熔断或不熔断反熔丝器件314而存储第二位值。可以通过施加合适电压的集合以检测是否已经熔断了熔丝器件316而读取第一位值，并且可以通过施加不同的合适电压集合以检测是否已经熔断了反熔丝器件314而读取第二位值(在读取第一位值之前或之后)。
已经在具有使能每个单元编程两次的单个反熔丝器件和单个熔丝器件的TTP单元的上下文中描述了本公开。通常，本公开可以扩展以包括具有被配置用于使得每个单元编程两次或更多次的一个或多个反熔丝器件以及一个或多个熔丝器件的多次可编程(MTP)单元。例如，可以实施三次可编程单元，具有(i)类似于图3的反熔丝器件14的一个反熔丝器件以及(ii)两个熔丝器件：一个熔丝器件类似于图3的熔丝器件316且第二熔丝器件类似于他6的熔丝器件616。该三次可编程单元将具有类似于图3的两个位线BL和BL’的两个位线，以及类似于图6的三个字线WP、WP’和WR的三个字线。在另一实施例中，MTP单元可以具有类似于图6的熔丝器件616的两个或更多熔丝器件，每个具有其类似于图6的字线WP’的自有字线，以及在它们相应字线与存取器件612和反熔丝器件614之间的共用端子之间相互平行而设置。
本发明的MTP单元可以用于要求低功率、低成本、多次可编程电路的任何合适的电路装置。如前所述，这包括例如但不限于用于芯片配置、代码存储、加密、ID标签、存储器修复以提高更大存储器中产率以及用于成像应用的像素修复的非易失性存储器(NVM)。本发明的MT单元可以实施在其中的集成电路包括现场可编程门阵列(FPGA)、掩模可编程门阵列、模拟电路、专用集成电路(ASIC)、以及用于任何合适的应用包括(但不限于)智能电话和移动装置应用以及IOT(物联网)装置的通用处理器。在一个特别的实施例中，本发明的MTP单元的不同实例的阵列形成用于FPGA的配置存储器。
本发明的MTP单元可以使用标准的互补金属氧化物半导体(CMOS)工艺流程制造。因为反熔丝器件614用作图6的TTP单元610中的电容器，当存取器件612是MOS晶体管时反熔丝器件614可以制造作为电容器或MOS晶体管。在本申请中所述的器件可以采用厚体CMOS技术、以及绝缘体上硅(SOI)技术、诸如全耗尽SOI技术制造。
也为了本说明书的目的，术语“耦合”("couple,""coupling,""coupled,")、“连接”("connect,""connecting,"或"connected")涉及本领域已知或稍后研发的任何方式，其中允许能量在两个或更多元件之间传输，并且预期了一个或多个额外元件的插入，尽管并未要求。相反，术语“直接耦合”、“直接连接”等暗示了该额外元件的缺失。
信号和对应的端子、节点、端口或路径可以为了在此目的涉及相同名称并可互换。
晶体管通常为了示意说明目的示出为单个器件。然而，本领域技术人员应该理解，晶体管将具有各种尺寸(例如栅极宽度和长度)和特性(例如阈值电压、增益等)并且可以由并联耦合的多个晶体管构成以从组合获得所需电特征。进一步，所示的晶体管可以是复合晶体管。
如在本说明书和权利要求中所使用，术语“沟道节点”通常涉及金属氧化物半导体(MOS)晶体管器件(也称作MOSFET)的源极或漏极，术语“沟道”涉及在源极和漏极之间穿过器件的路径，以及术语“控制节点”通常涉及MOSFET的栅极。类似地，如在权利要求中所使用，术语“源极”、“漏极”和“栅极”应该理解为涉及MOSFET的源极、漏极和栅极，以及当本发明的实施例使用双极晶体管技术实施时双极器件的发射极、集电极和基极。
本发明的半导体电路实施方式使用用于在晶片上形成电路的工艺技术而实现。例如，一些实施方式可以使用平面半导体制造工艺。用于评估半导体电路的有效性或价值的一种度量是所需面积的量对于存储器，该度量可以估算作为每个位所需的面积。该估算要求设置某些参数，诸如用于工艺以及用于工艺中存储器元件的设计规则。在假设或参数集合的给定集合下，包括反熔丝元件和存取器件的非易失性存储器单元将要求某一面积。在一些实施方式中，多次可编程存储器单元或多位存储器单元所需的面积不再大于存取器件和反熔丝器件所需的面积。因此，一些实施方式比单独使用反熔丝技术提供了两倍的非易失性存储器密度。另外其他实施方式可以提供三倍或更高的密度。
集成电路已经变得越来越复杂。整个系统由各种不同的集成电路子系统构造。在合适的细节等级下描述该复杂的技术主题变得必须。通常，应用概念的层级以允许普通技术人员聚焦在所解决的主题的细节上。
根据由那些部分所提供功能而描述设计的部分(例如设备或系统内不同功能单元)通常是合适的抽象等级，因为这些部分的每一个可以自身包括数十万、数亿或更多元件。当致力于一些特别特征或该部分内特征的实施方式时，可以合适的是识别替代功能或另外更详细表征设计的该部分的一些子部分，而抽象其他子部分或其他功能。
可以指定实施了设计的一部分(例如功能单元)的门和互联(网表)的精确逻辑布置。该逻辑布置如何物理的实施在特定芯片中(逻辑和互联如何在特定设计中布局)可以在不同的工艺技术中和/或为了各种其他原因而不同。实施了特定功能的电路可以在不同的上下文中不同，并且特定电路的如此公开可以并非是对于本领域普通技术人员最有帮助的公开。此外，关于实施方式的许多细节通常使用设计自动化而确定，从将要实施的特征或功能的高级逻辑描述而进行。在各种情形中，根据其功能描述设备或系统的部分向本领域技术人员传递了结构。同样，提供比描述其功能更多的关于电路设计的一部分的细节是通常没有必要和/或无帮助的。
功能模块或单元可以由电路构成，其中该电路可以是固定功能，在程序控制下或在其他配置信息下可配置，或者其一些组合。功能模块自身因此可以由他们所执行的功能描述，以有帮助地抽象可以如何实施该功能的构成部分的一些。在一些情形中，电路、单元和/或功能模块可以局部地描述为功能术语，并且特别是结构术语。在一些情形中，该描述的结构部分可以根据适用于电路或功能模块或两者的配置而描述。
可配置电路是当被配置用于执行或另外互联以执行每个不同操作时对于可以由该电路实施的每个不同操作的有效电路或电路的一部分。该配置可以来自或基于指令、微代码、一次编程构造、嵌入式存储器存储配置数据等等。用于执行功能或多个功能的单元或模块在一些实施方式中涉及实施了归属于该单元的功能或多个功能的一类或一组电路。执行一个功能的电路的识别并非意味着相同电路或其一部分也无法同时或串行地执行其他功能。在本发明的情形中，如所述的控制单元包括应用自我一致的编程和/或读取电压模式至根据本公开的为单元的阵列的已选择和未选行和列的可编程和/或固定功能电路。该电路可以包括开关或多路复用器以选择性地施加特定电压值特定节点，在所指示的时刻处或对于持续时间。可以由控制逻辑产生至该开关的控制信号，其可以是可编程和/或固定的函数。该控制逻辑可以追踪位单元的阵列的状态(例如其是否已经变成为零、一次货两次)。施加至阵列的线的电压可以取决于该信息而改变，如从以上开对于本领域技术人员将是明显的。
尽管电路或功能单元通常可以由电气电路实施，并且更特别地由主要医疗与在半导体中制造的晶体管的电路而实施，本公开应该与所公开的技术相关而理解。例如，不同的物理工艺可以用于实施了本公开的方面的电路中，诸如光学、纳米管、微机电元件、量子开关或存储器存储装置、磁阻逻辑元件等等。尽管用于根据技术构造电路或功能单元的技术的选择可以随着时间改变，该选择是将要根据那时当前技术状态而做出的实施方式决定。
根据本公开的实施例包括个根据本公开的存储了用于使得机器执行或用于配置机器执行、或用于描述可以运行或另外执行的电路或机器结构(例如版图)、一组动作或完成所述功能的非临时机器可读媒介。该数据可以是根据硬件描述语言，诸如HDL或VIHDL，在寄存器传输语言(RTL)或版图格式诸如GDSII例如。
除非明确的另外规定，每个数值和范围应该解释为近似，仿佛词语“大约”或“近似”在数值或范围之前。
应该进一步理解的是，已经描述或示出以便于解释本发明的实施例的细节、材料和部件布置的各种改变可以由本领域技术人员做出而并未脱离由以下权利要求所报考的本发明的实施例。
在报考任何权利要求的该说明书中，术语“每个”可以用于涉及多个之前所述元件或步骤的一个或多个具体特征。当采用开放式术语“包括”时，术语“每个”的引用并未排除额外的、未引述的元件或步骤。因此，应该理解的是设备可以具有额外的、未引述元件并且方法可以具有额外的、未引述步骤，其中额外的未引述元件或步骤并未具有一个或多个所指定的特性。
在权利要求中使用附图编号和/或附图参考标记意在识别所请求保护主题的一个或多个可能实施例以便于促进解释权利要求。该使用不应构造为必须将那些权利要求的范围限定于对应附图中所示的实施例。
应该理解的是在此阐述的示例性方法的步骤并非必须以所述顺序执行，并且该方法的步骤的顺序应该理解为仅是示例性的。同样，额外的步骤可以包括在该方法中，并且某些步骤可以省略或组合，在于本发明各个实施例一致的方法中。
尽管如果有的话在以下方法权利要求中以具有对应标记的特定顺序引述要素，除非某些引述另外暗示了用于实施那些要素的一些货全部的特定顺序，那些要素无需有意设计为限定于以该特定顺序实施。
对于“一个实施例”或“一实施例”的在此参考意味着可以在本发明的至少一个实施例中包括结合该实施例所述的特定特征、结构或特征。短语“在一个实施例中”在说明书中各个位置的出现不必均涉及相同的实施例，分立或备选地实施例也并非与其他实施例互斥。同理适用于术语“实施方式”。
在本申请中由权利要求所覆盖的实施例限定于(1)由本说明书所使能的和(2)对应于法定主题的实施例。明确地否认了非使能实施例以及对应于非法定主题的实施例，即使他们落入权利要求的范围内。

Claims (22)

1.一种非易失性可编程存储器位单元，包括：
读取使能器件，包括与位线耦合的源极；
反熔丝器件，包括与第一写入线耦合的栅极、浮置的漏极以及与所述读取使能器件的漏极耦合的源极；以及
熔丝器件，耦合在第二写入线与所述读取使能器件的所述漏极之间，
其中所述非易失性可编程存储器位单元是通过熔断所述反熔丝器件而一次可编程的，并且是通过熔断所述熔丝器件而另一次可编程的。
2.根据权利要求1所述的非易失性可编程存储器位单元，其中，所述反熔丝器件被配置为当向所述第一写入线施加相对于所述位线电压的高电压并且所述读取使能器件导通时熔断。
3.根据权利要求1或2所述的非易失性可编程存储器位单元，其中，所述熔丝器件被配置为当向所述第二写入线施加相对于所述位线电压的高电压并且所述读取使能器件导通时熔断。
4.根据权利要求1至3所述的非易失性可编程存储器位单元，进一步包括感测电路装置，所述感测电路装置被配置为：通过响应于施加至所述字线的电压而感测在所述位线中电流，来读取所述位单元的状态。
5.根据权利要求1至4所述的非易失性可编程存储器位单元，其中，所述非易失性可编程存储器位单元是通过熔断所述反熔丝器件而首次可编程的，并且是通过熔断所述熔丝器件而二次可编程的。
6.根据任一前述权利要求所述的非易失性可编程存储器位单元，进一步包括控制电路，所述控制电路与所述第一写入线和所述第二写入线耦合，并且被配置用于施加读取电压至所述第一写入线以便于读取所述反熔丝器件，并且施加读取电压至所述第二写入线以便于读取所述熔丝器件。
7.根据权利要求1至5中任一项所述的非易失性可编程存储器位单元，进一步包括控制电路，所述控制电路与所述第一写入线和所述第二写入线耦合，并且被配置用于使用所述位单元作为单个多次可编程(MTP)存储器单元。
8.根据权利要求7所述的非易失性可编程存储器位单元，其中，所述控制电路被配置用于在一次编程之后通过包括施加读取电压至所述反熔丝器件的栅极并且导通所述读取使能器件来读取所述MTP存储器单元。
9.根据权利要求1-5中任一项所述的非易失性可编程存储器位单元，进一步包括控制电路，所述控制电路与所述第一字线和所述第二字线耦合，并且被配置用于使用所述反熔丝器件和所述熔丝器件来存储多个位值，所述多个位值可以通过独立地读取所述反熔丝器件和熔丝器件中的每个器件而被获得。
10.根据权利要求1所述的非易失性可编程存储器位单元，其中，所述位单元被配置作为多次可编程(MTP)位单元，以及
在对所述MTP位单元进行编程之前，所述MTP位单元是包括未熔断反熔丝器件和未熔断熔丝器件的未编程MTP单元，
所述未编程MTP位单元是通过熔断所述未熔断反熔丝器件和所述未熔断熔丝器件中的一个而首次可编程的，以提供包括熔断器件和未熔断器件的一次编程MTP位单元，以及
所述一次编程MTP位单元是通过熔断所述未熔断器件而二次可编程的，以提供包括熔断反熔丝器件和熔断熔丝器件的二次编程MTP位单元。
11.根据权利要求10所述的非易失性可编程存储器位单元，其中，所述未编程MTP单元是通过熔断所述未熔断熔丝器件而首次可编程的，以提供包括熔断熔丝器件和未熔断反熔丝器件的一次编程MTP单元。
12.根据权利要求10所述的非易失性可编程存储器位单元，其中，所述未编程MTP单元是通过熔断所述未熔断反熔丝器件而首次可编程的，以提供包括熔断反熔丝器件和未熔断熔丝器件的一次编程MTP单元。
13.根据权利要求1所述的非易失性可编程存储器位单元，其中，所述非易失性可编程存储器位单元被配置作为多次可编程(MTP)位单元，并且所述MTP位单元包括被耦合用于选择性熔断所述反熔丝器件的反熔丝编程端子；以及被连接用于选择性熔断所述熔丝器件的熔丝编程端子。
14.根据权利要求1-13中任一项所述的非易失性可编程存储器位单元，其中，所述位单元是用作现场可编程门阵列的配置存储器的非易失性可编程位单元的重复图案的一个实例。
15.根据权利要求1所述的非易失性可编程存储器位单元，其中，所述位单元用作多次可编程(MTP)非易失性位单元，并且是以行和列布置的位单元的实例的阵列中的实例，
所述阵列的每列包括耦合至所述位线的多个MTP位单元，以及
所述阵列的每行包括与读取使能字线耦合的多个读取使能器件。
16.一种用于对权利要求15的阵列进行编程的方法，包括对所述MTP单元的第一子集进行首次编程以提供所述MTP单元的一次编程阵列，所述MTP单元的一次编程阵列包括一次编程MTP单元的所述第一子集和未编程MTP单元的第一剩余子集。
17.根据权利要求16所述的方法，进一步包括：通过施加读取电压的第一集合至所述MTP位单元来读取所述一次编程阵列的MTP位单元，以提供读取电流的幅度，所述读取电流的幅度指示所述MTP位单元是未编程MTP单元或是一次编程MTP位单元。
18.根据权利要求16所述的方法，进一步包括：对未编程MTP位单元的所述第一剩余子集进行首次编程，从而所述阵列中的所有MTP位单元是一次编程MTP位单元；以及对所述一次编程MTP位单元的第二子集进行二次编程以提供所述MTP位单元的二次编程阵列，所述MTP位单元的二次编程阵列包括所述二次编程MTP位单元的所述第二子集和一次编程MTP位单元的第二剩余子集。
19.根据权利要求18所述的方法，进一步包括：通过施加读取电压的第二集合至所述MTP位单元来读取所述二次编程阵列的MTP单元，以提供第二读取电流，所述第二读取电流指示所述MTP位单元是一次编程MTP位单元或是二次编程MTP位单元。
20.一种非易失性可编程存储器位单元，包括：
读取使能器件，包括与位线耦合的源极；
反熔丝器件，包括与第一写入线耦合的栅极；以及
熔丝器件，包括第一端子和第二端子，其中
所述第二端子电耦合以通过所述读取使能器件提供电流至所述位线，
所述反熔丝器件和所述熔丝器件是独立可编程的，以及
当所述读取使能器件被使能以用于读取时，所述位线中流动的电流的幅度取决于(1)施加至所述第一写入线的电压电平以及所述反熔丝器件的状态；以及(2)施加至所述熔丝器件的所述第一端子的电压电平以及所述熔丝器件的状态。
21.根据权利要求20所述的非易失性可编程存储器位单元，进一步包括控制电路，所述控制电路被配置用于使用所述反熔丝器件和所述熔丝器件来存储多个位值，所述多个位值可以通过独立地读取所述反熔丝器件和所述熔丝器件中的每个器件而获得。
22.根据权利要求21所述的非易失性可编程存储器位单元，进一步包括第二位线，所述第二位线与所述熔丝器件的所述第一端子耦合，并且所述第二位线用作熔丝编程端子。
CN201680050329.6A 2015-09-01 2016-08-26 多次可编程的非易失性存储器单元 Active CN107924703B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562212686P 2015-09-01 2015-09-01
US62/212,686 2015-09-01
PCT/US2016/049082 WO2017040322A1 (en) 2015-09-01 2016-08-26 Multi-time programmable non-volatile memory cell

Publications (2)

Publication Number Publication Date
CN107924703A true CN107924703A (zh) 2018-04-17
CN107924703B CN107924703B (zh) 2020-08-11

Family

ID=55534743

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680050329.6A Active CN107924703B (zh) 2015-09-01 2016-08-26 多次可编程的非易失性存储器单元

Country Status (5)

Country Link
US (2) US10217521B2 (zh)
EP (1) EP3345187A1 (zh)
CN (1) CN107924703B (zh)
GB (2) GB2541961B (zh)
WO (1) WO2017040322A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109712663A (zh) * 2018-12-29 2019-05-03 上海华力集成电路制造有限公司 熔丝编程单元、熔丝电路及其编程过程
CN110400595A (zh) * 2019-07-24 2019-11-01 上海华力微电子有限公司 一种具备修正功能的antifuse
CN111161782A (zh) * 2019-11-22 2020-05-15 浙江大学 一种新型anti-fuse单元

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10741246B2 (en) * 2018-04-23 2020-08-11 Arm Limited Method, system and device for integration of volatile and non-volatile memory bitcells
US10847236B2 (en) * 2018-10-17 2020-11-24 Ememory Technology Inc. Memory cell with a sensing control circuit
CN111310394B (zh) * 2020-02-28 2022-02-01 中国电子科技集团公司第五十八研究所 一种应用于反熔丝fpga的多电平选择结构
KR20210143613A (ko) * 2020-05-20 2021-11-29 삼성전자주식회사 Otp 메모리 및 이를 포함하는 스토리지 장치
US11928248B1 (en) * 2021-06-18 2024-03-12 Marvell Asia Pte Ltd Semiconductor device with mechanism to prevent reverse engineering
US20230061700A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional one time programmable memory
US12002536B2 (en) * 2022-03-28 2024-06-04 Macronix International Co., Ltd. Sensing module, memory device, and sensing method applied to identify un-programmed/programmed state of non-volatile memory cell

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1351380A (zh) * 2001-12-06 2002-05-29 彭泽忠 利用超薄介质击穿现象的可再编程不挥发性存储器
JP2007194445A (ja) * 2006-01-20 2007-08-02 Sony Corp トリミング回路、半導体装置、データ書き込み方法および電子機器
CN102347080A (zh) * 2010-07-14 2012-02-08 美国博通公司 存储元件以及内存结构
CN104051019A (zh) * 2013-03-15 2014-09-17 索尼公司 半导体器件及其电子设备
CN104347637A (zh) * 2013-07-24 2015-02-11 力旺电子股份有限公司 反熔丝单次可编程存储胞及存储器的操作方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2509730B2 (ja) * 1989-08-11 1996-06-26 株式会社東芝 半導体メモリ装置及びその製造方法
US5200652A (en) * 1991-11-13 1993-04-06 Micron Technology, Inc. Programmable/reprogrammable structure combining both antifuse and fuse elements
US6642084B2 (en) * 2001-01-05 2003-11-04 Micron Technology, Inc. Methods for forming aligned fuses disposed in an integrated circuit
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6700151B2 (en) * 2001-10-17 2004-03-02 Kilopass Technologies, Inc. Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric
EP1743380B1 (en) 2004-05-06 2016-12-28 Sidense Corp. Split-channel antifuse array architecture
US7280425B2 (en) * 2005-09-30 2007-10-09 Intel Corporation Dual gate oxide one time programmable (OTP) antifuse cell
JP4231502B2 (ja) * 2005-11-02 2009-03-04 シャープ株式会社 クロスポイント構造の半導体記憶装置
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
US7546498B1 (en) * 2006-06-02 2009-06-09 Lattice Semiconductor Corporation Programmable logic devices with custom identification systems and methods
US20080170457A1 (en) * 2007-01-12 2008-07-17 International Business Machines Corporation Method for sensing a signal in an integrated circuit complementary fuse arrangement
US20090086521A1 (en) * 2007-09-28 2009-04-02 Herner S Brad Multiple antifuse memory cells and methods to form, program, and sense the same
US7715219B2 (en) * 2008-06-30 2010-05-11 Allegro Microsystems, Inc. Non-volatile programmable memory cell and memory array
US8101471B2 (en) * 2008-12-30 2012-01-24 Intel Corporation Method of forming programmable anti-fuse element
CA2692887C (en) * 2009-02-27 2011-04-12 Sidense Corp. Low power antifuse sensing scheme with improved reliability
US9013910B2 (en) * 2009-07-30 2015-04-21 Ememory Technology Inc. Antifuse OTP memory cell with performance improvement prevention and operating method of memory
US8199590B1 (en) * 2009-09-25 2012-06-12 Novocell Semiconductor, Inc. Multiple time programmable non-volatile memory element
JP5617380B2 (ja) * 2010-06-25 2014-11-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8331126B2 (en) * 2010-06-28 2012-12-11 Qualcomm Incorporated Non-volatile memory with split write and read bitlines
KR101699230B1 (ko) * 2010-08-30 2017-01-25 삼성전자주식회사 안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치
US8432751B2 (en) * 2010-12-22 2013-04-30 Intel Corporation Memory cell using BTI effects in high-k metal gate MOS
US8526214B2 (en) * 2011-11-15 2013-09-03 Stmicroelectronics Pte Ltd. Resistor thin film MTP memory
JP2014143284A (ja) * 2013-01-23 2014-08-07 Sony Corp 記憶素子、半導体装置、および書込方法
JP2017028073A (ja) * 2015-07-21 2017-02-02 株式会社東芝 集積回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1351380A (zh) * 2001-12-06 2002-05-29 彭泽忠 利用超薄介质击穿现象的可再编程不挥发性存储器
JP2007194445A (ja) * 2006-01-20 2007-08-02 Sony Corp トリミング回路、半導体装置、データ書き込み方法および電子機器
CN102347080A (zh) * 2010-07-14 2012-02-08 美国博通公司 存储元件以及内存结构
CN104051019A (zh) * 2013-03-15 2014-09-17 索尼公司 半导体器件及其电子设备
CN104347637A (zh) * 2013-07-24 2015-02-11 力旺电子股份有限公司 反熔丝单次可编程存储胞及存储器的操作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109712663A (zh) * 2018-12-29 2019-05-03 上海华力集成电路制造有限公司 熔丝编程单元、熔丝电路及其编程过程
CN110400595A (zh) * 2019-07-24 2019-11-01 上海华力微电子有限公司 一种具备修正功能的antifuse
CN111161782A (zh) * 2019-11-22 2020-05-15 浙江大学 一种新型anti-fuse单元

Also Published As

Publication number Publication date
US20190189231A1 (en) 2019-06-20
GB201904268D0 (en) 2019-05-08
GB2541961B (en) 2019-05-15
US11295825B2 (en) 2022-04-05
WO2017040322A1 (en) 2017-03-09
CN107924703B (zh) 2020-08-11
GB2571641B (en) 2020-02-19
US10217521B2 (en) 2019-02-26
EP3345187A1 (en) 2018-07-11
GB2571641A (en) 2019-09-04
GB2541961A (en) 2017-03-08
US20180019018A1 (en) 2018-01-18
GB201601154D0 (en) 2016-03-09

Similar Documents

Publication Publication Date Title
CN107924703A (zh) 多次可编程的非易失性存储器单元
US6324093B1 (en) Write-once thin-film memory
US7710813B1 (en) Electronic fuse array
CN100552821C (zh) 非易失存储器阵列和集成电路
US8000155B2 (en) Non-volatile memory device and method for writing data thereto
EP2606488B1 (en) Single device driver circuit to control three-dimensional memory element array
CN102150267B (zh) 用于制造3d存储器阵列的共享x-线掩模和共享y-线掩模
CN100527280C (zh) 采用门电路可击穿的多晶体管非易失性存储单元
CN103119657B (zh) 低电压和低功耗存储器及其编程方法
KR101847541B1 (ko) 반도체 메모리 장치의 메모리 셀 구조 및 그의 구동 방법
CN102779556B (zh) 半导体装置中的电可编程熔丝模块
US20120008372A1 (en) Resistance change memory device
US9548131B1 (en) Reduced power read sensing for one-time programmable memories
CN110544500A (zh) 随机码产生器及相关随机码产生方法
US8482952B2 (en) One time programming bit cell
KR101104643B1 (ko) 비동기식 이퓨즈 ｏｔｐ 메모리 셀 및 비동기식 이퓨즈 ｏｔｐ 메모리 장치
CN103971725B (zh) 基于电阻的随机存取存储器
JP2019160371A (ja) メモリ回路および電子機器
CN104051014A (zh) 具漏电流消除的otprom数组用于增强的电熔线感测
CN108335712B (zh) 具有抗干扰非易失性锁存器备份的易失性锁存器电路
JPH07334988A (ja) プログラマブル半導体集積回路
US7304879B2 (en) Non-volatile memory element capable of storing irreversible complementary data
CN114664346A (zh) 一种反熔丝存储阵列电路及其操作方法以及存储器
KR20130056544A (ko) 이퓨즈 방식의 오티피 메모리
JP2005235244A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant