JPH07334988A - プログラマブル半導体集積回路 - Google Patents

プログラマブル半導体集積回路

Info

Publication number
JPH07334988A
JPH07334988A JP6122722A JP12272294A JPH07334988A JP H07334988 A JPH07334988 A JP H07334988A JP 6122722 A JP6122722 A JP 6122722A JP 12272294 A JP12272294 A JP 12272294A JP H07334988 A JPH07334988 A JP H07334988A
Authority
JP
Japan
Prior art keywords
node
transistor
programmable switch
programmable
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6122722A
Other languages
English (en)
Other versions
JP3081754B2 (ja
Inventor
Fumitoshi Hatori
鳥 文 敏 羽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP06122722A priority Critical patent/JP3081754B2/ja
Priority to US08/463,379 priority patent/US5550771A/en
Publication of JPH07334988A publication Critical patent/JPH07334988A/ja
Application granted granted Critical
Publication of JP3081754B2 publication Critical patent/JP3081754B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【目的】 面積効率及び配線リソース利用効率の高いプ
ログラマブル半導体集積回路を提供することを目的とす
る。 【構成】 第１及び第２のノードＮＤ１、ＮＤ２を有
し、定常状態においてこれらのノードからそれぞれ電源
電位、接地電位を出力する第１の安定回路１と、第３及
び第４のノードＮＤ３、ＮＤ４を有し、定常状態におい
てこれらのノードからそれぞれ接地電位、電源電位を出
力する第２の安定回路２と、第１の安定回路１のノード
対ＮＤ１，ＮＤ２と第２の安定回路２のノード対ＮＤ
３，ＮＤ４のうち選択的にいずれか一方あるいは両方を
第１及び第２のビット線ＢＬ／ＢＬに接続する制御回路
１１〜１４とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プログラム可能な半導
体集積回路に関する。
【０００２】
【従来の技術】近年、少量生産品や試作用ＩＣとして特
定用途向けＩＣ（以下、ＡＳＩＣ（Application Specif
ied IC）という）が幅広く用いられるに至っている。Ａ
ＳＩＣには、ゲートアレイ（以下、ＧＡという）やスタ
ンダードセル（以下、ＳＣという）のようにマスクレベ
ルで需要者の要求する仕様にカスタマイズされるもの
や、ＰＬＡ（Programmable logic Array）などのように
需要者の手元に渡った後にカスタマイズされるものがあ
る。
【０００３】ＧＡやＳＣには、任意の論理回路を実現す
ることができるという特徴があるが、開発費が高く開発
期間も長い。一方ＰＬＡは、コストが低く開発期間も短
いが実現可能な回路には制限がある。
【０００４】そこで、これら両者の短所を補うべくＧＡ
のように任意の論理回路を実現し、かつＰＬＡのように
需要者の手に渡った後にカスタマイズできるというフィ
ールドプログラマブルゲートアレイ（以下、ＦＰＧＡと
いう）と称される装置が開発されている。ＦＰＧＡに
は、単数又は複数のトランジスタから成る基本セルと、
基本セル間を接続するための配線及びプログラム素子が
予め配置されている。そして、需要者がプログラム素子
にプログラムすることで所望の機能を有する回路を得る
ものである。
【０００５】
【発明が解決しようとする課題】しかし、従来のＦＰＧ
Ａには、同じ機能を有する作付けの回路と比較すると面
積効率が低いという問題があった。特に、メモリ回路の
ように素子が規則的に配置されている回路を実現しよう
とすると、配線リソースの利用効率も低下するという問
題があった。
【０００６】本発明は上記事情に鑑みてなされたもの
で、特にメモリ回路を構成する際に面積効率及び配線リ
ソース利用効率の高いＦＰＧＡを提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明のプログラマブル
半導体集積回路は、第１及び第２のノードを有し、定常
状態においてこの第１及び第２のノードからそれぞれ電
源電位、接地電位を出力する第１の安定回路と、第３及
び第４のノードを有し、定常状態においてこの第３及び
第４のノードからそれぞれ接地電位、電源電位を出力す
る第２の安定回路と、前記第１の安定回路の前記第１及
び第２のノードから成るノード対と前記第２の安定回路
の前記第３及び第４のノードから成るノード対のうち選
択的にいずれか一方のノード対か、あるいは両方のノー
ド対を第１及び第２のビット線に接続させる制御回路と
から成る基本セルを備えたことを特徴とし、前記制御回
路の機能をプログラムすることにより、前記基本セルに
読み出し専用メモリセルあるいは、書き換え可能メモリ
セルのいずれか一方の機能を持たせることができる。
【０００８】例えば、前記制御回路を前記第１ノードと
前記第３のノードとの間に直列に接続された第１及び第
２のプログラマブルスイッチ素子と、前記第２のノード
と前記第４のノードとの間に直列に接続された第３及び
第４のプログラマブルスイッチ素子ならびに直列に接続
された前記第１のプログラマブル素子と、前記第２のプ
ログラマブル素子とを接続する第５のノードと、前記第
１のビット線とにソース・ドレインを接続された第１の
パストランジスタと、直列に接続された前記第３のプロ
グラマブル素子と、前記第４のプログラマブル素子とを
接続する第６のノードと、前記第２のビット線とにソー
ス・ドレインを接続された第２のパストランジスタによ
り構成し、前記第１から第４のプログラマブルスイッチ
素子に選択的にプログラムを行いそれぞれのインピーダ
ンスを設定することで、前記基本セルに読み出し専用メ
モリ、あるいは、書き換え可能メモリの機能を持たせそ
のデータと反転データを前記第１及び第２のビット線に
出力させることができる。
【０００９】具体的には、読み出し専用メモリセルとし
て用いる場合、前記第１及び第３のプログラマブルスイ
ッチ素子のみを低インピーダンス化するか、前記第２及
び第４のプログラマブル素子のみを低インピーダンス化
すれば良い。また、書き換え可能メモリセルとして用い
る場合は、前記第１〜第４のプログラマブル素子すべて
低インピーダンス化すれば良い。
【００１０】また、本発明のプログラマブル半導体集積
回路は、前記制御回路が前記第１のノードと前記第３の
ノードとの間に接続された第１のプログラマブルスイッ
チ素子と、前記第２のノードと前記第４のノードとの間
に接続された第２のプログラマブルスイッチ素子と、前
記第１のノードと前記第１のビット線とにソース・ドレ
インが接続された第１のトランジスタと、前記第２のノ
ードと前記第２のビット線とにソース・ドレインが接続
され、ゲートが前記第１のトランジスタのゲートと接続
された第２のトランジスタと、前記第３のノードと前記
第１のビット線とにソース・ドレインが接続された第３
のトランジスタと、前記第４のノードと前記第２のビッ
ト線とにソース・ドレインが接続され、ゲートが前記第
３のトランジスタのゲートと接続された第４のトランジ
スタと、前記第１のトランジスタのゲートと前記第３の
トランジスタのゲートとの間に直列に接続された第３及
び第４のプログラマブルスイッチ素子と、前記第２のト
ランジスタのゲートと前記第４のトランジスタのゲート
との間に直列に接続された第５及び第６のプログラマブ
ルスイッチ素子とを備え、直列に接続された前記第３の
プログラマブルスイッチ素子と、前記第４のプログラマ
ブルスイッチ素子とを接続する第５のノードは前記第１
〜第４のトランジスタをＯＦＦする電位に接続され、直
列に接続された前記第５のプログラマブルスイッチ素子
と、前記第６のプログラマブルスイッチ素子とを接続す
る第６のノードはワード線に接続されるものとして構成
し、前記第１から第６のプログラマブルスイッチ素子に
選択的にプログラムを行いそれぞれのインピーダンスを
設定することで、前記基本セルに読み出し専用メモリ、
あるいは書き換え可能メモリの機能を持たせ、そのデー
タと、反転データを前記第１及び第２のビット線に出力
させることができる。
【００１１】具体的には読み出し専用メモリセルとして
用いる場合は、前記第３及び第６のプログラマブルスイ
ッチ素子のみを低インピーダンス化するか、前記第４及
び第５のプログラマブル素子のみを低インピーダンス化
し、書き換え可能セルとして用いる場合は、前記第１及
び第２のプログラマブルスイッチ素子と、前記第５及び
第６のプログラマブルスイッチ素子を低インピーダンス
化すれば良い。
【００１２】また、前記第１の安定回路は、ソースが電
源電位に接続され、ドレインが第１のノードに接続さ
れ、ゲートが第２のノードに接続された第１のＰチャネ
ルトランジスタと、ソースが接地電位に接続され、ドレ
インが前記第２のノードに接続され、ゲートが前記第１
のノードに接続された第１のＮチャネルトランジスタと
を有し、定常状態において前記第１及び第２のノードか
らそれぞれ電源電位及び接地電位を出力し、前記第２の
安定回路は、ソースが接地電位に接続され、ゲートが第
３のノードに接続され、ドレインが第４のノードに接続
された第２のＰチャネルトランジスタと、ソースが電源
電位に接続され、ドレインが前記第３のノードに接続さ
れ、ゲートが前記第４のノードに接続された第２のＮチ
ャネルトランジスタとを有し、定常状態において前記第
３及び第４のノードからそれぞれ接地電位及び電源電位
を出力するものであってもよい。
【００１３】前記プログラマブルスイッチ手段として
は、プログラム後に不可逆的にインピーダンスが低くな
る素子を用いてもよく、あるいはプログラム後に不可逆
的にインピーダンスが高くなる素子であってもよい。
【００１４】
【作用】２種類の安定回路と、これらの安定回路とビッ
ト線、反転ビット線を接続する、機能をプログラムする
ことのできる制御回路により構成される基本セルによ
り、読み出し専用メモリ、書き換え可能メモリの機能を
構成する際に面積効率、配線リソース使用効率を向上さ
せることができる。
【００１５】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
【００１６】先ず、セルの基本要素として用いる第１及
び第２の安定回路の構成をそれぞれ図２及び図３に示
す。
【００１７】図２に示されたように、第１の安定回路は
Ｐチャネル形ＭＯＳトランジスタＰ１とＮチャネル形Ｍ
ＯＳトランジスタＮ１とを有し、Ｐチャネルトランジス
タＰ１のソースは電源電圧ＶDD端子に接続され、Ｎチャ
ネルトランジスタＮ１のソースは接地電圧Ｖss端子に接
続されている。また、ＰチャネルトランジスタＰ１のゲ
ートはＮチャネルトランジスタＮ１のドレインと共にノ
ードＮＤ２に接続され、ＮチャネルトランジスタＮ１の
ゲートはＰチャネルトランジスタＰ１のドレインと共に
ノードＮＤ１に接続されている。このような第１の安定
回路は、ノードＮＤ１の電位が電源電圧ＶDDに、ノード
ＮＤ２の電位が接地電圧Ｖssになると安定した定常状態
になる。言い換えると、第１の安定回路は定常状態にお
いて、左側のノードＮＤ１から電源電圧ＶDD、右側のノ
ードＮＤ２から接地電圧Ｖssを出力する。
【００１８】図３に示された第２の安定回路はＰチャネ
ルトランジスタＰ２及びＮチャネルトランジスタＮ２を
有し、ＰチャネルトランジスタＰ２のソースは電源電圧
ＶDD端子にＮチャネルトランジスタＮ２のソースは接地
電圧Ｖss端子にそれぞれ接続され、Ｐチャネルトランジ
スタＰ２のゲートはＮチャネルトランジスタＮ２のドレ
インと共にノードＮＤ３に接続され、Ｎチャネルトラン
ジスタＮ２のゲートはＰチャネルトランジスタＰ２のド
レインと共にノードＮＤ４に接続されている。第２の安
定回路は定常状態において、左側のノードＮＤ３の電位
が接地電圧Ｖssに、右側のノードＮＤ４の電位が電源電
圧ＶDDを出力する。
【００１９】本発明の第１の実施例によるＦＰＧＡは、
図１に示されるような構成のメモリ専用の基本セルを備
えている。この基本セルでは上述した第１の安定回路１
のノードＮＤ１と第２の安定回路２のノードＮＤ３と
が、直列接続されたプログラマブルスイッチ素子１１及
び１２を介して接続され、第１の安定回路１のノードＮ
Ｄ２と第２の安定回路２のノードＮＤ４とが直列に接続
されたプログラマブルスイッチ素子１３及び１４を介し
て接続される。さらに、プログラマブルスイッチ素子１
１及び１２を接続するノードＮＤ５と第１のビット線Ｂ
Ｌとの間にデータ書き込み／読み出し用のＮチャネルト
ランジスタＮ３のソース・ドレインが接続され、プログ
ラマブルスイッチ素子１３及び１４を接続するノードＮ
Ｄ６と第２のビット線／ＢＬとの間に同じくデータ書き
込み／読み出し用のＮチャネルトランジスタＮ４のソー
ス・ドレインが接続されている。トランジスタＮ３及び
Ｎ４のゲートは、共通のワード線ＷＬに接続されてい
る。
【００２０】ここで、プログラマブルスイッチ素子１１
〜１４は、プログラム前後でインピーダンスが大きく変
化するものであり、プログラム後にインピーダンスが小
さくなるものと大きくなるものとがある。図４に、プロ
グラム後にインピーダンスが小さくなるプログラマブル
スイッチ素子の一例として、アンチヒューズの等価回路
を示す。
【００２１】このプログラマブルスイッチ素子にプログ
ラムを行っていない時は、図４（ａ）右側の等価回路に
示されるように端子間のインピーダンスは抵抗Ｒにより
十分に大きい状態にある。一方、プログラマブルスイッ
チ素子にプログラムを行うと、図４（ｂ）右側の等価回
路に示されるように端子間のインピーダンスは、配線Ｌ
により短絡された状態へと遷移する。
【００２２】逆に、プログラム後にインピーダンスが大
きくなる素子では、プログラム前は配線Ｌにより端子間
が短絡された等価回路、プログラム後は十分に大きい抵
抗値を持つ抵抗Ｒで端子間が接続された等価回路とな
る。
【００２３】このような性質を有するプログラマブルス
イッチ素子１１〜１４にプログラムを行うか行わないか
の使い分けを行うことにより、それぞれのノードＮＤ１
〜ＮＤ６間の導通状態を制御することができる。
【００２４】従って、プログラマブルスイッチ素子１１
〜１４にプログラムを行いそのインピーダンスを適当に
設定することで、定常状態にある第１の安定回路１のノ
ード対ＮＤ１，ＮＤ２と定常状態にある第２の安定回路
のノード対ＮＤ３，ＮＤ４のうち一方を選択的にノード
ＮＤ５及びＮＤ６に接続することができる。これにより
読み出し専用メモリを構成することができる。たとえ
ば、ＮＤ１をＮＤ５にＮＤ２をＮＤ６に接続するように
プログラムを行い、ワード線を開けると、第１のビット
線ＢＬの電位は第２のビット線／ＢＬよりも高くなる。
一方、ＮＤ３をＮＤ５に、ＮＤ４をＮＤ６に接続するよ
うにプログラムを行い、ワード線を開けると、第１のビ
ット線ＢＬの電位は、第２のビット線／ＢＬの電位より
も低くなる。図示されていないセンスアンプにより、ビ
ット線ＢＬ，／ＢＬの相対的な電位差が検出されデータ
の読み出しが行われるこの２つの場合を「１」記憶状
態、「０」記憶状態に対応させると、読み出し専用メモ
リとなる。一方、前記ノードＮＤ１と、前記ノードＮＤ
３を前記ノードＮＤ５に接続し、前記ノードＮＤ２と前
記ノードＮＤ４を前記ノードＮＤ６に接続すると、前記
第１，第２の安定回路は全体として双安定回路となり、
書き換え可能メモリセルを構成することができる。
【００２５】図５に、第１の実施例を用いて読み出し専
用メモリ回路を構成した場合のプログラム状態を示す。
論理「１」のデータを書き込む場合は、図５（ａ）に示
されたようにプログラマブルスイッチ素子１１及び１３
を低インピーダンス状態になるようにプログラムする。
この状態で、読み出し時にワード線ＷＬを選択すると、
ビット線ＢＬの電位がビット線／ＢＬの電位よりも上昇
する。
【００２６】一方、論理「０」のデータを書込む場合
は、図５（ｂ）に示されたようにプログラマブルスイッ
チ素子１２及び１４を低インピーダンス状態にする。こ
の場合には、ワード線ＷＬを選択するとビット線ＢＬの
電位はビット線／ＢＬの電位よりも低くなる。このよう
なビット線対ＢＬ，／ＢＬの相対的な電位差を図示され
ていないセンスアンプにより検出する。
【００２７】プログラマブルスイッチ素子１１〜１４と
して、二端子を有し、その二端子間に高電圧なプログラ
ム電圧Ｖppを印加すると端子間が低インピーダンス状態
へ不可逆的に遷移するアンチヒューズを用いた場合にお
けるプログラム手順を図６を用いて説明する。このアン
チヒューズは、プログラム電圧Ｖppが印加されるとプロ
グラムされ、中間電圧Ｖpp／２ではプログラムされない
特性を有するものとする。
【００２８】論理「１」のデータを書込む場合は、図６
（ａ）に示されるように電圧を印加する。即ち、第１の
ビット線ＢＬを接地電圧Ｖssに、第２のビット線／ＢＬ
をプログラム電圧Ｖppに設定し、さらに第１の安定回路
１及び第２の安定回路２における電源電圧ＶDD端子にプ
ログラム電圧Ｖppを印加する。また、トランジスタＮ３
及びＮ４の閾値電圧をＶthとすると、ワード線ＷＬの電
位を電圧Ｖpp＋Ｖthに設定する。
【００２９】このような電圧を印加した状態では、トラ
ンジスタＮ３及びＮ４は共に導通状態にある。これによ
り、ノードＮＤ５の電位はビット線ＢＬと同様に接地電
圧Ｖssになり、ノードＮＤ６の電位はビット線／ＢＬの
電位と同様にプログラム電圧Ｖppになる。ノードＮＤ１
及びＮＤ４はプログラム電圧Ｖpp、ノードＮＤ２及びＮ
Ｄ３は接地電圧Ｖssになる。この結果、プログラマブル
スイッチ素子１１及び１３の両端にプログラム電圧Ｖpp
が印加され、両端が短絡される。一方プログラマブルス
イッチ素子１２及び１４の両端には電圧は印加されず、
ハイインピーダンス状態を維持する。これにより、論理
「１」のデータが書込まれたことになる。
【００３０】論理「０」データを書込むときは図６
（ｂ）に示されるように電圧を印加する。第１のビット
線ＢＬにプログラム電圧Ｖpp、第２のビット線／ＢＬに
接地電圧Ｖssを印加する。第１の安定回路１及び第２の
安定回路２における電源電圧ＶDD端子にプログラム電圧
Ｖppを印加し、ワード線ＷＬには電圧Ｖpp＋Ｖthを印加
する。トランジスタＮ３及びＮ４が共に導通し、ノード
ＮＤ５はプログラム電圧Ｖpp、ノードＮＤ６は接地電圧
Ｖssになる。ノードＮＤ１及びノードＮ４はプログラム
電圧Ｖpp、ノードＮＤ２及びＮＤ３は接地電位Ｖssであ
るのでプログラマブルスイッチ素子１２及び１４の両端
にプログラム電圧Ｖppが印加され、両端子の間がそれぞ
れ短絡された状態になり、プログラマブルスイッチ素子
１１及び１３はハイインピーダンス状態を維持する。こ
の結果、論理「０」のデータが書込まれたことになる。
【００３１】次に、第１の実施例を用いて書換可能なメ
モリ回路を構成する場合について述べる。この場合は、
図７に示されるようにプログラマブルスイッチ素子１１
〜１４が全て低インピーダンス状態になるようにプログ
ラムすればよい。
【００３２】この場合のプログラム手順を図８を用いて
説明する。先ず、図８（ａ）のように第１のビット線Ｂ
Ｌの電位を接地電圧Ｖss、第２のビット線／ＢＬの電位
をプログラム電圧Ｖppにする。第１及び第２の安定回路
１、２内の電源電圧ＶDD端子にプログラム電圧Ｖppを印
加し、ワード線ＷＬを電圧Ｖpp＋Ｖthに設定する。この
ときトランジスタＮ３及びＮ４が共に導通し、ノードＮ
Ｄ５は接地電圧ＶssにノードＮＤ６はプログラム電圧Ｖ
ppになる。一方ノードＮＤ１及びＮＤ４はプログラム電
圧Ｖpp、ノードＮＤ２及びＮＤ３は接地電圧Ｖssになる
ので、プログラマブルスイッチ素子１１及び１３の両端
にそれぞれプログラム電圧Ｖppが印加されて両端子間が
短絡する。
【００３３】この状態から、図８（ｂ）に示されるよう
にワード線ＷＬに接地電圧Ｖssを印加すると、トランジ
スタＮ３及びＮ４は、共に非導通状態に変化し、ノード
ＮＤ５はプログラム電圧Ｖppに、ノードＮＤ６は接地電
圧Ｖssへ変化する。ノードＮＤ３は接地電圧Ｖss、ノー
ドＮＤ４はプログラム電圧Ｖppを維持しており、プログ
ラマブルスイッチ素子１２及び１４の両端子間にそれぞ
れプログラム電圧Ｖppが印加されて短絡する。
【００３４】このような手順でプログラムが行われる
と、全てのプログラマブルスイッチ素子１１〜１４は短
絡状態になり、双安定回路として動作する書換可能なメ
モリ回路となる。
【００３５】このようにユーザにより構成された書き換
え可能メモリセルへの論理「０」データの書込みは、ビ
ット線ＢＬを接地電圧Ｖss、ビット線／ＢＬを電源電圧
ＶDD、ワード線ＷＬを電源電圧ＶDDにそれぞれ設定する
ことで行われる。また、論理「１」データの書込みは、
ビット線ＢＬを電源電圧ＶDD、ビット線／ＢＬを接地電
圧Ｖss、ワード線ＷＬを電源電圧ＶDDにそれぞれ設定す
ればよい。読み出し時にワード線ＷＬを立ち上げると、
ビット線対ＢＬ、／ＢＬ間に書込まれたデータに対応し
た電位差がセンスアンプにより検出される。
【００３６】本発明の第２の実施例の構成を図９に示
す。第１の安定回路１のノードＮＤ１及びＮＤ２と、第
２の安定回路２のノードＮＤ３及びＮＤ４の間にそれぞ
れプログラマブルスイッチ素子２５、２６が接続されて
いる。ノードＮＤ１と第１のビット線ＢＬとに書き込み
／読み出し用のＮチャネルトランジスタＮ１１のソース
・ドレインが接続され、同様にノードＮＤ２と第２のビ
ット線／ＢＬとにＮチャネルトランジスタＮ１２のソー
ス・ドレインが接続され、ノードＮＤ３と第１のビット
線ＢＬとにＮチャネルトランジスタＮ１３のソース・ド
レインが接続され、ノードＮＤ４と第２のビット線／Ｂ
ＬとにＮチャネルトランジスタＮ１４のソース・ドレイ
ンが接続されている。トランジスタＮ１１のゲートとト
ランジスタＮ１２のゲートとが接続され、トランジスタ
Ｎ１３のゲートとトランジスタＮ１４のゲートとが接続
されている。トランジスタＮ１１のゲートとトランジス
タＮ１３のゲートとの間に、プログラマブルスイッチ素
子２１及び２２が直列に接続され、トランジスタＮ１２
のゲートとトランジスタＮ１４のゲートとの間にプログ
ラマブルスイッチ素子２３及び２４が直列に接続されて
いる。プログラマブルスイッチ素子と２１と、プログラ
マブルスイッチ素子２２の接続ノードＮＤ１５は、接地
電位に接続されており、プログラマブルスイッチ素子２
３とプログラマブルスイッチ素子２４の接続ノードＮＤ
１６はワード線ＷＬに接続されている。これらのプログ
ラマブルスイッチ素子２１〜２４にプログラムを行うこ
とで、トランジスタＮ１１〜Ｎ１４のゲートをワード線
ＷＬ又は接地線ＧＬのいずれかにプログラマブルに接続
することができる。
【００３７】第２の実施例を用いて読み出し専用メモリ
回路を構成する場合について、図１０を用いて述べる。
論理「１」データを書込む場合は、図１０（ａ）に示さ
れるように、プログラマブルスイッチ素子２２及び２３
が短絡するように電圧を印加する。具体的なプログラム
手順については後述する。論理「１」データが書込まれ
た状態からデータの読み出しを行うためにワード線ＷＬ
を立ち上げると、第１のビット線ＢＬの電位が第２のビ
ット線／ＢＬよりも上昇する。一方、論理「０」データ
を書込むときは、図１０（ｂ）に示されるようにプログ
ラマブルスイッチ素子２１及び２４が短絡するように電
圧を印加する。この状態でワード線ＷＬを立ち上げる
と、第１のビット線ＢＬの電位は第２のビット線／ＢＬ
よりも低くなる。図示されていないセンスアンプによ
り、ビット線ＢＬ、／ＢＬの相対的な電位差が検出され
データの読み出しが行われる 論理「１」データを書込むときのプログラム手順につい
て、図１１（ａ）を参照して説明する。ここで、Ｎチャ
ネルトランジスタＮ１５及びＮ１６はプログラム用トラ
ンジスタに相当し、ゲートは共にゲート制御線ＧＣＬに
接続され、ソースはノードＮＤ１２、ＮＤ１４にそれぞ
れ接続され、ドレインはそれぞれプログラム電圧供給線
ＰＬ１、ＰＬ２に接続されている。ゲート制御線ＧＣＬ
には電圧Ｖpp＋Ｖth、プログラム電圧供給線ＰＬ１、Ｐ
Ｌ２にはそれぞれ接地電圧Ｖss、プログラム電圧Ｖppを
印加する。ワード線ＷＬにはプログラム電圧Ｖppを印加
し、接地線ＧＬには接地電圧Ｖssを印加する。
【００３８】このように電圧を印加させると、プログラ
マブルスイッチ素子２２及び２３の両端にプログラム電
圧Ｖppが印加され短絡する。これにより、トランジスタ
Ｎ１１及びＮ１２はワード線ＷＬにより導通が制御さ
れ、トランジスタＮ１３及びＮ１４はワード線ＷＬの電
位とは無関係にオフ状態を維持する。読み出し時にワー
ド線ＷＬが立ち上がると、トランジスタＮ１１及びＮ１
２がオンし、第１のビット線ＢＬの電位は第２のビット
線／ＢＬの電位よりも高くなり、論理「１」データが読
み出される。
【００３９】論理「０」データを書込むときは、図１１
（ｂ）のように電圧を印加する。ゲート制御線ＧＣＬに
電圧Ｖpp＋Ｖth、プログラム電圧供給線ＰＬ１、ＰＬ２
にそれぞれプログラム電圧Ｖpp、接地電圧Ｖssを印加す
る。ワード線ＷＬにはプログラム電圧Ｖpp、接地線ＧＬ
には接地電圧Ｖssを印加する。このように電圧を印加す
ると、プログラマブルスイッチ素子２１及び２４の両端
にプログラム電圧Ｖppが印加されて短絡する。プログラ
ム後には、トランジスタＮ１１及びＮ１２はワード線Ｗ
Ｌの電圧とは無関係にオフ状態を維持し、トランジスタ
Ｎ１３及びＮ１４はワード線ＷＬにより導通が制御され
る。読み出し時にワード線ＷＬが立ち上がると、トラン
ジスタＮ１３及びＮ１４が導通し、第１のビット線ＢＬ
は第２のビット線／ＢＬよりも電位が低くなる。このよ
うにして、論理「０」のデータが読み出される。
【００４０】第２の実施例を用いて書き換え可能なメモ
リ回路を構成する場合は、図１２に示されるように、プ
ログラマブルスイッチ素子２３〜２６が低インピーダン
スになるようにプログラムを行う。このときのプログラ
ム手順を図１３に示す。
【００４１】先ず、図１３（ａ）に示されるように、ゲ
ート制御線ＧＣＬに電圧Ｖpp＋Ｖth、プログラム電圧供
給線ＰＬ１、ＰＬ２に接地電圧Ｖssを印加する。ワード
線ＷＬにプログラム電圧Ｖpp、接地線ＧＬにＶpp／２を
印加する。プログラマブルスイッチ素子２３及び２４の
両端にプログラム電圧Ｖppが印加されて短絡する。
【００４２】次に、図１３（ｂ）に示されるように、第
１，第２の安定回路１、２内の電源電圧ＶDD端子にプロ
グラム電圧Ｖpp、ゲート制御線ＧＣＬに接地電圧Ｖssを
印加する。またワード線ＷＬ、接地線ＧＬを共に接地電
位Ｖssとする。このとき、トランジスタＮ１１〜Ｎ１６
が全て非導通状態になり、ノードＮＤ１、ノードＮＤ４
はプログラム電圧Ｖpp、ノードＮＤ２及びＮＤ３は接地
電圧Ｖssになる。プログラマブルスイッチ素子２５及び
２６の両端にプログラム電圧Ｖppが印加されて短絡す
る。この結果、プログラマブルスイッチ素子２３〜２６
が短絡し、双安定回路として動作する書き換えメモリ回
路が実現する。
【００４３】論理「０」データを書込むときは、第１の
ビット線ＢＬを接地電圧Ｖssに第２のビット線／ＢＬを
電源電圧ＶDDに設定し、ワード線ＷＬにＶDDを与えてト
ランジスタＮ１１〜Ｎ１４を導通させる。
【００４４】論理「１」データを書込むときは、ビット
線ＢＬを電源電圧ＶDDにビット線／ＢＬを接地電圧Ｖss
に設定し、ワード線ＷＬにＶDDを与えてトランジスタＮ
１１〜Ｎ１４を導通させる。そして、読み出し時にワー
ド線ＷＬを立ち上げると、第１のビット線ＢＬ、第２の
ビット線／ＢＬの間に、書込まれたデータに応じた電位
差が生じ、この電位差を図示されていないセンスアンプ
により検出する。
【００４５】以上、第１及び第２の実施例によるＦＰＧ
Ａを用いて、それぞれ読み出し専用メモリ回路、又は書
き換え可能メモリ回路を実現した場合の構成及び動作な
らびにプログラム方法について説明した。これらの実施
例は、メモリ回路を構成するための基本セルとして、従
来のＦＰＧＡセルを構成するトランジスタよりも少い数
のトランジスタで構成できる第１、第２の安定回路を専
用のセルとして用いるため、メモリ回路を実現する上で
従来のＦＰＧＡよりも面積効率及び配線リソース利用効
率を向上させることができる。
【００４６】上述した実施例は一例であり、本発明を限
定するものではない。例えば、実施例ではいずれも書込
み／読み出し用トランジスタとしてＮチャネルトランジ
スタを用いているが、Ｐチャネルトランジスタを用いる
こともできる。また、プログラマブルスイッチ素子とし
て実施例ではアンチヒューズ素子を用いているが、逆に
プログラム後にハイインピーダンス状態になる素子を用
いることも可能である。さらに、図中に示された回路構
成に限定されることなく、本発明の要旨を逸脱しない範
囲で種々の変形が可能である。
【００４７】
【発明の効果】以上説明したように本発明のプログラマ
ブル半導体集積回路は、従来のＦＰＧＡの基本セルより
も少いトランジスタで構成できるメモリ専用セルを有し
ているので、メモリ回路を構成する際に面積利用効率な
らびに配線リソースの利用効率を向上させることができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるプログラマブル半
導体集積回路の構成を示す回路図。
【図２】同プログラマブル半導体集積回路において用い
る第１の安定回路の構成を示す回路図。
【図３】同プログラマブル半導体集積回路において用い
る第２の安定回路の構成を示す回路図。
【図４】同プログラマブル半導体集積回路において用い
るプログラマブルスイッチ素子のプログラム前後におけ
る等価回路を示す回路図。
【図５】本発明の第１の実施例を用いて読み出し専用メ
モリ回路を実現する時の構成を示す回路図。
【図６】本発明の第１の実施例をプログラムして読み出
し専用メモリ回路を実現する時の電圧の印加状態を示す
回路図。
【図７】本発明の第１の実施例を用いて書き換え可能メ
モリ回路を実現する時の構成を示す回路図。
【図８】本発明の第１の実施例をプログラムして書き換
え可能メモリ回路を実現する時の電圧の印加状態を示す
回路図。
【図９】本発明の第２の実施例によるプログラマブル半
導体集積回路の構成を示す回路図。
【図１０】本発明の第２の実施例を用いて読み出し専用
メモリ回路を実現する時の構成を示す回路図。
【図１１】本発明の第２の実施例をプログラムして読み
出し専用メモリ回路を実現する時の電圧の印加状態を示
す回路図。
【図１２】本発明の第２の実施例を用いて書き換え可能
メモリ回路を実現する時の構成を示す回路図。
【図１３】本発明の第２の実施例をプログラムして書き
換え可能メモリ回路を実現する時の電圧の印加状態を示
す回路図。
【符号の説明】
Ｐ１、Ｐ２ Ｐチャネルトランジスタ Ｎ１〜Ｎ４、Ｎ１１〜Ｎ１６ Ｎチャネルトランジスタ １１〜１４、２１〜２６ プログラマブルスイッチ素子 ＷＬ ワード線 ＢＬ、／ＢＬ ビット線 ＧＬ 接地線 ＧＣＬ ゲート制御線 ＰＬ１、ＰＬ２ プログラム電圧供給線

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】第１及び第２のノードを有し、定常状態に
    おいてこの第１及び第２のノードからそれぞれ電源電
    位、接地電位を出力する第１の安定回路と、 第３及び第４のノードを有し、定常状態においてこの第
    ３及び第４のノードからそれぞれ接地電位、電源電位を
    出力する第２の安定回路と、 前記第１の安定回路の前記第１及び第２のノードから成
    るノード対と前記第２の安定回路の前記第３及び第４の
    ノードから成るノード対のうち選択的にいずれか一方の
    ノード対を、あるいは両方のノード対を第１及び第２の
    ビット線に接続させる制御回路とからなる基本セルを備
    えたことを特徴とするプログラマブル半導体集積回路。
  2. 【請求項２】前記制御回路の機能を、プログラムするこ
    とにより、前記基本セルに、読み出し専用メモリセル、
    あるいは書き換え可能メモリセルのいずれか一方の機能
    を持たせることのできる請求項１記載のプログラマブル
    半導体集積回路。
  3. 【請求項３】前記制御回路は、前記第１のノードと前記
    第３のノードとの間に直列に接続された第１及び第２の
    プログラマブルスイッチ素子と、前記第２のノードと前
    記第４のノードとの間に直列に接続された第３及び第４
    のプログラマブルスイッチ素子とを備え、 直列に接続された前記第１のプログラマブルスイッチ素
    子と前記第２のプログラマブルスイッチ素子とを接続す
    る第５のノードと前記第１のビット線とにソース・ドレ
    インを接続された第１のパストランジスタと、直列に接
    続された前記第３のプログラマブルスイッチ素子と前記
    第４のプログラマブルスイッチ素子とを接続する第６の
    ノードと前記第２のビット線とにソース・ドレインを接
    続された第２のパストランジスタを備え、前記第１，第
    ２のトランジスタのゲートは共通のワード線に接続され
    ていることを特徴とする請求項１記載のプログラマブル
    半導体集積回路。
  4. 【請求項４】前記制御回路は、前記第１のノードと前記
    第３のノードとの間に直列に接続された第１及び第２の
    プログラマブルスイッチ素子と、前記第２のノードと前
    記第４のノードとの間に直列に接続された第３及び第４
    のプログラマブルスイッチ素子とを備え、 前記基本セルを読み出し専用メモリセルとして用いる場
    合、前記第１及び第３のプログラマブル素子のみを低イ
    ンピーダンス化するか、前記第２及び第４のプログラマ
    ブル素子のみを低インピーダンス化し、 前記基本セルを書き換え可能メモリセルとして用いる場
    合、前記第１の安定回路と前記第２の安定回路とで双安
    定回路が構成されるように前記第１から第４のプログラ
    マブルスイッチ素子全てを低インピーダンス化すること
    を特徴とする請求項１記載のプログラマブル半導体集積
    回路。
  5. 【請求項５】前記制御回路は、前記第１のノードと前記
    第３のノードとの間に接続された第１のプログラマブル
    スイッチ素子と、前記第２のノードと前記第４のノード
    との間に接続された第２のプログラマブルスイッチ素子
    と、 前記第１のノードと第１のビット線とにソース・ドレイ
    ンが接続された第１のトランジスタと、 前記第２のノードと第２のビット線とにソース・ドレイ
    ンが接続され、ゲートが前記第１のトランジスタのゲー
    トと接続された第２のトランジスタと、 前記第３のノードと第１のビット線とにソース・ドレイ
    ンが接続された第３のトランジスタと、 前記第４のノードと第２のビット線とにソース・ドレイ
    ンが接続され、ゲートが前記第３のトランジスタのゲー
    トと接続された第４のトランジスタと、 前記第１のトランジスタのゲートと前記第３のトランジ
    スタのゲートとの間に直列に接続された第３及び第４の
    プログラマブルスイッチ素子と、前記第２のトランジス
    タのゲートと前記第４のトランジスタのゲートとの間に
    直列に接続された第５及び第６のプログラマブルスイッ
    チ素子とを備え、直列に接続された前記第３のプログラ
    マブルスイッチ素子と前記第４のプログラマブルスイッ
    チ素子とを接続する第５のノードは、前記第１〜第４の
    トランジスタをＯＦＦとする電位に接続され、直列に接
    続された前記第５のプログラマブルスイッチ素子と前記
    第６のプログラマブルスイッチ素子とを接続する第６の
    ノードは、ワード線に接続されていることを特徴とする
    請求項１記載のプログラマブル半導体集積回路。
  6. 【請求項６】前記制御回路は、前記第１のノードと前記
    第３のノードとの間に接続された第１のプログラマブル
    スイッチ素子と、前記第２のノードと前記第４のノード
    との間に接続された第２のプログラマブルスイッチ素子
    と、 前記第１のノードと第１のビット線とにソース・ドレイ
    ンが接続された第１のトランジスタと、 前記第２のノードと第２のビット線とにソース・ドレイ
    ンが接続され、ゲートが前記第１のトランジスタのゲー
    トと接続された第２のトランジスタと、 前記第３のノードと第１のビット線とにソース・ドレイ
    ンが接続された第３のトランジスタと、 前記第４のノードと第２のビット線とにソース・ドレイ
    ンが接続され、ゲートが前記第３のトランジスタのゲー
    トと接続された第４のトランジスタと、 前記第１のトランジスタのゲートと前記第３のトランジ
    スタのゲートとの間に直列に接続された第３及び第４の
    プログラマブルスイッチ素子と、前記第２のトランジス
    タのゲートと前記第４のトランジスタのゲートとの間に
    直列に接続された第５及び第６のプログラマブルスイッ
    チ素子とを備え、直列に接続された前記第３のプログラ
    マブルスイッチ素子と前記第４のプログラマブルスイッ
    チ素子とを接続する第５のノードは、前記第１〜第４の
    トランジスタをＯＦＦとする電位に接続され、直列に接
    続された前記第５のプログラマブルスイッチ素子と前記
    第６のプログラマブルスイッチ素子とを接続する第６の
    ノードはワード線に接続されており、 前記セルを読み出し専用メモリセルとして用いる場合、
    前記第３及び第６のプログラマブルスイッチ素子のみを
    低インピーダンス化するか、前記第４及び第５のプログ
    ラマブルスイッチ素子のみを低インピーダンス化し、 前記セルを書き換え可能メモリセルとして用いる場合、
    前記第１及び第２のプログラマブルスイッチ素子と、前
    記第５及び第６のプログラマブルスイッチ素子を低イン
    ピーダンス化することを特徴とする請求項１記載のプロ
    グラマブル半導体集積回路。
  7. 【請求項７】前記第１の安定回路は、ソースが電源電位
    に接続され、ドレインが第１のノードに接続され、ゲー
    トが第２のノードに接続された第１のＰチャネルトラン
    ジスタと、ソースが接地電位に接続され、ドレインが前
    記第２のノードに接続され、ゲートが前記第１のノード
    に接続された第１のＮチャネルトランジスタとを有し、
    定常状態において前記第１及び第２のノードからそれぞ
    れ電源電位及び接地電位を出力し、 前記第２の安定回路は、ソースが接地電位に接続され、
    ゲートが第３のノードに接続され、ドレインが第４のノ
    ードに接続された第２のＰチャネルトランジスタと、ソ
    ースが接地電位に接続され、ドレインが前記第３のノー
    ドに接続され、ゲートが前記第４のノードに接続された
    第２のＮチャネルトランジスタとを有し、定常状態にお
    いて前記第３及び第４のノードからそれぞれ接地電位及
    び電源電位を出力することを特徴とする請求項１ないし
    ６のいずれかに記載のプログラマブル半導体集積回路。
  8. 【請求項８】前記プログラマブルスイッチ手段は、プロ
    グラム後に不可逆的にインピーダンスが低くなる素子で
    あることを特徴とする請求項１ないし７のいずれかに記
    載のプログラマブル半導体集積回路。
  9. 【請求項９】前記プログラマブルスイッチ手段は、プロ
    グラム後に不可逆的にインピーダンスが高くなる素子で
    あることを特徴とする請求項１ないし７のいずれかに記
    載のプログラマブル半導体集積回路。
JP06122722A 1994-06-03 1994-06-03 プログラマブル半導体集積回路 Expired - Fee Related JP3081754B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP06122722A JP3081754B2 (ja) 1994-06-03 1994-06-03 プログラマブル半導体集積回路
US08/463,379 US5550771A (en) 1994-06-03 1995-06-05 Programmable semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06122722A JP3081754B2 (ja) 1994-06-03 1994-06-03 プログラマブル半導体集積回路

Publications (2)

Publication Number Publication Date
JPH07334988A true JPH07334988A (ja) 1995-12-22
JP3081754B2 JP3081754B2 (ja) 2000-08-28

Family

ID=14842976

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06122722A Expired - Fee Related JP3081754B2 (ja) 1994-06-03 1994-06-03 プログラマブル半導体集積回路

Country Status (2)

Country Link
US (1) US5550771A (ja)
JP (1) JP3081754B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477165A (en) 1986-09-19 1995-12-19 Actel Corporation Programmable logic module and architecture for field programmable gate array device
US5198705A (en) 1990-05-11 1993-03-30 Actel Corporation Logic module with configurable combinational and sequential blocks
US5764079A (en) * 1996-03-11 1998-06-09 Altera Corporation Sample and load scheme for observability of internal nodes in a PLD
US5936426A (en) 1997-02-03 1999-08-10 Actel Corporation Logic function module for field programmable array
US6040991A (en) * 1999-01-04 2000-03-21 International Business Machines Corporation SRAM memory cell having reduced surface area
JP3326560B2 (ja) * 2000-03-21 2002-09-24 日本テキサス・インスツルメンツ株式会社 半導体メモリ装置
US6208572B1 (en) 2000-06-12 2001-03-27 International Business Machines Corporation Semiconductor memory device having resistive bitline contact testing

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046044A (en) * 1988-12-21 1991-09-03 Texas Instruments Incorporated SEU hardened memory cell
JPH0799630B2 (ja) * 1990-09-11 1995-10-25 株式会社東芝 スタティック型半導体記憶装置
US5408138A (en) * 1993-10-04 1995-04-18 Motorola, Inc. Flip flop circuit and method therefor

Also Published As

Publication number Publication date
JP3081754B2 (ja) 2000-08-28
US5550771A (en) 1996-08-27

Similar Documents

Publication Publication Date Title
TWI485705B (zh) 具備列式讀取及／或寫入輔助電路之記憶體電路
US7957177B2 (en) Static random-access memory with boosted voltages
US9548131B1 (en) Reduced power read sensing for one-time programmable memories
US7339848B1 (en) Anti-fuse latch circuit and method including self-test
EP0805454A1 (en) Sensing circuit for reading and verifying the content of a memory cell
EP0028935A2 (en) Nonvolatile semiconductor memory circuits
JPH0823080A (ja) メモリ装置の製造方法およびメモリセル
KR100310358B1 (ko) 제로(0)전력으로고속프로그램가능한회로장치구조
JPH02294992A (ja) スタテイツクメモリセル
KR20070069173A (ko) 1회 프로그램 가능〔ｏｔｐ〕 래치 및 방법
US6744659B1 (en) Source-biased memory cell array
US7075842B2 (en) Differential current-mode sensing methods and apparatuses for memories
JP4247510B2 (ja) 混成メモリ装置
JP2835453B2 (ja) 故障許容差動メモリ素子及び感知方法
JP3081754B2 (ja) プログラマブル半導体集積回路
US5361229A (en) Precharging bitlines for robust reading of latch data
JP3607575B2 (ja) 書込可能な読出専用メモリ
JPH0648596B2 (ja) 基準電圧発生回路及びその制御方法
KR100327781B1 (ko) 반도체메모리장치
KR0164808B1 (ko) 반도체 메모리 장치의 센스앰프 회로
US6888748B2 (en) Programmable circuit and its method of operation
JPH03235297A (ja) 半導体集積回路
US8680887B2 (en) Nonvolatile configuration memory
US6185130B1 (en) Programmable current source
CN114627945B (zh) eFuse存储单元和eFuse系统

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090623

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees