CN1351380A - 利用超薄介质击穿现象的可再编程不挥发性存储器 - Google Patents
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Abstract
利用超薄介质击穿现象的可再编程不挥发性存储器,公开了一种可再编程不挥发性存储器阵列和构成这种存储器阵列的存储器单元。这些半导体存储器单元每一个都具有一个数据存储元件制作在一种超薄介质(比如一种栅氧化层)的周围。栅氧化层用于存储信息,其方法是给超薄介质加应力使其达到击穿(软击穿或硬击穿)以建立起存储器单元的漏泄电流电平。存储器单元通过感测单元吸收的电流实现读出。一种合适的超薄介质是厚度约为50埃或50埃以下的高质量栅氧化层,通常用目前流行的先进CMOS逻辑工艺都能制作。存储器单元通过给栅氧化层加应力直到出现软击穿来实现第一次编程,以后通过增加栅氧化层的击穿电压实现存储器单元的再编程。
Description
技术领域
本发明涉及到可再编程不挥发性存储器，更具体地讲，涉及到利用一种超薄介质(比如MOS栅介质)的击穿现象来存储数字信息的一种不挥发性可再编程半导体存储器。
背景技术
不挥发性存储器在去掉电源后仍能保持所保存的数据，这在许多种不同的计算机和其它电子设备中是需要的，或至少是高度期望的。一种通常的不挥发性存储器是可编程只读存储器(“PROM”)，它利用字线-位线交叉点元件如熔丝、反熔丝，和俘获电荷器件如浮置栅雪崩注入金属氧化物半导体(“FAMOS”)晶体管来存储逻辑信息。PROM通常是不可再编程的。
2001年4月10日颁发给Reisinger等人的一项美国专利(专利号：6,215,140)所披露的利用电容中二氧化硅层的击穿来存储数字数据的一种PROM单元就是一个例子。Reisinger等人披露的基本PROM使用一个氧化物电容和一个结型二极管进行一系列组合作为交叉点元件。一个完好无损的电容代表逻辑值0，一个被电击穿的电容代表逻辑值1。二氧化硅层的厚度被调节到能够获得所需要的性能规范。二氧化硅的击穿电荷大约为10C/cm2(库仑/cm2)。如果给厚度为10nm的电容介质加上一个10V的电压(获得的场强是10mV/cm)，就会有一个1mA/cm2左右的电流流动。在10V的电压下，一个存储器单元就有大量的时间完成编程。然而，为了减少在电击穿时出现大的功率损失，将电容的介质设计得更薄一些更为有利。例如，电容介质厚度为3到4nm的一个存储器单元结构可在1.5V左右的电压下工作。电容介质在这个电压下还不会击穿，所以1.5V对于读出存储器单元的数据来说是足够的。数据在比如5V电压下存储，在这种情况下，一个存储器单元结构中一个单元串可在1毫秒左右时间内完成编程。在这种情况下出现的能量损失约为50瓦(10库仑×5V)/cm2电容介质。如果所期望的功率损失是0.5W左右，完成一个一千兆位的存储器的编程需要100秒左右。如果能够允许更大的功率损失，相应地编程就会进行得更快一些。
有些种类的不挥发性存储器可以重复编程和擦除，包括通过称为EPROM的可擦除可编程只读半导体存储器，和通常称为EEPROM的电可擦可编只读半导体存储器。EPROM存储器通过用紫外光擦除，用各种电压进行编程；而EEPROM存储器的擦除和编程都是用各种电压来完成。EPROMs和EEPROMs都有适当的结构(通常称为浮置栅)根据它上面待存储的数据进行充电和放电。浮置栅上的电荷建立起器件的阈值电压，即VT。当存储器被读出时，浮置栅上的电荷就被感测以判定其中存储的数据。一般在这些种类的存储器单元中所作的研究努力都是致力于尽量减小栅氧化层的应力。
有一种器件称为金属氮化物氧化物硅(“MNOS”)器件，它有一个沟道位于一个源极和一个漏极之间的硅中，上面重叠有一个由一层二氧化硅层、一层氮化硅层和一层铝层构成的栅极结构。通过给栅极加上适当的电压脉冲，MNOS器件就可以在两种阈值电压态VTH(high)和VTH(low)之间转换，从而使电子被俘获在氧化物-氮化物栅极结构中(VTH(high))或从氧化物-氮化物栅极结构中被驱赶出来(VTH(low))。一般在这些种类的存储器单元中所作的研究努力都是致力于尽量减小栅氧化层的应力。
1977年7月19日颁发给Hoffman等人的一项美国专利(专利号：4,037,243)披露了利用一种栅控二极管的栅极存储的电荷来存储逻辑值0和1的一种结击穿存储器单元。电荷通过利用栅控二极管的p-型电极和栅电极之间形成的一个电容保存在栅极上。在电容中通过使用由二氧化硅层和氮化硅层代替二氧化硅形成的一种复合介质使电荷存储得到增强。给栅控二极管的电极加上一个擦除电压就使二氧化硅-氮化硅界面充满负电荷，这种负电荷在完成擦除操作以后仍得到保持。这种负的界面电荷使栅控二极管即使在去除了擦除电压以后也处在一种感应的结模式下工作。当栅控二极管在以后被读出时，它的沟道就表现出场感应结击穿而出现饱和电流流动。场感应结击穿电压低于金相结击穿电压。然而，给栅控二极管的电极加上一个写电压就使二氧化硅-氮化硅界面充满正电荷，这种正电荷在完成写操作后仍得到保持。当栅控二极管在以后被读出时，就不会有击穿，因为没有沟道存在。只有一个微弱的电流流动。感测出的不同电流就指示出不同的逻辑态。
制造各种不挥发性存储器所用的各种工艺在改进方面总的说来落后于广泛使用的工艺，比如先进的CMOS逻辑工艺。像制作快闪EEPROM那样的器件工艺，为了制作高压发生电路所需要的各种特殊区域和结构、三阱、浮置栅、ONO层、和这种器件中一般看到的特殊源结和漏结，比起标准的先进CMOS逻辑工艺来，所使用的光刻步骤要多30％。相应地，制作快闪器件的工艺比起标准的先进CMOS逻辑工艺来要落后一到两代，而每块圆片的制作成本要贵大约30％。作为另一个例子，制作反熔丝的工艺自然是适合于制作反熔丝结构和高压电路了，但比起标准的先进CMOS工艺来也要落后一代左右。
一般，在制作金属-氧化物-硅(MOS)器件如电容和晶体管所使用的二氧化硅层的时候要特别细心。为了保证二氧化硅层在制造过程中或以后集成电路的正常运行中不至遭受应力影响，以便使器件获得所期望的特性而且这些特性不随时间而衰降，这种高度的细心是必要的。1993年8月13日颁发给Kuroda的一项美国专利(专利号：5,241,200)所披露的在制造过程中所采取的细心程度就是一个例子。Kuroda披露了在一种圆片制造工艺中使用一扩散层和一个旁接结构来使字线中的累积电荷放电。避免这种电荷累积保证了不至给栅绝缘膜加上大的电场，从而避免了那些使用字线作为栅极引出连线的晶体管发生特性变化和栅绝缘膜的衰降和击穿。2001年6月19日颁发给Tamura等人的一项美国专利(专利号：6,249,472)披露了在电路设计中为避免一种晶体管的二氧化硅层在正常的集成电路运行中遭受应力影响所采取的细心程度也是一个例子。Tamura等人披露了一种反熔丝电路，该电路的反熔丝在一项体现中与一只p-沟MOS晶体管串接在一起，在另一项体现中与一只n-沟MOS晶体管串接在一起。虽然制作反熔丝不需要制作反熔丝电路通常所需要的附加膜制作工艺，但Tamura等人却遇到了另一个问题。当反熔丝被短路引出时，被串接的晶体管就暴露于足以击穿晶体管二氧化硅层的一个高压下。Tamura等人披露了给电路增加另一只晶体管来避免使第一只晶体管暴露于击穿电位。
发明内容
本发明的内容是：可用于一种存储器阵列、具有选线和存取线的一种可再编程存储器单元，其特征是：这种存储器单元包括：
一个MOS场效应晶体管，该晶体管具有一个栅极，栅极下面有一层栅介质，在栅介质和栅极下面具有相互隔开并在其间确定一个沟道区的第1和第2掺杂半导体区；
一个MOS数据存储元件，该数据存储元件有一个导电结构，在导电结构下面有一层超薄介质，在超薄介质和导电结构下面有第1掺杂半导体区，MOS数据存储元件的第1掺杂半导体区与MOS场效应晶体管的第1掺杂半导体区连接在一起，所说的超薄介质能够有选择地被击穿到许多击穿态中的一种状态；
与MOS场效应晶体管的栅极连在一起的一段选线；
与MOS场效应晶体管的第2掺杂半导体区连在一起的第1段存取线；
和与MOS存储元件的导电结构连在一起的第2段存取线。
该存储器单元中：每一个MOS数据存储元件在超薄介质和导电结构下面有一个反型-允许区与MOS数据存储元件的第1掺杂区邻接。
该存储器单元中：每一个MOS数据存储元件在超薄介质和导电结构下面有一个第2掺杂区与MOS数据存储元件的第1掺杂区集成在一起。
该存储器单元中：MOS场效应晶体管的栅介质和MOS数据存储元件的超薄介质是用一共同的超薄栅氧化层形成的。
该存储器单元中：MOS场效应晶体管的栅介质比MOS数据存储元件的超薄介质厚。
本发明的另一内容是：操作一种可再编程存储器阵列的一种方法，其特征是这种可再编程存储器阵列包括：大量的行线、大量的列线、至少一条源线、和位于行线和列线各自交叉点的大量存储器单元，每一个存储器单元有一个MOS场效应晶体管与位于一条列线和至少一条源线之间的一个MOS数据存储器元件串联在一起，MOS晶体管的栅极与其中一条行线连在一起，MOS数据存储元件有一超薄介质用于物理数据存储，所说的超薄介质能够被有选择地击穿到许多击穿态中的一种状态，该方法包括：
给被选择的一条行线加上第一个电压开启那些栅极与被选择的行线连在一起的每一个MOS场效应晶体管；
给被选择的一条列线加上第二个电压；
并给至少一条源线加上第三个电压；
其中第二个电压和第三个电压使与选择的行线和选择的列线连在一起的存储器单元的超薄介质两端产生一个电位差，这个电位差足以将存储器单元的超薄介质击穿到许多击穿态的一种状态。
该方法中，所说的存储器单元通过给超薄介质两端加上第二个电位差使超薄介质击穿到所说的许多击穿态中的另一种状态来实现再编程。
该方法中，第二个电位差大于所说的电位差。
该方法中，所说的存储器单元通过给超薄介质两端加上所说的电位差再经历一段时间进一步将超薄介质击穿到所说的许多击穿态中的另一种状态来实现再编程。
该方法中，所说的存储器单元通过给超薄介质两端加上第二个电位差再经历一段时间使超薄介质进一步击穿到所说的许多击穿态中的一种状态来实现再编程。
该方法中，所说的存储器单元通过增大加在所说选择的行线上的第一个电压来增大击穿电流将超薄介质击穿到所说的许多击穿态中的一种状态来实现再编程。
该方法中，所说的存储器单元通过以下方法来实现读出，即检测通过所说的MOS数据存储元件的电流大小、当所说的电流大于一个预定临界值时就判定存储器单元已被编程。
所说的存储器单元通过增大所说的预定临界值来实现擦除。
本发明的另一内容是：一种可再编程存储器阵列，其特征是该阵列包括大量行线、大量列线、至少一条共用线和位于存储器的行线和列线各自交叉点的大量存储器单元，每一个存储器单元包括：
一个MOS场效应晶体管，该晶体管有一个栅极，栅极下面有一层栅介质，在栅介质和栅极下面具有相互隔开并在其间确定一沟道区的第1和第2掺杂半导体区；
和一个MOS数据存储元件，该存储元件有一个导电结构，在导电结构下面有一层超薄介质，在超薄介质和导电结构下面有一个第1掺杂半导体区，MOS数据存储元件的第1掺杂半导体区与MOS场效应晶体管的第1掺杂半导体区连在一起，所说的超薄介质能够被有选择地击穿到许多击穿态中的一种状态；
其中存储器的一条列线与MOS场效应晶体管的第2掺杂半导体区或者与MOS数据存储元件的导电结构连在一起，至少一条共用线中的一条与MOS数据存储元件的导电结构或者与MOS场效应晶体管的第2掺杂半导体区连在一起。
该存储器阵列中，每一个MOS数据存储元件在超薄介质和导电结构下面有一个反型-允许区与MOS数据存储元件的第1掺杂区邻接。
该存储器阵列中，每一个MOS数据存储元件在超薄介质和导电结构下面有一个第2掺杂区与MOS数据存储元件的第1掺杂区集成在一起。
该存储器阵列中，MOS场效应晶体管的栅介质和MOS数据存储元件的超薄介质是用一共同的超薄栅氧化层形成的。
本发明的另一内容是：一种可再编程存储器阵列，其特征是该阵列包括大量的行线、大量的列线、至少一条共用线、和位于行线和列线各自交叉点的大量存储器单元，每一个存储器单元有一个选择晶体管与位于一条列线和至少一条共用线中的一条之间的一个数据存储元件串联在一起，选择晶体管的栅极与其中一条行线连在一起，数据存储元件有一层超薄介质用于物理数据存储，所说的超薄介质能够被有选择地击穿到许多击穿态中的一种状态。
该存储器阵列中，数据存储元件是一种MOS半晶体管。
该存储器阵列中，数据存储元件是一种MOS电容。
本发明的另一内容是：一种可再编程不挥发性存储器单元，其特征是该存储器单元有一个选择晶体管与一个数据存储元件串联在一起，数据存储元件有一个导电结构，在所说的导电结构下面有一层超薄介质用于物理数据存储，在超薄介质和导电结构下面有一个第1掺杂半导体区，所说的选择晶体管的栅极可以通过控制来寻址所说的存储器单元，所说的超薄介质能够被有选择地击穿到许多击穿态中的一种状态。
该存储器单元中，数据存储元件是一种MOS半晶体管。
该存储器单元中，数据存储元件是一种MOS电容。
该存储器单元中，所说的存储器单元通过在所说的导电结构和所说的第1掺杂半导体区之间加一个电压使所说的超薄介质击穿到所说的许多击穿态中的一种状态来实现编程。
该存储器单元中，所说的存储器单元通过在所说的导电结构和所说的第1掺杂半导体区之间加上一个电压时感测通过所说的数据存储元件的电流来实现读出。
该存储器单元具有一种电路，该电路能够给所说的选择晶体管的栅极加上一个可变电压将所说的超薄介质击穿到许多击穿态中的一种状态。
该存储器单元具有能够判定通过所说的数据存储元件的电流大小的电流感测电路，如果电流大于一个预定的临界值，所说的电流感测电路就指示出存储器单元已被编程，所说的存储器单元通过改变所说的预定临界值实现逻辑擦除。
本发明的另一内容是：一种可再编程MOS数据存储元件，其特征是该存储元件有一个导电结构，在导电结构下面有一层超薄介质，在超薄介质和导电结构下面有一个第1掺杂半导体区，所说的存储元件通过击穿所说的超薄介质实现编程，所说的存储元件通过感测通过所说的存储元件的电流实现读出，所说的超薄介质能够被有选择地击穿到许多击穿态中的一种状态。
该存储器单元中，所说的超薄介质是一种栅氧化层。
所说的栅氧化层小于50埃。
该存储器单元包括一种电路能够给所说的选择晶体管的栅极加上一个可变电压将所说的超薄介质有选择地击穿到许多击穿态中的一种状态。
该存储器单元有一种电流感测电路能够判定通过所说数据存储元件的电流大小，当电流大于一个预定临界值时所说的电流感测电路就能指示出存储器单元已被编程。
附图说明
图1根据本发明制作的一个存储器阵列的部分电路示意图。
图2图1表示的存储器阵列的部分局部布局图。
图3对应于图2的存储器阵列部分的集成电路结构断面图。
图4图3的集成电路的一个变种的断面图。
图5根据本发明制作的另一种存储器阵列的部分电路示意图。
图6图5表示的存储器阵列的部分局部布局图。
图7对应于图6的存储器阵列的部分集成电路结构的断面图。
图8电压值表。
图9电压值表。
图10电压值表。
图11一个实验结构的断面图。
图12示出恒定电压应力对于一超薄栅氧化层的影响的图。
图13示出一超薄栅氧化层在衰降过程中各个阶段的电流-电压特性的图。
图14示出在各种氧化层厚度的n-沟场效应晶体管(反型)上用半对数标度测量的63％分布的击穿时间对栅电压关系的图。
图15示出n型器件在检测出连续击穿事件后测量的电流-电压特性的图。
图16一个半导体存储器的示意框图。
具体实施方式
本发明是一种可再编程的不挥发性存储器单元和存储器阵列。不挥发性存储器由半导体存储器单元构成，存储器单元的数据存储元件制作在一种超薄介质比如一种栅氧化层周围用于存储信息，其方法是通过向超薄介质加应力达到击穿(软击穿或硬击穿)建立起存储器单元的漏泄电流电平。存储器单元通过感测单元吸收的电流读出。合适的超薄介质是比如说厚度为50埃或50埃以下的高质量栅氧化层，这种栅氧化层使用比如现今流行的先进CMOS逻辑工艺都能制作。这种氧化层通常可用淀积、硅有源区的氧化物生长或这两种方法的结合形成。其它合适的介质包括氧化物-氮化物-氧化物复合介质，化合物氧化物介质等等。
存储器单元的再编程是通过增大再编程时介质从“软击穿”到“硬击穿”的击穿量来实现的。重要的一点是，击穿量增大时感测到的漏泄电流就增大。应用这一现象，存储器单元就可被再编程，尽管次数有限。
在下面的叙述中提供了无数的具体细节以便对本发明的一些体现有一个透彻的认识。然而熟悉相关工艺的人将会认识到，本发明即使没有一个或多个具体的细节，即采用其它方法、元件、材料等也可实施。为了避免掩盖本发明的一些概貌，其它情况下的一些大家所熟知的结构、材料、或工作原理等就不在这里示出或加以详细叙述。
整个说明中提到的“一个体现”或“有一个体现”表示与该体现有关的一个具体的特征、结构或特性至少包括在本发明的一个体现中。因此，整个说明中出现的“在一个体现中”或“在有一个体现中”等词语不一定全都指同一个体现。而且，具体的特征、结构或特性在一个体现或多个体现中可以任何合适的方式结合在一起。
首先披露的是在智能卡中使用的存储器单元和存储器阵列的详细叙述。然后披露的是采用了存储器单元和存储器阵列的一种智能卡的叙述。
图1的示意图示出了包括许多这种存储器单元的一个存储器阵列100的一个任意4×4部分的例子。图1示出了16个存储器单元，每一个存储器单元包括一个MOS晶体管和一个MOS半晶体管。位于比如说第1行R1和第1列C1交叉点的存储器单元包括一个n-沟MOS晶体管115，晶体管115的栅极连接到行线R1，源极连接到一根源线S1，漏极连接到一个MOS半晶体管111的一个端。
MOS晶体管115在这里也称为一种选择晶体管，用来“选择”一个特定的存储器单元进行编程或者读出。正如在下面将要看到的那样，在编程步骤中，给选择晶体管和MOS半晶体管111加上一个大的电压来击穿MOS半晶体管111的栅氧化层。然而击穿选择晶体管的栅氧化层是不期望的。因而，在某些另外的体现中，选择晶体管的栅氧化层作得比MOS半晶体管111的栅氧化层要厚一些。另外或者换一种方法，选择晶体管可用更能抗击穿的I/O器件来代替。
MOS半晶体管的栅极连接到列线C1。图1中示出的其它存储器单元由以下的半晶体管-晶体管对构成：112和116，113和117，114和118，125和121，126和122，127和123，128和124，131和135，132和136，133和137，134和138，145和141，146和142，147和143，以及148和144。
MOS半晶体管的工作如下。在编程或读出时，给栅极(它是电容的一个端)加上一个正电压(对于p-型有源区)。栅极起作电容的一个板极的作用，并在栅极下面形成一个n-型反型层。反型层起作电容的另一个板极的作用，并与源/漏区形成电容的第二个端。
在图1的存储器阵列100中使用半晶体管型数据存储元件是有好处的，因为半晶体管可用许多常规的MOS和CMOS工艺制造而不需增加任何光刻步骤。然而，如果需要，也可用其它种类的超薄介质数据存储元件。例如，电容型数据存储元件的好处是可在任一个方向编程，而且在超薄介质经受应力时电阻值较小，但在某些工艺中可能需要增加一个光刻步骤。图3示出了半晶体管型数据存储元件的断面图。图4示出的是电容型数据存储元件的断面图。
虽然只示出了存储器阵列100的一个4×4部分，但实际上当使用比如一种先进的0.13μm CMOS逻辑工艺制作时，这种存储器阵列可包含大约一千兆位存储器单元，随着CMOS逻辑工艺的进一步改进，还可实现更大的存储器。存储器100实际上被组织成了一些字节、页面和冗余行(未示出)，这可用任何方式来实现。许多合适的存储器组织结构在工艺界是大家所熟知的。
图2示出了存储器阵列100的一个部分的局部布局图200。图3示出了一个说明性MOS集成电路300的断面图，它的主要结构面貌对应于图2的布局图中由晶体管-半晶体管对115和111以及121和125构成的存储器单元对。图2的布局图适合于比如一种先进的CMOS逻辑工艺。“MOS”这个词语在文字上的意思是金属-氧化物-硅。虽然“M”这个字母表示“金属”栅结构，字母“O”表示氧化物，但是MOS这个词语通常理解为适用于任何栅极材料，包括掺杂多晶硅和其它良导体，和不限于二氧化硅的各种不同的栅介质，在本说明中这个词语就是这样用的。例如，介质可以是任何介质，比如一种氧化物或氮化物，它在被加上一个电压并经受一段时间后就出现一种硬击穿或者软击穿。在一个体现中使用了一种厚度为50埃左右的热生长栅氧化硅。
存储器100最好采用一种栅格的方式布局，使列线如C1和C2与行线如R1，R2，R3和R4以及扩散源线垂直。使用一块包含有图形213(图2)的有源区掩模板刻出氧化物隔离结构和有源区比如313(图3)。氧化物隔离结构包括氧化物沟槽302和314(图3)，有源区将包括各种晶体管、半晶体管和存储器阵列的扩散源线。位于行线R1和列线C1交叉点的MOS半晶体管111和MOS晶体管115和位于行线R2和列线C1交叉点的MOS半晶体管125和MOS晶体管121是在p阱有源区313用以下方式形成的。
形成一超薄栅氧化层312后淀积和掺杂多晶硅，它的图形是用一块栅掩模板光刻形成的，栅掩模板包含有半晶体管111，125的栅极311和301(以及半晶体管112和126和其它半晶体管的栅极(未示出))的图形211，214，221和224，和行线R1和R2的图形R1和R2，图形R1和R2也起作选择晶体管115，121，116和122(以及其它选择晶体管)的栅极的作用。各种源区和漏区是用负性轻掺杂漏(“NLDD”)工艺步骤(注入、隔离和n+源/漏注入)形成的，形成的区域有n+区306，308和310。有源区308也是扩散源线的一部分。使用一块包含有图形210，215，220和225(图2)的接触掩模板光刻出到栅极301和311(图3)和其它栅极(未示出)的接触通孔。使用一块包含标有C1和C2(图2)的虚线图形的金属掩模板光刻出列线如C1和C2，列线C1和C2与多晶硅行线如R1，R2，R2和R4以及扩散源线垂直。存储器100中的其它晶体管-半晶体管对用同样的方法同时形成。
图4示出了表示一个说明性MOS集成电路400的主要结构面貌的断面图。断面图400与图3的断面图300类似，只是图3中的半晶体管125和111被另一种超薄介质数据存储元件，即电容425和411取代。位于行线R1和列线C1交叉点的电容411是通过多晶硅栅311形成的，它的接触是通过图形210刻出的金属接触实现的，该电容重叠在栅氧化层312和一个深扩散n+区410上面。同样，位于行线R2和列线C1交叉点的MOS电容425是通过多晶硅栅301形成的，它的接触是用图形215刻出的一个金属接触实现的，该电容重叠在栅氧化层312和一个深扩散n+区406的上面。
n+区406和410可使电容425和411相对于图3的半晶体管125和111具有阻值非常低导电态，它依靠一个反型层的建立来传导电流。电容425和411的另一个优点是可以通过任何一个方向流动的电流来实现编程。电容406和410的一个缺点是它们一般都需要通过增加一个光刻步骤和/或注入步骤来对市面上的工艺进行修改。例如，形成n+区406和410的合适技术包括栅多晶硅淀积前的埋n+注入，或淀积多晶硅并刻蚀后的侧面注入扩散。虽然n+区406和410比起集成它们的掺杂区306和310看起来扩散得要深一些，但是扩散的深度是可以按需要改变的。
存储器阵列100的一个变种就是图5示出的存储器阵列500，它示出了由存储器单元组成的一个更大的存储器阵列的一个任意4×4部分，每一个存储器单元包括一个MOS晶体管和一个MOS半晶体管。位于例如第一行R1和第一列C1交叉点的存储器单元包括一个n-沟MOS晶体管515。晶体管515的栅极连接到行线R1，它的漏极连接到第一列线C1，源极连接到MOS半晶体管511的一个端。MOS半晶体管511的栅端连接到源线S1。图1中示出的其它存储器单元是通过以下类似的半晶体管-晶体管对构成的；512和516，513和517，514和518，521和525，522和526，523和527，524和528，531和535，532和536，533和537，534和538，541和545，542和546，543和547，544和548。
正如图1的存储器阵列的情况那样，在图5的存储器阵列中可用MOS电容来代替MOS半晶体管。
图6示出了存储器阵列500的一个部分的局部布局图600。图7示出了一个表示一个说明性MOS集成电路700的主要结构概貌的断面图，该断面图对应于图5的布局图中由晶体管-半晶体管对515和511，525和521构成的存储器单元对。图6的布局图适合于采用比如一种先进的CMOS逻辑工艺。存储器阵列500最好采用一种栅格的方式布局，使列线C1和C2与行线如R1，R2，R3和R4以及源线如S1垂直。使用一块包含有图形612，614，622和624(图6)的n+扩散和有源区掩模板光刻出氧化物隔离结构和有源区比如710(图7)，氧化物隔离结构包括有氧化物沟槽704(图7)，有源区将包括存储器阵列的各种晶体管和半晶体管。位于行线R1和列线C1交叉点的MOS半晶体管511和MOS晶体管515以及位于行线R2和列线C1交叉点的MOS半晶体管521和MOS晶体管525是用下面的方式在p阱有源区710中形成的。形成一超薄栅氧化层702后淀积和掺杂多晶硅，它的图形是用一块包含有图形R1，S1和R2的栅掩模板光刻形成的，这些图形起作选择晶体管515，525，516和526以及半晶体管511，521，512和522的栅极的作用。各个源区和漏区用负性轻掺杂漏(“NLDD”)工艺步骤(注入，隔离和n+源/漏注入)形成，形成的区域有n+区712，714，716和718(图7)。用一块包含有图形610，616，620和626(图6)的接触掩模板光刻出到漏极712和718(图7)以及到其它漏极(未示出)的接触通孔。用一块包括标有C1和C2(图6)标记的虚线图形的金属掩模板进行光刻形成列线如C1和C2，列线C1和C2与多级硅行线如R1，R2，R3和R4以及多晶硅源线如S1垂直。存储器500中的其它晶体管-半晶体管对用同样的方式同时形成。
现在参照图8中示出的说明性电压来分析存储器阵列100的工作原理。应当指出的是这些电压只是说明性的，在不同的应用中或使用不同的工艺技术时很可能就要用到不同的电压。在编程时，存储器阵列100中的各个存储器单元就暴露在四中可能的电压组合的一种情况下，这在图8的线条801，802，803和804上可以看出。读电压示出在线条805，806，807和808上。
假定选择的行和列(“SR/SC”)是R1和C1，这种选择将用于对由晶体管115和半晶体管111构成的存储器单元进行编程。正如801线上所示那样，行线R1上的电压是2.5V，源线S1上的电压是0V，足以开启晶体管115并使晶体管115的漏极电压升到0V。列线C1上的电压是7.0V它使半晶体管111两端出现一个7V的电位差。半晶体管111的栅氧化层212就是设计成在这个电位差下击穿从而实现存储器单元的编程的。当半晶体管111击穿时，获得的导电通路具有足够的电阻率避免晶体管115的栅氧化层212出现衰降或者击穿。作为一个例子，在有些器件中晶体管115的沟道电阻为10kΩ左右，而被击穿的氧化层的电阻大于100kΩ左右。
假定R1和C1是选择的行和列，考虑这种选择对位于一条选择的行和未选择的列(“SR/UC”)交叉点由晶体管116和半晶体管112构成的存储器单元的影响。正如802线上所示那样，行线R1上的电压是2.5V，源线S1上的电压是0V，足以开启晶体管116并将晶体管115的漏极电压升到0V。然而，列线C2上的电压是0V，它使半晶体管112两端出现0V的电位差，所以存储器单元不编程。
假定R1和C1是选择的行和列，考虑这种选择对位于一条未选择的行和一条选择的列(“UR/SC”)交叉点由晶体管121和半晶体管125构成的存储器单元的影响。正如803线上所示那样，行线R2上的电压是0V，源线S1上的电压是0V，于是晶体管121不导通，晶体管121的漏极和半晶体管125之间的节点浮置。列线C1上的电压是7.0V，它使半晶体管125两端出现一个不到4V的电位差。存储器单元不编程。这个没有任何电流流动、不到4V的电位差不足以损坏或衰降半晶体管125或晶体管121的栅氧化层。
假定R1和C1是选择的行和列，考虑这种选择对位于一条未选择的行和一条未选择的列(“UR/UC”)交叉点由晶体管122和半晶体管126构成的存储器单元的影响。正如804线上所示出的那样，行线R2上的电压是0V，源线S1上的电压是0V，所以晶体管122不导通。列线C2上的电压也是0V，因此半晶体管126两端不出现电位差。存储器单元不编程。
存储器阵列100的读出方式如下。给选择的行(“SR”)加上一个2.5V的读选电压，给选择的列(“SC”)加上一个1.5V的列读选电压。所有其它未选择的行(“UR”)和所有其它未选择的列(“UC”)被置于0V。假定R1和C1是选择的行和列(“SR/SC”)，由晶体管115和半晶体管111构成的存储器单元已被编程。正如805线上所示那样，通过行线R1给晶体管115的栅极加上一个2.5V(的读选电压)，通过源线S1给源极加上一个0V的电压，使电流从列线C1(为1.5V)被吸收以指示存储器单元已被编程。如果存储器单元未被编程，就没有电流来指示存储器单元未被编程。
存储器单元所在的交叉点如果有一条未选择的行或者未选择的列，就不会有电流被吸收。正如806线上所示，对于一条选择的行线和一条未选择的列线的情况，给存储器单元中晶体管的栅极加上2.5V的电压，但是，由于列线上的电压是0V，所以没有电流流动。正如807线上所示，对于一条未选择的行线和一条为选择的列线的情况，给存储器单元的晶体管的栅极加上的是一个0V。虽然列线上存在的电压是1.5V，但没有电流流动，因为晶体管保持关态。正如808线上所示，对于一条未选择的行线和一条未选择的列线的情况，给存储器单元的晶体管的栅极加上的是0V，并且列线上存在的电压也是0V，所以没有电流流动。
现在参照图9和图10示出的电压来分析存储器阵列500的工作原理。这些电压只是说明性的，在不同的应用中或在使用不同的工艺技术时很可能就要用不同的电压。还应当指出的是，虽然图8，9和10中示出的电压是不同的，但是各种不同的电压后面的原理是一样的，表明可用的电压范围是很广的。
首先考虑图9的表中列出的说明性编程电压。在半晶体管具有超薄栅氧化层、但选择晶体管是一些栅氧化层厚度大于50埃的输入/输出型器件时，这些电压是合适的。在编程时，存储器阵列500中的各个存储器单元就暴露在四种可能的电压组合的一种情况下，这在图9的线条901，902，903和904上示出。所有电压组合的一个共同点就是源线S1上的电压为0V。
假定选择的行和列(“SR/SC”)是R1和C1，这种选择是用于对由晶体管515和半晶体管511构成的存储器单元进行编程的。正如901线上所示那样，行线R1上的电压是7.0V，列线C1上的电压是7.0V，这给栅极和漏极加上一个7.0V的电压，足以开启晶体管515。晶体管515的源极电压被升到7.0V低一点，使晶体管515两端有一个轻微的电压降，使半晶体管511两端出现一个6.6V的电位差。半晶体管511的栅氧化层712就是设计成在这个电位差下击穿从而实现存储器单元的编程的。当半晶体管511击穿时，形成的导电通路具有足够的电阻率来阻止晶体管515的栅氧化层712出现衰降或击穿。
假定R1和C1是选择的行和列，考虑这种选择对位于一条选择的行线和一条未选择的列线(“SR/UC”)交叉点由晶体管516和半晶体管512构成的存储器单元的影响。正如902线上所示那样，行线R1上的电压是7.0V，列线C1上的电压是0V，这给栅极加上一个7.0V的电压，足以开启晶体管516并使晶体管516源极电压升到等于列线C2上的电压，即0V。由于半晶体管512两端的电位差是0V，所以存储器单元不编程。
假定R1和C1是选择的行和列，考虑这种选择对位于一条未选择的行和一条选择的列(“UR/SC”)交叉点由晶体管525和半晶体管521构成的存储器单元的影响。正如903线上所示那样，行线R2上的电压是0V，列线C1上的电压是7.0V，这给栅极加上一个0V的电压，给漏极加上一个7.0V的电压。晶体管525不导通，尽管漏极电位和源线S1的电位有一个7.0V的电压差，而且大致在晶体管525和半晶体管125之间均分，并使半晶体管521的氧化层两端出现一个不到4V的电位差。存储器单元不编程，这个没有任何电流流动、不到4V的电位差不足以损坏或者衰降半晶体管521或者晶体管525的栅氧化层。
假定R1和C1是选择的行和列，考虑这种选择对位于一条未选择的行和一条未选择的列(“UR/UC”)交叉点由晶体管526和半晶体管522构成的存储器单元的影响。正如904线上所示那样，行线R2上的电压是0V，漏线C2上的电压是0V，所以晶体管526不导通。源线S1上的电压也是0V，所以半晶体管522两端不出现电位差。存储器单元不编程。
下面考虑图10的表中列出的说明性编程电压。在半晶体管和选择晶体管都具有超薄栅氧化层的情况下，这些电压是合适的。在编程时，存储器阵列500中的各个存储器单元就暴露在四种可能的电压组合的一种情况下，这在图10的线条1001，1002，1003和1004上示出。所有电压组合的一个共同点就是源线S1的电压值为-4.5V。
假定选择的行和列(“SR/SC”)是R1和C1，这种选择是用来对由晶体管515和半晶体管511构成的存储器单元进行编程的。正如1001线上所示那样，行线R1上的电压是2.5V，列线C1上的电压是2.5V，这给栅极和漏极加上一个2.5V的电压，足以开启晶体管515。晶体管515的源极电压被升到2.5V低一点，使晶体管515两端出现一个轻微的电压降，从而使半晶体管511两端出现一个6.6V的电位差。半晶体管511的栅氧化层712就是设计成在这个电位差下击穿从而实现存储器单元编程的。当半晶体管511击穿时，形成的导电通路具有足够的电阻率来阻止晶体管515的栅氧化层712出现衰降或击穿。
假定R1和C1是选择的行和列，考虑这种选择对位于一条选择的行和一条未选择的列(“SR/UC”)交叉点由晶体管516和半晶体管512构成的存储器单元的影响。正如1002线上所示那样，行线R1上的电压是2.5V，列线C1上的电压是0V，这给栅极加上一个2.5V的电压，足以开启晶体管516并使晶体管516的源极电压升到等于列线C2上的电压，即0V。由于半晶体管512两端的电位差是4.0V左右，所以存储器单元不编程。
假定R1和C1是选择的行和列，考虑这种选择对位于一条未选择的行和一条选择的列(“UR/SC”)交叉点由晶体管525和半晶体管521构成的存储器单元的影响。正如1003线上所示那样，行线R2上的电压是0V，列线C1上的电压是2.5V，这给栅极加上一个0V的电压，给漏极加上一个2.5V的电压。晶体管525不导通，尽管漏极上的电位和源线S1上的电位有6.5V的差大致在晶体管525和半晶体管125之间均分并使半晶体管521的氧化层两端出现一个不到4V左右的电位差。存储器单元不编程。而且这个没有任何电流流动、不到4V的电位差不足以损坏或衰降半晶体管521或晶体管525的栅氧化层。
假定R1和C1是选择的行和列，考虑这种选择对位于一条未选择的行和一条未选择的列(“UR/UC”)交叉点由晶体管526和半晶体管522构成的存储器单元的影响。正如1004线上所示那样，行线R2上的电压是0V，列线C2上的电压是0V，所以晶体管526不导通。由于源线S1上的电压是-4.5V，在半晶体管522两端出现的电位差不到4V。存储器单元不编程，而且这个没有任何电流流动、不到4V的电位差不足以损坏或者衰降半晶体管522或晶体管526的栅氧化层。
不管使用的是图9还是图10表中的编程电压，存储器阵列500都是以下面的方式读出的。给选择的行(“SR”)加上一个2.5V的读选电压，给选择的列(“SC”)加上一个1.5V的列读选电压。其它所有未选择的行(“UR”)和所有未选择的列(“UC”)被置于0V。假定R1和C1是选择的行和列(“SR/SC”)，由晶体管515和半晶体管511构成的存储器单元已被编程。正如905线和1005线上所示那样，通过行线R1给晶体管515的栅极加上一个2.5V(的读选电压)，通过列线C1给漏极加上一个1.5V的电压，造成电流从列线C1被吸收以指示存储器单元已被编程。如果存储器单元未被编程，就不会有电流流动来指示存储器单元未被编程。
如果存储器单元所在的交叉点有一条未选择的行或一条未选择的列，就不会有电流被存储器单元吸收。正如906线和1006线所示，对于一条选择的行和一条未选择的列的情况，给存储器单元中晶体管的栅极加上的是2.5V，但列线上存在的电压是0V，所以没有电流流动。正如907线和1007线所示，对于一条未选择的行线和一条选择的列线的情况，加在存储器单元中晶体管栅极上的电压是0V。虽然列线上存在的电压是1.5V，但没有电流流动，因为晶体管保持关态。正如908线和1008线上所示，对于一条未选择的行线和一条未选择的列线的情况，加在存储器单元中晶体管栅极上的电压是0V，而且列线上存在的电压也是0V，所以没有电流流动。
在存储器阵列100(图1)和500(图5)中示出的存储器单元以外的文字中对氧化层的击穿进行了各种研究，这些研究表明适合于击穿超薄栅氧化层和建立击穿的电压是可控的。当超薄栅氧化层暴露于电压感应的应力时，栅氧化层就出现击穿。虽然导致栅氧化层本征击穿的实际机制还不十分清楚，但击穿过程是一个通过一个软击穿(“SBD”)阶段后出现一个硬击穿(“HBD”)阶段的一个渐进过程。出现击穿的一个原因可认为是氧化物缺陷中心。这些缺陷中心可以单独起作用造成击穿，也可以俘和电荷造成一个局部高电场和大电流以及正反馈条件导致热逃逸。改进制造工艺可以减少氧化物缺陷从而减少这种击穿的出现。引起击穿的另一个原因可认为是即使在无缺陷的氧化层中各处的电子和空穴俘和，它也会引起热逃逸。
Rasras等人进行了一项载流子分离实验。结果表明，在正栅偏置下，衬底中电子的碰撞电离是衬底空穴电流的主要来源。Mahmoud Rasras，Ingrid De Wolf，GuidoGroeseneken，Robin Degraeve，Herman e.Maes，Substrate Hole Current Origin after OxideBreakdown，IEDM 00-537，2000.在一种涉及到沟道反型的结构中的超薄氧化层上进行了一项恒压应力实验。结果表明，SBD和HBD都可以用来存储电荷，而且通过栅氧化层存储元件经受应力的时间可获得所期望的SBD和HBD击穿程度。图11示出了该实验结构的断面示意图。图12的图示出了恒压应力对于超薄栅氧化层的影响，图中x轴是时间(秒)，y轴是电流(安培)，用对数标度表示。图12示出了在恒压下击穿前后测量的栅极和衬底空穴电流。在大约12.5秒的时间里，总的电流基本保持恒定，而且主要是电子电流，正如Ig测量的那样。漏泄可认为是由Fowler-Nordheim(“FN”)隧道效应和应力感应漏泄电流(“SILC”)造成的。在12.5秒处左右，观察到测量的空穴电流有一个大的跳变，它是建立起软击穿(“SBD”)的一个信号。虽然从12.5秒到19秒这段时间衬底电流有一些波动，但总电流在这个新的水平上基本保持恒定。在19秒处左右，电子电流和空穴电流都有一个大的跳变，它是建立起硬击穿(“HBD”)的信号。图10示出，通过控制栅氧化层存储元件经受应力的时间可以获得所期望的SBD和HBD击穿程度。
Sune等人研究了超薄二氧化硅膜中的后SBD传导。Jordi Sune，Enrique Miranda，Post Soft Breakdown conduction in SiO2 Gate Oxides，IEDM 00-533，2000.图13示出了超薄栅氧化层在衰降过程中各个阶段的电流-电压(“I-V”)特性，图中的x轴是电压(伏)，y轴是电流(安培)，用对数标度表示。图13示出，一个大范围的电压可用来对栅氧化层存储元件进行编程，而且SBD或HBD都可用来在栅氧化层存储元件中存储信息。图中还示出了从SBD到HBD演变的几种后击穿I-V特性。在SBD和HBD处以及这两种极端的中间情况下，漏泄电流的大小与2.5V到6V范围的电压基本上成线性关系。
Wu等人研究了超薄氧化层的电压加速的电压关系。E.Y.Wu et al.，Voltage-Dependent Voltage-Acceleration of Oxide Breakdown for Ultra-Thin Oxides，IEDM 00-541，2000.图14示出的图表示在氧化层厚度从2.3nm到5.0nm变化的n沟FETs(反型)上用半对数标度测量的63％分布的击穿时间对栅电压的关系。这些分布总的说来是一致的和线性的，进一步表明击穿过程是可控的。
Miranda等人测量了氧化层厚度为3nm、面积为6.4×10-5cm2的nMOSFET器件在检测到连续击穿事件后的I-V特性。Miranda et al.，“Analytic Modeling of LeakageCurrent Through Multiple Breakdown Paths in SiO2 Films”，IEEE 39th Annual InternationalReliability Physics Symposium，Orlando，FL，2001，pp 367-379.图15示出了对应于线性区的结果，其中“N”是导电沟道数。结果非常线性，表明导电通路基本上是阻性的。
图1中示出的存储器阵列100实际上是一个存储器集成电路的一部分，它包括许多其它人们所熟知的元件，比如读出放大器、上拉电路、字线放大器、读出放大器、译码器、电压放大器，等等。图16示出了一个说明性存储器1600，它包括控制逻辑1602、一个地址锁存器1604、一个高压泵1606、一个Y译码器1608、一个X译码器1610、一个输入/输出缓冲器1612、一个读出放大器1614、和一个存储器单元阵列1616，存储器单元阵列1616与存储器阵列100或存储器阵列500类似。高压泵1606在需要高编程电压如7.0V的某些结构中(比如图8和9的表中所示)是有用的。高压只配给那些需要的线条；在图16中只是在列线或Y线上才需要，这在图8的表中指出的结构中是需要的。由于这些元件以及它们在存储器阵列中的应用，其参数都是很明确的，在其它情况下在工艺界都是人们所熟知的，在这里就不予详述。应当指出的是，存储器1600只是说明性的，因为必要时可采用许多其它的技术来对一个存储器阵列寻址，将数据传进和传出一个存储器阵列，给存储器阵列提供需要的各种操作电压，等等。
采用存储器阵列100的存储器最好使用先进的工艺来制造，这种先进的工艺必须能够制作n型栅控器件，p型栅控器件，或者两种器件都能制作，能够制作出足够薄的栅介质，即薄到在加上一个低于结电压的电压或者现今最厚的氧化层击穿电压实际经历一段时间的应力后达到SBD或HBD的程度。先进的CMOS逻辑工艺是非常有用的，在文献中都有叙述；例如参见1997年12月23日颁发给Lee等人的一项美国专利(专利号：5,700,729)。有许多制造厂家都能提供使用这种工艺的加工服务，包括台湾新竹和加州圣何塞的台湾半导体制造公司(“TSMC”)，台湾新竹的联合微电子公司(“UMC”)，以及新加坡和加州圣何塞的特许半导体公司。然而，有许多采用不同光刻技术的不同的MOS工艺，但任何一种都可使用，包括目前普遍使用的(但不限于)0.25μm、0.18μm、0.15μm、和0.13μm以及将来要普遍使用的0.10μm和更好的光刻技术。
这里所叙述的各种存储器单元中使用的各种MOS晶体管、MOS半晶体管和MOS电容全都是一些通常的低压逻辑晶体管，对于0.25μm的工艺来讲这些低压逻辑晶体管都具有厚度为50埃的比如说超薄栅氧化层，对于0.13μm工艺来讲具有厚度为20埃的超薄栅氧化层。这种超薄栅氧化层两端的电压在编程时可比Vcc暂时高许多，Vcc对于用0.25μm工艺制作的集成电路来讲一般为2.5V，对于用0.13μm工艺制作的集成电路来讲一般为1.2V。这种超薄氧化层一般能够经受4V到5V的电压，晶体管的性能不会出现明显的衰降。如果这些电压被用在那些使单元选择晶体管暴露于4V以上的存储器阵列中，图9的表中示出的电压就是这种情况，则单元选择晶体管最好采用较厚的栅氧化层来制造，而半晶体管或电容采用超薄栅氧化层来制造。许多CMOS逻辑工艺既能制作超薄栅氧化层，又能制作输入/输出(“I/O”)器件的厚氧化层。对于3.3V I/O的集成电路，厚氧化层的厚度约为70埃，对于2.5V I/O的集成电路，厚氧化层的厚度约为50埃。
上面讨论的原理和结构可以用来形成可再编程存储器单元。因此，可再编程存储器单元可用来构成一个可再编程存储器阵列。特别是，通过控制半晶体管或者电容的超薄介质的击穿程度，存储器单元在读操作时吸收的电流的大小就可用来指示一个存储器单元内部存储的数据。因此通过相继增大超薄介质的击穿量，存储器单元就可实现再编程。
正如前面指出的那样，一个存储器单元在读出时吸收的电流大小与超薄介质击穿的程度有关。因此，一个存储器单元在硬击穿条件下吸收的电流大于在软击穿条件下吸收的电流。同样，一个存储器单元在软击穿条件下吸收的电流大于无击穿条件下吸收的电流。而且，正如从前面的讨论可以看出那样，超薄介质可以处于从无击穿到硬击穿的多种(或许多)击穿态的任何一种状态。
作为进一步说明的一个例子，对于一个软击穿条件，在读操作时将会吸收电流。然而，如果存储器单元未被编程，超薄介质就没有经受任何击穿应力，因此在读出时存储器单元就不会吸收电流。在这种情况下对存储器单元进行第一次编程时，从未编程的存储器单元吸收的电流就特别小，也许大约不到1皮安(pA)。对于那些进行了第一次编程的存储器单元，一般都经历了第一次软击穿，在读操作时吸收的电流是某一个离散的量，也许大于10皮安左右。因而，第一次编程后的读操作应该能够区分出未编程的存储器单元和已编程的存储器单元，因为未编程的存储器单元吸收的电流特别小(＜1pA)，而已编程的存储器单元吸收的电流＞10pA。应当指出的是吸收的电流在很大程度上取决于存储器单元的几何结构，上面讨论的例子只是举例而已。因此其它电流吸收量完全是可能的。重要的考虑是一个已编程存储器单元和一个未编程存储器单元在电流吸收量方面是有差别的。这种差别对于电流感测电路来说是足够的。
这种可再编程存储器单元(和构成存储器阵列的单个存储器单元)通过将超薄介质经受的应力增大到第二个击穿态就可实现再编程(即第二次和以后次数的编程)。这可通过使用一个更高的编程电压或者应用同样的编程电压经历更长的一段时间对选择的待编程存储器单元进行编程来实现。虽然也可使用其它技术，但关键的一点是已编程单元中的超薄介质应该经受附加的应力才能够感应出更大的击穿。
业已发现，应力电压每增高一伏，击穿时间就减少大约三个数量级。例如对于一20埃厚的栅氧化层，4V下击穿的时间为1秒左右，而在5V下的击穿时间大约为1毫秒。
根据本发明，通过控制加在图1的行选晶体管115，116，117和118的栅极上的电压就可控制栅氧化层的击穿。行选晶体管就是那些选择待编程的特定行的晶体管。这些行选晶体管用图1和图5中的线条R1，R2，R3，和R4进行控制。
通过控制栅电压，用于编程半晶体管所用的电流就能得到很好的控制。因此，在编程时给行选晶体管加上不同的栅偏压就可控制击穿电流的大小。例如，加在栅氧化层上的电压可以保持恒定，编程的时间可以保持恒定，但行选晶体管的栅偏压可用来控制击穿栅氧化层的电流的大小。同样，栅氧化层的击穿量可以得到更精确的控制。
实际上，业已发现读操作时的电流大小与击穿栅氧化层所用的电流大小有关。换句话讲，后击穿电流与第一次击穿栅氧化层用的电流有关。
从图13可见，在存储器被读出时，超薄介质不同的击穿态提供不同的电流特性。在图13的例子中，从软击穿到硬击穿可区分出5个不同的击穿态。例如，一个存储器单元在第1个击穿态下，如果加上一个2V的读出电压，则吸收的电流从5纳安(nA)开始变化。这从图13的参考号1301可以看出。接着在第2个击穿态和加上一个2V的读电压下，存储器单元吸收的电流为15nA左右。这从图13中的参考号1303可以看出。再往前，在第3个击穿态下，存储器单元吸收的电流大约为1微安。正如参考号1305所示那样。在第4个击穿态下，存储器单元吸收的电流为5微安左右，如参考号1307所示。最后，在第5个击穿态下(硬击穿)，存储器单元吸收的电流为0.5毫安左右，如参考号1309所示。
虽然图13示出了5个击穿态，但为了增大再编程的潜在次数，在再编程过程中最好使用较少的连续击穿态或者使用更多的离散击穿态。对于大的再编程次数的主要限制在于能否制作出能够区分一个存储器单元吸收的各种大小的电流的一种电流感测电路。
一方面，只要增大电流的感测临界值，存储器单元就可以被“擦除”。例如在第1次编程后，假定感测到15nA的电流就可认为存储器单元已被编程。如果感测到的电流小于15nA，则可认为存储器单元未被编程。只要增大电流感测电路反映出的电流大小，整个存储器单元阵列就可被擦除到一种“干净状态”。因此，如果把临界值提高到比如5微安，所有存储器单元都可认为已被擦除，因为在读操作时，所有的存储器单元(甚至以前已编程的单元)都没有表现出大于5微安的电流。
因此，总起来将，每一个存储器单元都可编程到许多种击穿态的一种状态。在再编程过程中，各个存储器单元被编程到单元吸收电流越来越大的击穿态。电流被读出放大器1614感测以确定一个存储器单元是否已编程。凡是吸收电流不大于某一个预定的临界值(随存储器阵列经历的再编程次数而变化)的所有单元可判定为一种数据态。凡是吸收电流大于某一个预定临界值的所有存储器单元将表现出另一种存储状态。
这里对于本发明及其应用的叙述只是说明性的，并不是为了限制本发明的范围。对于这里所披露的一些体现，出现一些变动和修改完全是可能的。这些体现中使用的各种元件的实际替代和等效元件凡是在工艺界具有普通技能的人都是知道的。例如，各个例子中给出的各种电压只是说明性的，因为对于一个电压范围的确切电压的选择是存在一些差别的，而且电压不管怎么说都是与器件特性相关的。为了叙述存储器中通常使用的线条种类，使用了行线、列线和源线等词语，但有些存储器可有其它的称谓。总的说来，行线可认为是一种具体的选线，列线和源线可认为是具体的存取线。对于这里所披露的体现所作的这些和其它一些变动和修改不会偏离本发明的范围和精神。
Claims (32)
1.可用于一种存储器阵列、具有选线和存取线的一种可再编程存储器单元，其特征是这种存储器单元包括：
一个MOS场效应晶体管，该晶体管具有一个栅极，栅极下面有一层栅介质，在栅介质和栅极下面具有相互隔开并在其间确定一个沟道区的第1和第2掺杂半导体区；
一个MOS数据存储元件，该数据存储元件有一个导电结构，在导电结构下面有一层超薄介质，在超薄介质和导电结构下面有第1掺杂半导体区，MOS数据存储元件的第1掺杂半导体区与MOS场效应晶体管的第1掺杂半导体区连接在一起，所说的超薄介质能够有选择地被击穿到许多击穿态中的一种状态；
与MOS场效应晶体管的栅极连在一起的一段选线；
与MOS场效应晶体管的第2掺杂半导体区连在一起的第1段存取线；
和与MOS存储元件的导电结构连在一起的第2段存取线。
2.按权利要求1所述的可再编程存储器单元，其特征是：每一个MOS数据存储元件在超薄介质和导电结构下面有一个反型-允许区与MOS数据存储元件的第1掺杂区邻接。
3.按权利要求1所述的可再编程存储器单元，其特征是：每一个MOS数据存储元件在超薄介质和导电结构下面有一个第2掺杂区与MOS数据存储元件的第1掺杂区集成在一起。
4.按权利要求1所述的可再编程存储器单元，其特征是：MOS场效应晶体管的栅介质和MOS数据存储元件的超薄介质是用一共同的超薄栅氧化层形成的。
5.按权利要求1所述的可再编程存储器单元，其特征是：MOS场效应晶体管的栅介质比MOS数据存储元件的超薄介质厚。
6.操作一种可再编程存储器阵列的一种方法，其特征是：这种可再编程存储器阵列包括：大量的行线、大量的列线、至少一条源线、和位于行线和列线各自交叉点的大量存储器单元，每一个存储器单元有一个MOS场效应晶体管与位于一条列线和至少一条源线之间的一个MOS数据存储器元件串联在一起，MOS晶体管的栅极与其中一条行线连在一起，MOS数据存储元件有一超薄介质用于物理数据存储，所说的超薄介质能够被有选择地击穿到许多击穿态中的一种状态，该方法包括：
给被选择的一条行线加上第一个电压开启那些栅极与被选择的行线连在一起的每一个MOS场效应晶体管；
给被选择的一条列线加上第二个电压；
并给至少一条源线加上第三个电压；
其中第二个电压和第三个电压使与选择的行线和选择的列线连在一起的存储器单元的超薄介质两端产生一个电位差，这个电位差足以将存储器单元的超薄介质击穿到许多击穿态的一种状态。
7.按权利要求6所述的方法，其特征是：所说的存储器单元通过给超薄介质两端加上第二个电位差使超薄介质击穿到所说的许多击穿态中的另一种状态来实现再编程。
8.按权利要求7所述的方法，其特征是：第二个电位差大于所说的电位差。
9.按权利要求6所述的方法，其特征是：所说的存储器单元通过给超薄介质两端加上所说的电位差再经历一段时间进一步将超薄介质击穿到所说的许多击穿态中的另一种状态来实现再编程。
10.按权利要求6所述的方法，其特征是：所说的存储器单元通过给超薄介质两端加上第二个电位差再经历一段时间使超薄介质进一步击穿到所说的许多击穿态中的一种状态来实现再编程。
11.按权利要求6所述的方法，其特征是：所说的存储器单元通过增大加在所说选择的行线上的第一个电压来增大击穿电流将超薄介质击穿到所说的许多击穿态中的一种状态来实现再编程。
12.按权利要求6所述的方法，其特征是：所说的存储器单元通过以下方法来实现读出，即检测通过所说的MOS数据存储元件的电流大小、当所说的电流大于一个预定临界值时就判定存储器单元已被编程。
13.按权利要求12所述的方法，其特征是：所说的存储器单元通过增大所说的预定临界值来实现擦除。
14.一种可再编程存储器阵列，其特征是：该阵列包括大量行线、大量列线、至少一条共用线和位于存储器的行线和列线各自交叉点的大量存储器单元，每一个存储器单元包括：
一个MOS场效应晶体管，该晶体管有一个栅极，栅极下面有一层栅介质，在栅介质和栅极下面具有相互隔开并在其间确定一沟道区的第1和第2掺杂半导体区；
和一个MOS数据存储元件，该存储元件有一个导电结构，在导电结构下面有一层超薄介质，在超薄介质和导电结构下面有一个第1掺杂半导体区，MOS数据存储元件的第1掺杂半导体区与MOS场效应晶体管的第1掺杂半导体区连在一起，所说的超薄介质能够被有选择地击穿到许多击穿态中的一种状态；
其中存储器的一条列线与MOS场效应晶体管的第2掺杂半导体区或者与MOS数据存储元件的导电结构连在一起，至少一条共用线中的一条与MOS数据存储元件的导电结构或者与MOS场效应晶体管的第2掺杂半导体区连在一起。
15.按权利要求14所述的存储器阵列，其特征是：每一个MOS数据存储元件在超薄介质和导电结构下面有一个反型-允许区与MOS数据存储元件的第1掺杂区邻接。
16.按权利要求14所述的存储器阵列，其特征是：每一个MOS数据存储元件在超薄介质和导电结构下面有一个第2掺杂区与MOS数据存储元件的第1掺杂区集成在一起。
17.按权利要求14所述的存储器阵列，其特征是：MOS场效应晶体管的栅介质和MOS数据存储元件的超薄介质是用一共同的超薄栅氧化层形成的。
18.一种可再编程存储器阵列，其特征是：该阵列包括大量的行线、大量的列线、至少一条共用线、和位于行线和列线各自交叉点的大量存储器单元，每一个存储器单元有一个选择晶体管与位于一条列线和至少一条共用线中的一条之间的一个数据存储元件串联在一起，选择晶体管的栅极与其中一条行线连在一起，数据存储元件有一层超薄介质用于物理数据存储，所说的超薄介质能够被有选择地击穿到许多击穿态中的一种状态。
19.按权利要求18所述的存储器阵列，其特征是：存储器中数据存储元件是一种MOS半晶体管。
20.按权利要求18所述的存储器阵列，其特征是：存储器中数据存储元件是一种MOS电容。
21.一种可再编程不挥发性存储器单元，其特征是：该存储器单元有一个选择晶体管与一个数据存储元件串联在一起，数据存储元件有一个导电结构，在所说的导电结构下面有一层超薄介质用于物理数据存储，在超薄介质和导电结构下面有一个第1掺杂半导体区，所说的选择晶体管的栅极可以通过控制来寻址所说的存储器单元，所说的超薄介质能够被有选择地击穿到许多击穿态中的一种状态。
22.按权利要求21所述的存储器单元，其特征是：数据存储元件是一种MOS半晶体管。
23.按权利要求21所述的存储器单元，其特征是：数据存储元件是一种MOS电容。
24.按权利要求21所述的存储器单元，其特征是：所说的存储器单元通过在所说的导电结构和所说的第1掺杂半导体区之间加一个电压使所说的超薄介质击穿到所说的许多击穿态中的一种状态来实现编程。
25.按权利要求24所述的存储器单元，其特征是：所说的存储器单元通过在所说的导电结构和所说的第1掺杂半导体区之间加上一个电压时感测通过所说的数据存储元件的电流来实现读出。
26.按权利要求21所述的存储器单元，其特征是：该存储器单元具有一种电路，该电路能够给所说的选择晶体管的栅极加上一个可变电压将所说的超薄介质击穿到许多击穿态中的一种状态。
27.按权利要求21所述的存储器单元，其特征是：该存储器单元具有能够判定通过所说的数据存储元件的电流大小的电流感测电路，如果电流大于一个预定的临界值，所说的电流感测电路就指示出存储器单元已被编程，所说的存储器单元通过改变所说的预定临界值实现逻辑擦除。
28.一种可再编程MOS数据存储元件，其特征是：该存储元件有一个导电结构，在导电结构下面有一层超薄介质，在超薄介质和导电结构下面有一个第1掺杂半导体区，所说的存储元件通过击穿所说的超薄介质实现编程，所说的存储元件通过感测通过所说的存储元件的电流实现读出，所说的超薄介质能够被有选择地击穿到许多击穿态中的一种状态。
29.按权利要求28所述的存储元件，其特征是：所说的超薄介质是一种栅氧化层。
30.按权利要求29所述的存储元件，其特征是：所说的栅氧化层小于50埃。
31.按权利要求28所述的存储元件，其特征是：包括一种电路能够给所说的选择晶体管的栅极加上一个可变电压将所说的超薄介质有选择地击穿到许多击穿态中的一种状态。
32.按权利要求28所述的存储元件，其特征是：有一种电流感测电路能够判定通过所说数据存储元件的电流大小，当电流大于一个预定临界值时所说的电流感测电路就能指示出存储器单元已被编程。
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