CN1055568C - 非易失性半导体存储器件 - Google Patents

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Abstract

本发明旨在实现不必在高阻的第1多晶硅上开接触孔、接触孔数目少的选择晶体管以谋求高集成化。配置有和叠层式存储单元208具有同样浮置栅构造的选择晶体管209。由于在高阻的第1多晶硅上不开接触孔，故在选择晶体管的栅极布线中不必在单元阵列的中途形成接触孔。其结构是对浮置栅204预先注入电荷以使选择晶体管209的阈值变正，或向选择晶体管209的沟道区域掺杂、并用紫外线照射进行控制使中性阈值变为正值。

Description

非易失性半导体存储器件
本发明涉及具有选择晶体管的、电写入可擦除的非易失性半导体存储器件。
在电写入可擦除的非易失性半导体存储器件方面，存在具有选择晶体管的NAND型EEPROM、FLOTOX(浮置栅沟道氧化物)型EEPROM和没有选择晶体管的NOR型EEPROM。由于具有选择晶体管的EEPROM是按正阈值和负阈值来区别存储器单元的状态的，故如果没有选择晶体管，在把负阈值的存储器单元作为非选择单元时，就会产生单元电流流入非选择单元的误操作。因此，通常把选择晶体管与存储器单元进行串联连接以防止错误操作。
图30是示出现有的NAND型EEPROM的存储器单元的一部分的电路图。用控制栅CG(在图30中是CG1-CG8)进行控制的叠层型存储器单元191(以下都称单元)以许多个串联起来的方式进行连接。在该串联连接的端部即漏D侧(位线BL方向，在图30中是BL1、BL2)和源S侧，分别配置选择晶体管192，成为用选择栅SG1、SG2进行控制的结构。图31给出在该存储器单元中的擦除、写入和读出操作时在各处所加的电压的示例。
在擦除数据的情况下，通过把位线BL、源S打开，把控制栅CG、选择栅SG全部偏置在0V，以及在衬底W上加擦除电压VEE(例如20V)，利用氧化膜的隧道现象把全部浮置栅内的电子抽出。通过以上方式，把所有单元的阈值均置于0V以下，即使其处于常导通状态(耗尽型状态，数据“1”的状态)。
在写入数据的情况下，在控制栅CG中被选择单元的控制栅上加例如20V的写入电压VPP，在非选择单元的控制栅上加VPP与0V之间电位的Vm(例如10V)。在该状态下，位线BL中写入数据“0”的单元的位线上加0V，在保持原来的数据“1”的单元的位线上加Vm。
在这种电位关系的情况下，在被选择单元的控制栅电极加VPP、位线加0V的选择单元中，按浮置栅电极与半导体衬底间的静电容量(Cs1)和浮置栅电极与控制栅电极间的静电容量(Cs2)的比(Cs2/(Cs1+Cs2))(以下称耦合比)来分割VPP电位，例如，在Cs2/(Cs1+Cs2))＝0.5的场合，浮置栅电极与半导体衬底间的电位差为10V。
此时浮置栅电极与半导体衬底间的栅氧化膜(以下称隧道氧化膜)的电场在隧道氧化膜厚度是10nm的情况下为10MV/cm，Fowler-Nordhim电流(以下称隧道电流)通过隧道氧化膜而流动，电子被注入浮置栅，该单元的阈值成为正值，由此来进行对选择单元的写入(”0”写入)。
把Vm的电位加到进行上述“0”写入的单元(例如图30中的用BL1和CG4选择的单元)所属的NAND(把从SG1起到SG2为止的串联连接的存储器单元组合称为NAMD)及此外的与位线BL1连接的NAND中的非选择单元的控制电极上。这是为了使非选择单元的晶体管处于导通状态、把位线电位0V传送到选择单元的沟道，和充分地获得选择单元的写入特性。此时由于加到非选择单元的隧道氧化膜上的电场是5MV/cm的程度，故不会引起写入。另一方面，在对与上述选择单元处于同一控制栅上的单元进行“1”写入的场合(例如由BL2和CG4选择的单元)，使BL2的位线电位成为Vm。如有这样的电位的话，由于把大致为Vm的电位传送到由BL2和CG4选择的单元的沟道上，故在该单元不进行写入，因而能保持“1”的状态。上述写入单元的阈值为0V以上至VCC(例如5V)以下。
在读出数据的情况下，对被选择单元所属的位线进行VCC(例如5V)的预充电，使非选择的位线的电位为0V。而且在被选择单元的控制栅上加0V，在此外的非选择单元的控制栅上加VCC，由此打开选择栅，根据是否有电流从位线流入来判定数据“0”/“1”。也就是说，如单元为耗尽状态，就有电流流动，如阈值是正值就没有电流流动。在图32中示出阈值Vth比0V大的单元和比0V小的单元的静态特性。VCC是加到控制栅的电压，Id是漏电流。
如按照这样的结构，为了在通常的存储器单元中进行写入或擦除，就要使隧道电流流动，这样就要在半导体衬底与电荷积累区间设置足够薄的氧化膜(通常是10nm的程度)。由于选择晶体管的栅氧化膜进行常规晶体管的操作，故不引起隧道现象，也就是说在这种情况下有必要使氧化膜厚到使隧道电流不至于流动的程度。例如，如在写入操作时的选择晶体管的栅电压为10V，则选择晶体管(SG)的栅氧化膜厚度有必要达到30nm这么厚。
以下就有关存储器单元与选择晶体管的栅氧化膜厚度不同的场合对其制造工艺进行说明。图33是示出现有的NAND型EEP-ROM的存储单元阵列的一部分的平面图。图34-图45分别是图33中主要部位的截面位置((A-A)、(B-B)、(C-C)、(D-D))对制造工序进行逐一说明的截面图。
如图34所示，在半导体衬底101上有选择地形成元件隔离区102(图34(B-B))。其次，如图35所示，在半导体衬底101上用热氧化形成厚度达25nm的第1栅氧化膜103。其次，如图36所示，用光刻和湿法腐蚀(例如NH4F)除去存储器区域104的第1栅氧化膜。其次，如图37所示，用热氧化法形成10nm厚的第2栅氧化膜105。
一般情况下在光刻中使用的感光材料(抗蚀剂)中含有金属杂质，这种金属杂质引起了各层栅氧化膜性能的恶化。在为了不引起栅氧化膜性能恶化而要形成二种膜厚的栅氧化膜的场合，制造工序比上述的要长而且复杂。以下继续说明制造工序。
如图38所示，在栅氧化膜103、105上形成厚度为200nm的第1多晶硅106，并掺杂浓度为1×1020cm-3的磷或砷。在这里之所以杂质浓度比较低是为了防止在其后的热处理工序中因掺杂剂的扩散而引起栅氧化膜105耐压性能的恶化。
其次，如图39所示，使用光刻和各向异性腐蚀对多晶硅106进行加工以形成浮置栅。其结果是形成浮置栅隔离区107(图39(B-B))。
其次，如图40所示，在第1多晶硅106与浮置栅分离区107上形成例如厚度为25nm的用硅氧化膜或硅氧化膜与硅氧化膜的叠层膜(ONO膜)制成的绝缘膜108，其厚度是用硅氧化膜换算得到的。
其次，如图41所示，在上述第1多晶硅上的绝缘膜108上淀积例如厚度为400nm的第2多晶硅109并进行磷或砷的浓度为5×1020cm-3的掺杂。其次，如图42所示，使用光刻和各向异性腐蚀对选择晶体管110的部分与存储器单元111的部分同时进行加工。(图42(A-A))。
其次，如图43所示，对选择晶体管的栅电极的一部分112使用光刻与各向异性腐蚀以除去第2多晶硅109。也就是说，沿C-C线的截面图43(C-C)是为形成每隔多条位线设置的、用于加速选择栅的信号传播的接触部分的过程的工艺，沿D-D线的截面图43(D-D)是为形成与译码器连接的接触部分的过程中的工艺。
其次，如图44所示，淀积BPSG(硼磷-硅玻璃)等的层间绝缘膜113。116是后氧化膜。如图45所示，使用光刻与各向异性腐蚀在选择晶体管的第1多晶硅106、第2多晶硅109上(在图上未示出的存储器单元上，也在漏、源区域上)开接触孔114。其后，形成铝布线115(位线BIT也相同)以便连接选择晶体管的第1多晶硅106和第2多晶硅109。
如上述结构那样把选择晶体管的第1多晶硅106和第2多晶硅109连接起来是因为如下的理由。第1多晶硅106是作为栅电极而起作用的，它是高阻的多晶硅。因此，必须把第2多晶硅109作为布线来利用。
由于如以上所述那样对选择晶体管的第1多晶硅106和第2多晶硅109开接触孔，接触孔的数目变得多起来。因为对于接触孔的重合(套刻)余裕的关系，边缘部分是必要的，因此接触孔的数目越多就越损害高集成化。在选择栅方面，有必要每隔多条位线(例如128条或256条)设置一个图33中示出的接触区域121，这一点对高集成化来说是很大的妨碍。
此外，如图38(A-A)所示，为了在存储器区域104进行写入或擦除而使隧道电流流动，因此就形成充分薄的第2栅氧化膜105。对于这一点，由于选择晶体管的栅氧化膜是进行常规晶体管的操作的，它不引起隧道现象，也就是说，有必要使第1栅氧化膜103的厚度达到使隧道电流不至于流动的程度。为了制造这样的二种类型的氧化膜，在光刻工序中需要有重合余裕，即选择晶体管的栅氧化膜与隧道氧化膜的边界和存储器栅电极端或选择晶体管的栅电极端的重合余裕。这个重合余裕使选择晶体管和其相邻的存储器单元间的集成度降低。
因此在现有技术中要分开制作用于选择晶体管的栅氧化膜和厚度较薄的用于隧道氧化膜的栅氧化膜。特别是为了防止隧道氧化膜耐压性能的恶化，不能将较多的杂质导入到与其接触的第1多晶硅，故使第1多晶硅成为高阻多晶硅。由于把第1多晶硅作为布线是不适当的，故把上层的低阻的第2多晶硅作为布线来应用，通过接触孔在各处把第1、第2多晶硅连接起来。因此就存在接触孔的数目变多的缺点，而成为提高集成度的妨碍。
本发明是考虑到以上问题而提出的。它的目的在于提供一种非易失性半导体存储装置及其制造方法，这种非易失性半导体存储装置不需要对第1多晶硅开接触孔，即接触孔数目较少，且具有不需要有接触边缘的选择晶体管，同时制造工序不复杂，本发明的半导体存储装置提高了隧道氧化膜的可靠性，而且在集成化方面性能优良。
本发明的非易失性半导体存储器件的特征是具备以下三个构成部分。
(1)存储单元：它具有在半导体衬底表面的源区与漏区、在上述衬底上形成的第1控制栅电极和在该控制栅电极与上述半导体衬底间的第1电荷积累区；它通过在写入时由栅与衬底、漏源间的电位差把电荷注入到上述第1电荷积累区并设定比读出时的栅电压高的阈值，在擦除时用与写入时相反的电位差使电荷从上述第1电荷积累区放出并设定比读出栅电压低的阈值来存储数据；
(2)选择晶体管：设置在由上述许多个存储单元形成的串联连接的端部，它具有第2控制栅电极和在该控制栅电极与上述半导体衬底间与第1电荷积累区同样的第2电荷积累区；
(3)注入电荷的装置，至少在对上述存储单元进行读出、写入操作时把电荷注入到预先使上述选择晶体管保持正阈值的第2电荷积累区。
此外，上述选择晶体管的特征是在第2控制栅电极与半导体衬底间具有作为与上述第1电荷积累区同样形状的上述第2电荷积累区的电极区，并具备设置在该电极区下的半导体衬底上的、用于把上述选择晶体管控制为正阈值的导入杂质的沟道区。
再有，作为本发明的非易失性半导体存储器件的制作方法，其特征是包括：在具有上述沟道区域的选择晶体管中进行紫外线照射的工序，以使其中性阈值变成为正阈值。
选择晶体管也有着和存储单元相同的栅极电极构造。为此，可以把低阻的控制栅电极原封不动地用作选择栅极的控制布线，故不必再设置妨碍高集成化的接触孔。此外，也不必分开制作存储单元和选择晶体管的栅极绝缘膜。因而，得以省去造成绝缘膜污染的工序。
图1的平面图给出了本发明的第1实施例所涉及的NAND型EEPROM的存储单元阵列的一部分。
图2为示于图1的各断面位置上的第1工序的截面图。
图3为示于图1的各断面位置上的第2工序的截面图。
图4为示于图1的各断面位置上的第3工序的截面图。
图5为示于图1的各断面位置上的第4工序的截面图。
图6为示于图1的各断面位置上的第5工序的截面图。
图7为示于图1的各断面位置上的第6工序的截面图。
图8为示于图1的各断面位置上的第7工位的截面图。
图9为示于图1的各断面位置上的第8工序的截面图。
图10为示于图1的各断面位置上的第9工序的截面图。
图11为示于图1的各断面位置上的第10工序的截面图。
图12是抽出了采用图1所示结构的本发明NAND型EEP-ROM的存储单元的一部分的电路图。
图13的电路图给出了用于进行本发明所涉及的选择晶体管的阈值控制的译码器系统的主要部分。
图14是图13的行主译码器部分的具体电路图。
图15为图13的行子译码器部分的具体电路图。
图16给出了决定图15的电路动作的各部分的电压示例。
图17的电路图说明了本发明所涉及的存储器的数据擦除有关的动作。
图18的电路图说明了与本发明所涉及的存储器的数据写入有关的动作。
图19的电路图说明了与本发明所涉及的存储器的数据读出有关的动作。
图20给出了本发明所涉及的存储器单元在擦除、写入及读出时加于各处的电压示例。
图21的平面图给出了本发明的第2实施例所涉及的NAND型EEPROM的存储单元阵列的一部分。
图22为图21示出的各断面位置上的工序截面图。
图23是抽出了具有本发明第3实施例的结构的一部分制作工序的截面图。
图24为使本发明的第3实施例的结构与图1所示各断面位置相对应的截面图。
图25是图13的行子译码器部分的具体电路图，它与本发明的第3实施例相对应。
图26给出了决定图25的电路动作的各部分的电压示例。
图27是用于说明第1实施例的非主要效果的平面图。
图28的截面图把在图1中作为位线的布线导入压焊盘的例子。
图29是给出本发明的应用例结构的电路图。
图30表示抽出现有技术的NAND型EEPROM存储单元的一部分的电路图。
图31给出了在擦除、写入和读出动作时加于图31的存储单元各处的电压示例。
图32为在图31的存储单元中阈值控制的特性图。
图33的平面图给出了现有技术的NAND型EPROM存储单元阵列的一部分。
图34是图33所示各断面位置在第1工序中的截面图。
图35为在第2工序中图33所示各断面位置的截面图。
图36为在第3工序中图33所示各断面位置的截面图。
图37为在第4工序中图33所示各断面位置的截面图。
图38为图33所示各断面位置在第5工序的截面图。
图39为图33所示各断面位置在第6工序的截面图。
图40为图33所示各断面位置在第7工序的截面图。
图41为图33所示各断面位置在第8工序的截面图。
图42为图33所示各断面位置在第9工序的截面图。
图43为图33所示各断面位置在第10工序的截面图。
图44为图33所示各断面位置在第11工序的截面图。
图45为图33所示各断面位置在第12工序的截面图。
实施例
图1是一个平面图，它给出了本发明的第1实施例的NAND型EEPROM的存储单元阵列的一部分。图11(A-A)，(B-B)，(C-C)分别为沿图1中A-A线、B-B线和C-C线的剖面图，图2-图10分别为把图1中的断面位置用于重要部位并把本发明所涉及的制作方法表示成按工艺顺序排列的剖面图。
如图2所示，在半导体基板201上选择性地形成器件隔离膜202。器件隔离膜202是例如，膜厚800nm的氧化膜(图2(B-B))。其次，如图3所示，在器件区域表面上在例如800℃的干氧化条件下形成10nm的栅极氧化膜203。接着，如图4所示，在栅极氧化膜203和器件隔离区202上用减压CVD法淀积上例如膜厚为200nm的多晶硅204。
然后，如图5所示，用离子注入法或气相扩散法以5×1019～2×1020cm-3的浓度向多晶硅204中掺入P或者As。此杂质浓度比较低故将变为高阻抗，为的是防止在后边的热处理工序中因杂质的扩散而使氧化膜203的耐压劣化。其次，用光刻和各向异性刻蚀把器件隔离区202上边的多晶硅204以不从器件隔离区露出的宽度除掉、并形成浮置栅隔离区205(图5(B-B))。
接着，如图6所示，在多晶硅204的浮置栅隔离区205的上边在900°到1000℃的温度范围内进行干氧氧化并形成例如膜厚为15nm的氧化膜，再在其上用LPCVD法淀积例如膜厚为15nm的硅氮化膜，在其上于900℃到1000℃的温度范围内用湿氧化法形成例如膜厚为5nm的氧化膜。以此来形成硅氧化膜与硅氮化膜的叠层绝缘膜(ONO膜)206。
其后，如图7所示，在ONO膜206上用LPCVD法淀积例如膜厚为400nm的多晶硅207。接着，用离子注入法或者气相扩散法以3×1020～5×1020cm-3的浓度向多晶硅207中掺入P或As。
其次，如图8所示，用光刻和各向异性刻蚀按顺序刻蚀多晶硅207、ONO膜206和多晶硅204，同时形成存储单元208和选择晶体管209的栅极部分(图8(A-A))。
接下来，如图9所示，注入P或As以形成将变成源/漏区的扩散层210。然后，在从800℃至1000℃的温度范围内，用干氧化法在多晶硅204、207的表面和扩散层210上边形成氧化膜211。
其后，如图10所示，在氧化膜211上边淀积膜厚例如为1000nm的BPSG膜212。然后，如图11所示，用光刻和各向异性刻蚀技术开接触孔213，使扩散层210的部分表面(没有画出来的位线接触部分)和存储单元208及选择晶体管209中多晶硅207的部分表面露出来。之后，用溅射法或CVD法淀积例如膜厚为800nm的铝。接着，用光刻和各向异性刻蚀选择性地刻蚀上述铝以形成布线214(同时形成位线)。
图11(C-C)是用于连接到译码器(没有画出)一侧的接触区的断面，在器件隔离区202的上边形成有多晶硅(204，207)的电极。选择晶体管209的布一与存储器单元一样把接触做在低阻多晶硅207(栅极布线)上。
采用这样的结构时，由于不在高阻的第1多晶硅204上开接触孔，故在选择晶体管的栅极布线中没必要在单元阵列的中途形成接触孔。即，不再需要上述图33的121区，故使接触孔数目变成必要的最小限度，对高集成化作出了贡献。
此外，也不需要把存储单元和选择晶体管的栅极绝缘膜分开来制作。因而，使存储单元和选择晶体管的栅极绝缘膜在同一工序中形成，不再像现有技术那样需要在光刻工序中留有套刻余裕。这样的结果是省掉了污染栅极绝缘膜的工序、提高了存储单元的可靠性，同时对提高集成度作出了贡献。
图12为采用图1所示结构的本发明NAND型EEPROM的存储单元的一部分的电路图。图1-图11中相对应的地方采用了相同的符号。
把多个用控制栅CG(图12中的CG1-CG8)控制的叠层式存储单元208(以下称之为单元)串接起来，在此串联连接部位，即漏D的一侧(位线BL(BL1，BL2))和源S一侧分别设置有选择晶体管209，成为用选择栅SG(SG1，SG2)进行控制的结构。此选择晶体管209具有和存储单元208相同的浮置栅。
就是说，上述浮置栅是例如示于上述图11的第1多晶硅204，选择栅SG1、SG2和控制栅CG是示于图11的第2多晶硅207。
在写入、读出时，选择晶体管209中除被选择者以外均必须处于非导通状态。于是，首先需要一种SG写入装置。这种装置将电荷预先注入浮置栅以使选择晶体管的阈值变为正。
图13示出了译码系统的电路示例，这种电路用于控制本发明的选择晶体管209的阈值。就是说，把它组装入控制栅CG的译码器内。使得可以进行选择栅SG的译码动作。该电路由行主译码器301和行子译码器302构成。行主译码器301的电路构成如图14所示，行子译码器302如图15所示的那样构成。
示于图14的行主译码器是一个选择电路，它选择由NAND束组成的存储单元部件中的一个部件。从外部输入进来的地址用没有画出来的地址锁存电路变换为内部行地址，再用此内部行地址选择存储单元部件中的一个部件，所以要从节点N1把信号供给示于图15的那种行子译码器。被选的行子译码器302的输入节点N1的电位将变为5V(VCC)，而未被选中的行子译码器302的输入节点N1的电位则将变为0V。
示于图15的行子译码器，在读出、写入、选择栅SG的写入和擦除时的各模式中，分别把示于图16的电位供给输入信号A、B、C、D、E、电源VA、VB和VC。VCC是通常的电源，比如说可认为是5V。VPP是写入擦除系统的高电压，例如可以认为是20V。Vm是VPP的中间电位，例如可以认为是10V，GND则可以看作是0V。
关于本发明中的选择栅SG的写入，参照图15和图16进行说明。当变成为选择晶体管写入(SG写入)的模式时，行子译码器302的输入节点N1的电位将受控变为5V(VCC)，信号A的电位将受控变为0V，信号B的电位将变成5V。因此，由P沟MOS晶体管的N沟MOS晶体管组成的开关401将变成非导通状态，而开关402将变成导通状态。为此，节点N2的电位将成为与节点N1相反的电位(0V)。
由于电源VA的电位变成了VPP(20V)，故行子译码器部分的节点N3的电位将变成0V，节眯N4的电位将变成20V。因此，行子译码器的输出门电路410将变成非导通状态，用于进行放电的N沟晶体管阵列411将变成导通状态。因而，控制栅CG全部被设定为0V。
另一方面，在漏一侧的选择线(SG1)的顶端，Q122和Q131的栅极上加有与节点N4的电位相同的20V，对此，接于其两电源侧的P沟MOS晶体管Q121和Q132的栅极上都被设定为0V。这样一来，此漏极一侧选择线的顶端部分就变为截止状态。而在源极一侧的选择线(SG2)的顶端部分Q134、Q135、Q136为非导通状态。因此，与节点N3的电位相同的节点N5为0V，这使用于SG写入的晶体管Q141、Q142导通，并用来自电源VD的高电压VPP把20V的电压加到选择栅SG上。
通过采用上述那种译码器的结构，实际上完成了用以下步骤设定示于图12的选择晶体管209的阈值的目的。首先，通过使控制栅CG和选择SG全部为0V，使位线和源开路、使基板为VPP，使隧道电流从CG和SG的浮置栅电极流向基板，抽出所有浮置栅内的电子使之变成擦除状态。
其次，为了使选择晶体管209的阈值大于0V，给SG加上VPP，例如20V，并使其他电压为0V。这样，就变成了向选择晶体管209的浮置栅注入电子的状态，使阈值高于0V。由于要转送写入时的位线电位(中间电位Vm，例如为10V)，故这一阈值不能设定得太高，比如可设定为1V。
其次，说明在上述实施例结构中存储单元的擦除、写入及读出动作。
首先，如图17所示，通过使所有的CG为0V，使位线BL和源S开路、使基板W为VEE(例如20V)，利用氧化膜的隧道现象，抽出所有的浮置栅内的电子来擦除数据。这样一来，全部单元阈值都被变成低于0伏，即常开状态(耗尽型状态，数据“1”的状态)。这时的SG上加有VPP(例如20V)或Vm(例如10V)，以防止选择晶体管的浮置栅电极中的电荷被抽掉。此时，使擦除单元的阈值低于0V(负的阈值)。
数据的写入和现有技术一样，给控制栅CG中被选单元的控制栅上加上写入电压VPP，例如20V，给未被选中的单元的控制栅加上VPP与0V之间的电位Vm，例如10V。在这种状态下，给位线BL中要写入数据“0”的单元的位线加上0V，给保持数据“1”的原状不变的单元的位线加上Vm。
就是说，如图18所示，若要对连接到控制栅CG4上的指定的存储单元CELL1有选择地写入，则要给CG4加上VPP(20V)，给除此之外的CG和选择栅SG1、位线BL2加上Vm(10V)，位线BL1、SG2上为接地电位GND。这样一来，仅给CELL1加上了足以使隧道电流流过的电场，使阈值变正，向被选中的单元进行写入(写入“0”)。其余的单元上，由于在沟道一侧加上了Vm电压，故加在隧道氧化膜上的电场被平缓下来(5MV/cm)，无隧道电流流过。此外，使写入单元的阈值为0V以上、VCC(例如5V)以下。
数据的读出也和现有技术的读出一样，使被选单元所属的位线预充电到VCC，例如5V，使未被选中的位线为0V。这样，被选单元的控制栅上就加有0V电压，除此以外的未被选中的单元的控制栅上加上了VCC，打开选择栅，并根据是否从位线流入电流来判定数据是“0”或“1”。就是说，若单元成了耗尽状态则有电流流过，若阈值变为正则无电流流过。图19给出的是读出CELL1时的加压状态。而图20则给出了上述实施例的存储单元在写入、读出和擦除动作时加于各处的电压示例。
在上述实施例中，向选择晶体管的浮置栅电极进行的电荷注入可以在用户的使用状态中，按(例如)以下的顺序自动地进行。
(1)选择晶体管、存储单元汇总擦除
(2)选择晶体管写入(也可以进行用于控制阈值的验证(Verify))
(3)存储单元选择写入
此外，在换写数据时也要进行上述(1)-(3)的动作。
但是，在形成上述那样的系统的情况下，存在着下述一些问题。第1，由于给选择晶体管也加上了写入擦除应力，故选择晶体管变坏的可能性也增加了。第2，由于数据改写时必须进行选择晶体管的写入，故总的写入时间变长。
于是，对选择晶体管的浮置栅电极的电荷注入由制造者在出厂时进行。在由用户进行数据改写时，按这样构成电路即可：如上述那样，在擦除时给选择晶体管加上VPP或者Vm，使选择晶体管的电荷不被消去。
另外，在向选择晶体管进行写入时，如上所述，要把阈值控制到比如说1V左右。这样，假定令选择晶体管和存储单元与前边说过的耦合比(Cs2/(Cs1+Cs2))相同，则在加以相同VPP电压的情况下，必须以比存储单元还短的写入时间对选择晶体管进行写入，故难以控制阈值。虽然也有降低选择晶体管写入时的VPP的方法，但这种方法存在着使电路复杂的难点。
如果把选择晶体管的耦合比(Cs2/(Cs1+Cs2))作得比存储单元的耦合比还小，则上述问题就可以容易地解决。比如，通过使指向字线方向的浮置栅电极的长度Fd1(示于图1)比存储单元的浮置栅电极长度Fd2短，使选择晶体管的浮置栅电极与前边说过的控制栅电极之间的静电电容Cs2变小，从而使耦合比变小。通过使选择晶体管的耦合比变小，就可以防止在擦除时或者在选择写入时选择晶体管的误擦和误写。
图21是一个平面图，它示出了本发明的第2实施例的NAND型EEPROM的存储单元阵列的一部分。图22(A-A)、(B-B)、(C-C)、(D-D)分别是沿图21中A-A线、B-B线、C-C线和D-D线的截面图。这是把前边说过的选择晶体管的耦合比作得比存储单元的耦合比还小的结构的另外一个例子，和图1的不同之处如图22(B-B)所示，是在选择晶体管中不设浮置栅隔离区205、使浮置栅(多晶硅204)连续起来的结构。因而，在本实施例中虽然没画出来，但从有关制作方法的上述图5到图10的各个(B-B)截面图的多晶硅204如图4的多晶硅204那样，变成了不设置浮置栅隔离区205的构造。
在采用本实施例时下述条件是必要的。如图22(D-D)所示，在存储单元浮置栅隔离区205中，若宽度L与多晶硅204的膜厚T的关系满足2T＞L，则选择晶体管的电容的耦合比将变得比存储单元的电容的耦合比还小。
若采用上述结构，则由于选择晶体管没有浮置栅隔离区205，故结果变成为作为选择晶体管整体的共用浮置栅而存在着。因而，各个选择晶体管的耦合比的不均一性就都消失了。这就易于使各个选择晶体管的阈值均一化。除此之外的结构和图1一样，接触孔的数目达到必要的最小限度，因而对高集成化将作出贡献。
其次，对本发明的第3实施例说明如下。如根据上述两个实施例，则选择晶体管209中除被选中的以外在写入和读出时都必须为非导通状态。即，选择晶体管必须是增强型晶体管。另外，如上所述，由于在控制栅与被选中的存储单元共同连接起来的存储单元上，在写入时控制栅上加有VPP电压，故必须给沟道加上用于防止误写入的Vm(比如10V)(图20中的图”写入)。
下边，说明在保持上述那种条件的同时使选择晶体管上具有所希望的阈值、而没有向选择晶体管的浮置栅电极注入电荷的工序(即没有选择晶体管的写入工序)的结构。本实施例的特征是：用紫外线照射使全部存储单元成为擦除状态，这时，选择晶体管的结构要使选择晶体管也受紫外照射并保持其中性阈值为正值。
晶体管的源漏之间的电压由栅极电压与该晶体管的阈值之差来决定。由于为了使隧道电流(F-N电流)开始流过隧道氧化膜而必须加到隧道氧化膜上的电场约为6MV/cm，故有下述关系：
(VPP-(VSG1-VthSG))×CRcell/Ttunnel＜6MV/cm…(1)
其中VthSG是选择晶体管在紫外线照射之后的中性阈值，CR-cell是存储单元的耦合比，而Ttunnel为隧道氧化膜的膜厚。
此外，若令控制栅与浮置栅之间的绝缘膜的膜厚为Tinter-poly，面积为Sinter-poly，令隧道氧化膜和浮置栅电极所形成的面积为Stunnel，则存储单元的耦合比可用下式定义。
CRcel＝((Sinter-poly/Tinter-poly)/((Sinter-poly/Tinter-poly)+(Stunnel/Ttunnel))               ……(2)
另外，当在写入时给选择晶体管的控制栅加上VSG1(示于图20的10V)时，就不能再向选择晶体管的浮置栅进行写入。这是因为示于公式(1)的VthSG变大，在写入“1”的单元上产生了误写入的缘故。另外，由于选择晶管必须永久是增强型，故在擦除时，选择晶体管绝不能变成擦除状态。因而，倘令选择晶体管的耦合比为CRSG1，则下式必须成立。
VSG1×CRSG1/Ttunnel＜6MV/cm           ……(3)
(Vwell-VSG1)×CRSG1/Ttunnel＜6MV/cm   ……(4)
再者，由于在选择晶体管经紫外线照射后的中性阈值VthSG大的时候也将形成与上述相同的误写入，故对于选择晶体管来说，必须先用沟道离子注入等技术预先调整好阈值。
例如，在把上述CRcell和CRSG1都作成0.5的时候，示于图20的电压示例满足上述(1)式到(4)式。另外，这时的选择晶体管的紫外线照射后的中性阈值VthSG为1V左右即可。但是，由于中性阈值VthSG是由各电位关系来决定的，故不限于1V。
图23、图24的截面图给出了把上述第3实施例的制作方法(包括有选择晶体管的离子注入工序)用于上述第1实施例时的情况。即在从上述图2移到图3的工序中，如图23所示，追加了把将形成选择晶体管的沟道区域的部分之外的地方涂敷以光刻胶，然后向选择晶体管的沟道区域注入杂质的工序。用于第2实施例时也是一样的，故对第2实施例的说明从略。
图23的工序比如可应用下述这种制作方法。在形成前边说过的图2的结构之后，先在基板201的器件区表面上形成，例如，20nm的氧化膜311，然后用光刻胶312覆盖除选择晶体管的沟道形成区域之外的地方。之后，用离子注入法，向选择晶体管的沟道形成区注入杂质313。此杂质313是例如硼，以30KeV的加速电压、约1×1013cm-2左右的剂量注入。接着用湿法刻蚀技术除掉20nm的氧化膜311。
增加了上述离子注入工序之后，在示出前边说过的图3以后的制作工序的截面图中，虽然没有画出来，但将变成为把杂质(硼)313掺进了选择晶体管的沟道区中去的状态。因而，作为和前边说过的图11的各断面相对应的结构。如图24所示，图24(A-A)和(B-B)的选择晶体管209的沟道区域已变成了掺进了杂质(硼)313的状态。仅仅这一点和前述的图11不同。平面图和图1的结构是一样的。
向选择晶体管的区域离子注入的离子种类不仅限于B(硼)，也可以是BF2。剂量上也不限于1×1013cm-2，只要是能够得到所希望的阈值的剂量就行。同样，只要能得到所希望的特性，加速电压也不限于30KeV。此外，在需要抑制由众所周知的晶体管的窄沟效应所引起的阈值上升的时候，也可以用P(磷)或As(砷)作离子注入。此外，选择晶体管的浮置栅电极也可以没有浮置栅隔离区，只要能满足上述式(3)、(4)就行。
如采用上述第3实施例的结构，则可以使选择晶体管具有所希望的阈值而不需要写入工序。即，在产品组装工序之前经过紫外线的擦除工序，使选择晶体管确定所希望的阈值即可。紫外线照射，例如用波长λ＝2537A°、3mW/cm2，照射10分钟以上。之后，由用户进行数据改写时，如前所述，可采用下述电路结构：在擦除时要给选择晶体管加上VPP或者Vm电压，以不消去选择晶体管的电荷。
这时，由于不再需要向选择晶体管进行写入的装置，故与图15相对应的行子译码器将变成如图25那样的一般性结构。图26给出了决定图25中电路动作的各部分的电压示例。
以上，用三个实施例对本发明进行了说明，但本发明不限于上述各个实施例，在不脱离其主旨的范围内可有各种各样的应用。例如，本发明以NAND型EEPROM为例作了说明，但对于FLOTOX型EEPROM也一样，把选择晶体管作成具有浮置栅电极的构造、把栅极氧化膜作为隧道氧化膜也可得到同样的效果。就是说，由于因晶体管构造的通用化导致制造工艺的简化而删掉了成为污染根源的工序，并因削减接触的数目而实现了集成度的提高。
另外，具有在半导体基板上薄的栅极氧化膜和硅氮化膜的叠层绝缘薄膜结构上形成栅极电极的MNOS结构，或者具有在半导体基板上薄的栅极氧化膜和硅氮化膜及薄氧化膜的叠层绝缘膜结构上形成栅极电极的MONOS结构的存储单元，要通过采用向硅氮化膜中的陷阱注入或使之释放出电荷的办法进行数据编程(data pro-gram)。对于具有这种MNOS和MONOS构造的EEPROM来说，只要是具有选择晶体管的结构，则通过把选择晶体管作成为MNOS结构或者MPNOS结构的办法，就可得到与上述各实施例同样的效果。
接着对第1实施例的非主要效果进行说明。图27(a)、(b)两个平面图都示出了选择晶体管的浮置栅多晶硅204S、存储单元的浮置栅多晶硅204M、源/漏区的扩散层210、位线接触BC和光刻胶膜的开口部RO。
在微细加工中，由于光刻技术所伴有的析像清晰度的限制，将成为刻蚀掩模的光刻胶膜的棱角处都带上了圆角。在仅于存储单元部分设有浮置栅隔离区的结构中，如图27(a)所示，与选择晶体管相邻的存储单元部分的浮置栅隔离区205有着受此带圆角的光刻胶的边角部分的影响而变形的危险。因此，与选择晶体管相邻的存储单元的耦合比就会参差不齐。
对此，在第1实施例的结构中，如图27(b)所示，由于在选择晶体管部分也连续形成了隔离区205，故几乎无需担心与选择晶体管相邻的存储单元部分的浮置栅隔离区205会因光刻胶膜形状的影响而变形。因此，将对抑制存储单元的耦合比的不均一性作出贡献。
图28是一个截面图，它示出了把图1中作为位线的布线214引向压焊区的例子。示出了示于上述图27的位线接触BC。在半导体基板201上形成了器件隔离膜202、栅极氧化膜203和作为浮置栅电极的多晶硅204，并在其上边介以绝缘膜(例如ONO膜206)形成将成为控制栅电极的多晶硅207。用介以层间色缘膜217的接触孔216把扩散层210与第一层布线214(位线)连接起来。
用半导体基板201上的栅极绝缘膜223、栅极绝缘膜上边的栅极电极215、栅极电极215两侧的半导体基板201表面的扩散层2101和2102形成周边电路的晶体管。此扩散层2101与上述布线214用介以接触孔的第2层布线相连。扩散层2102与第2层布线2192相连，而此布线2192还通过接触孔与第3层布线221相连。此第3层布线221作为层间绝缘膜217的指定区域中的压焊用开孔部222而露出来。
这样一来，布线就是多层金属布线和绝缘膜的叠层构造、要有形成把这些金属层连接起来的接触孔的工序。在图28中示出了3层构造的布线，但不限于3层，比3层更多更少的构造、或者单层构造均可考虑。
图29是本发明的应用例，作为本发明专利申请的NAND型EEPROM的读出系统电路，这是一种采用了具有强制反转式验证(Verify)功能的读出电路的电路图。为了便于说明，取出了三条位线来说明。该图示出了由采用图12的构成的存储单元构成的存储单元阵列1、强制反转式读出电路和写入数据锁存器12、验证检测电路13、列门电路14以及控制电路15。
如依据图29，则一条位线的电路将如下述这样构成。在位线BL(图中表示为BLx；x从1到3)上连有多个示于图12的那种NAND型存储单元2(图中表示为2-x，x为1-3)。为了给位线BL充电，设有P沟晶体管Q1。暂时保持写入数据的双稳电路1(在图中表示为1-x；x为1-3)具有节点N(在图中表示为Nx；x为1-3)和节点NB(在图中表示为BNx；x为1-3)、双稳电路1的节点N和位线BL之间用N沟晶体管Q2进行导通控制。双稳电路1的节点BN和0V的接地电位之间串接有N沟晶体管Q3、Q4。此晶体管Q3的栅极接于位线BL。这些晶体管Q3和Q4构成了强制反转装置(数据设定电路)。
作为复位功能，在节点N和0V的接地电位之间设有N沟晶全管Q5。其栅极接于节点BN的N沟晶体管Q6(在图中表示为Q6-x；x为1-3)具有检测验证动作结束的功能。该晶体管Q6的源极被接地，漏极被接于共用验证线VL上。在该验证线VL和电源之间接有用于使验证线充电的P沟晶体管Q7。经由倒相器3从该验证线VL输出验证检测信号VFY。双稳电路1的各个端子经由列门4接于I/O线和BI/O线(I/O线的倒相信号)上。
所有的晶体管Q1的栅极上都接有φ1信号线，而所有的晶体管Q2的栅极上接有φ2信号线，Q3的栅极上接有φ3信号线。用于复位的晶体管Q5的栅极上接有φR信号线、晶体管Q7的栅极上接有φ4信号线。时钟产生电路5按规定的时序驱动控制时钟φ1，φ2，φ3，φ4和φR的每一信号。晶体管Q1的源极在写入动作时接10V，在除此之外的时间里接到电源电压为5V的电源上。此外，在写入动作时，双稳电路的电源也是10V，除此以外的时间为5V。
下面说明具有上述结构的读出系统电路的动作。在读入位线电位之前，先有信号φR使晶体管Q5通导并使双稳电路1作好初始化(节点N为“L”电平)，之后，用信号φ1使位线BL预充电。用信号φ2使晶体管Q2通导、使位线处于自激振荡状态。经过某一时间之后，用信号φ3使晶体管Q4呈通导状态。这时，倘若位线电位变成了“L”电平，则双稳电路1的状态与初始化值相同，但若为“H”电平，则使双稳电路1的状态反转，把节点BN1由“H”重新设定为“L”。
把上述的具体动作按下述情况分开来进行说明：(A)，节点N被置位为“L”、使进行向被选单元写入“0”数据的情况；(B)，节点N被置位为“H”、向存储单元进行写入“1”数据动作，即进行使之保持擦除状态不变的动作的情况。
首先，在(A)的写入条件的情况下，在下一个验证时的读出动作中，从由晶体管Q2截止、晶体管Q1导通进行的位线预充电开始，经过一定时间(自激振荡时间)之后，研究下述单元的状态。
(i)确实已得到作为“0”数据的阈值的单元保持着位线的预充电电位。
(ii)阈值的设定还不充分，即尚未注入必要数量的电子的单元近于导通状态，将位线的预充电电位完全放掉。
在上述自激振荡期间之后，用信号φ3使晶体管Q4成为通导状态。
倘已变成(i)状态，则双稳电路1的节点BN将变成“L”、使锁存数据反转。这样一来，连到该位线上的选择单元就不再进行下一个再写入动作。因为下一个再写入动作时节点N为“H”，位线上将加上禁止进行写入的中间电压(Vm＝10V)。
如已变成(ii)的状态，则晶体管Q3不导通，节点N保持“L”不变，故得以进行下一个再写入动作。这种再写入动作，在验证时，要反复进行直到得到上述(i)的状态。
另一方面，在(B)的写入条件下，因为位线必然要变成放电状态，故晶体管Q3不导通、节点N保持“H”不变，下一次再写入时，和写入当初一样，位线上加上了禁止写入的中间电压。即把双稳电路1的节点N连到“H”的位线不会发生写入。
规定时间的验证动作结束后，使信号φ4下降，并使共用验证线VL预充电到5V。这样一来，当晶体管Q6-1，Q6-2，Q6-3中的哪怕是一个变成开态而导通的话，共用验证线就被放电。另外，若从晶体管Q6-1或Q6-3全部断开为非导通的话，则共用验证线VL保持5V不变。
结果是，节点N1-N3之中哪怕有一个有0V的位线(即如果有写入尚未完毕的位线的话)，则共用验证线放电，输出VFY变为5V。另外，倘验证后从N1到N3全都变为5V的话(即对所有的位写入都已结束了的话)则共用验证线VL保持5V不变，输出VFY将变成0V。
这样一来，当汇总设以验证电路时，就可以汇总检测是否所有的位都已写入完毕。其结果是可以判定写入动作和验证动作的循环应于何时停止。用信号φ4使共用验证线VL充电的时刻可设定于验证读出中间或在此之前，并将对汇总验证时间和写入时间的缩短作出贡献。设有这种验证装置的读出系统电路也可以利用于第1和第2实施例中选择晶体管写入后的验证中去。
在本发明的实施例中给出的制作方法是一个代表例子，只要不损于本发明的效果，可能有各种各样的应用。例如，在上述实施例中，把隧道氧化膜作成了10nm，但隧道氧化膜的厚度，在把VPP加到控制栅电极上的时候，因浮置栅上下的静电电容而形成的电位分割被用来决定加于隧道氧化膜上的电场，故膜厚的最佳值将因VPP和耦合比而异，并不限于10nm。
还有，在各实施例中虽然对于半导体基板未作规定，但P型基板和N型基板都行。另外，在用N型MOS形成存储单元时，要在P型或N型基板上先形成P阱并把存储单元形成区的基板表面先形成为P型。反过来，在用P型MOS形成存储单元时，要在N型和P型基板上先形成N阱并先把存储单元形成区的基板表面作成N型。
另外，我们用热氧化膜作为隧道氧化膜，但其形成条件也可以是上述条件以外的条件，还可以使用氮化氧化膜之类的绝缘膜。再者，浮置栅电极上的绝缘膜在上述实施例中使用了ONO，但单层氧化膜也没关系。另外，它们的形成条件也可不是热氧化，用CVD法形成也可以。控制栅电极采用了多晶硅，但也可以用多晶硅与硅化物的叠层膜，硅化物单层也行。在实施例中，金属布线层采用了铝合金，但也可以采用WSi之类的硅化物和多晶硅与硅化物的叠层膜。
还有，在实施例中，接触孔开孔之后，淀积了铝合金，也可在淀积铝合金之前用其他金属先形成势垒金属，而接触孔也可用硅或金属填埋。
如以上所说明的那样，倘若采用本发明，则可以提供这样一种非易失性半导体存储器件及其制作方法：上述非易失性半导体存储装置是一种电写入可擦除型非易失性半导体存储器件，在该半导体存储器件中不需要在第1多晶硅上开接触孔，即，具有接触孔数目少且不需要接触区的选择晶体管，同时使隧道氧化膜的可靠性提高又不使制造工艺复杂化。

Claims (52)

1.一种半导体存储器件，包括第1导线层、第一存储单元和连接于第1导线层和第一存储单元之间的第1选择晶体管，其特征是：
第1选择晶体管包括电荷积累区和与电荷积累区电绝缘的控制栅。
2.如权利要求1所述的器件，其特征是：
所述第1导线层为位线。
3.如权利要求1所述的器件，其特征是：
所述第1存储单元可选用于读出数据；所述第1选择晶体管在所述第1存储单元选用于读出数据时导通，从而使所述第1存储单元和所述第1导线层电连接。
4.如权利要求1所述的器件，其特征是：
所述第1存储单元可选用于写入数据，所述第1选择晶体管在所述第1存储单元选用于写入数据时导通，从而使所述第1存储单元和所述第1导线层电连接。
5.如权利要求1所述的器件，其特征是：
所述第1存储单元可选用于写入数据，所述第1选择晶体管在所述第1存储单元选用于写入数据时不导通，从而不使所述第1存储单元和所述第1导线层电连接。
6.如权利要求1所述的器件，其特征是：
所述第1存储单元可选用于擦除数据，所述第1选择晶体管在所述第1存储单元选用于擦除数据时导通，从而使所述第1存储单元和所述第1导线层电连接。
7.如权利要求1的述的器件，其特征是：
所述第1存储单元包括浮置栅，所述第1选择晶体管的所述电荷积累区为浮置栅。
8.如权利要求7所述的器件，其特征是：
所述第1选择晶体管的所述浮置栅为浓度为5×1019～2×1020cm-3的杂质所掺杂。
9.如权利要求7所述的器件，其特征是：
所述第1选择晶体管的所述浮置栅比所述第1存储单元的所述浮置栅短。
10.如权利要求7所述的器件，其特征是：
所述第1选择晶体管的所述浮置栅和所述第1存储单元的所述浮置栅通过具有同一厚度的各自的栅绝缘膜与半导体衬底绝缘隔离。
11.如权利要求1所述的器件，其特征是：
所述第1选择晶体管具有正的中性阈值电压。
12.如权利要求1所述的器件，其特征是正的中性阈值电压约为1V。
13.如权利要求1所述的器件，其特征是：
将紫外线至少照射到所述电荷积累区上使所述第1选择晶体管具有正的中性阈值电压。
14.如权利要求13所述的器件，其特征是：
所述第1选择晶体管还包括掺有杂质的沟道区。
15.如权利要求1所述的器件，还包括：
第2导线层；
第2存储单元；以及
连接于所述第2导线层和所述第2存储单元之间的第2选择晶体管，所述第2选择晶体管包括电荷积累区和与所述电荷积累区电绝缘的控制栅。
16.如权利要求15所述的器件，其特征是：
所述第2存储单元包括浮置栅，所述第2选择晶体管的所述电荷积累区为浮置栅。
17.如权利要求16所述的器件，其特征是：
所述第2选择晶体管的所述浮置栅与所述第1选择晶体管的所述浮置栅电连接。
18.如权利要求15所述的器件，其特征是：
所述第1和第2导线层为第1和第2位线。
19.如权利要求1所述的器件，还包括：
写入电路，用于将数据写入所述第1选择晶体管，在数据读出或写入所述第1存储单元时使所述第1选择晶体管具有正的阈值电压。
20.如权利要求19所述的器件，其特征是：
所述第1存储单元可选用于读出或写入数据，所述第1选择晶体管在所述第1存储单元选用于读出或写入数据时导通，而在所述第1存储单元未选用于读出或写入数据时不导通。
21.如权利要求1所述的器件，还包括：
擦除电路，用于擦除所述第1存储单元，但不用于擦除所述第1选择晶体管。
22.如权利要求1所述的器件，其特征是：
所述第1存储单元为非易失性存储单元。
23.如权利要求1所述的器件，其特征是：
所述半导体存储器件为NAND型电可擦可编程只读存储器。
24.如权利要求1所述的器件，其特征是：
所述半导体存储器件为浮置栅沟道氧化物型电可擦可编程只读存储器。
25.一种半导体存储器件，包括第1和第2导线层，第1和第2存储单元，连接于第1导线层和第1存储单元之间的第1选择晶体管，连接于第2导线层和第2存储单元之间的第2选择晶体管，其特征是：
第1选择晶体管包括电荷积累区和与电荷积累区电绝缘的控制栅，第2选择晶体管包括电荷积累区和与电荷积累区电绝缘的控制栅，第1选择晶体管的电荷积累区电连接于第2选择晶体管的电荷积累区。
26.如权利要求25所述的器件，其特征是：
所述第1选择晶体管的所述电荷积累区和所述第2选择晶体管的所述电荷积累区为同一导电层所形成的浮置栅。
27.如权利要求25所述的器件，其特征是：
所述第1和第2选择晶体管各有一正的中性阈值电压。
28.如权利要求25所述的器件，其特征是：
所述第1和第2选择晶体管在数据读出或写入所述第1和第2存储单元时具有正阈值电压。
29.一种半导体存储器件，包括导线层，具有串联连接的至少2个存储单元的电路单位，以及连接于导线层和电路单元之间的选择晶体管，其特征是：
选择晶体管包括电荷积累区和与电荷积累区电绝缘的控制栅。
30.如权利要求29所述的器件，其特征是：
所述至少2个存储单元为浮栅型存储单元，所述第1选择晶体管的所述电荷积累区为浮置栅。
31.如权利要求30所述的器件，其特征是：
所述第1选择晶体管的所述浮置栅的长度比所述至少2个存储单元的所述浮置栅的长度短。
32.如权利要求29所述的器件，其特征是：
所述选择晶体管具有正的中性阈值电压。
33.如权利要求29所述的器件，还包括：
写入电路，用于将数据写入所述选择晶体管，在数据读出或写入所述电路单位时使所述选择晶体管具有正阈值电压。
34.一种非易失性半导体存储器件，包括：
用于存储数据的存储单元，具有在半导体衬底的表面部分形成的源/漏区、在源/漏区上形成的第1控制栅电极和在第1控制栅电极与半导体衬底间形成的第1电荷积累区，它通过在写入模式中由第1控制栅电极与半导体衬底之间和第1控制栅电极与源/漏区之间的电位差把电荷注入到第1电荷积累区，从而将存储单元装置的阈值电压设定为比读出模式中施加到第1控制栅电极的电压高的值，在擦除模式中用与写入模式中相反的电位差使电荷从上述第1电荷积累区放出，从而将存储单元装置的阈值电压设定为比读出模式中施加到第1控制栅电极的电压低的值；以及
选择晶体管装置，具有设置在存储单元装置端部的第2控制栅电极，和在第2控制栅电极与半导体衬底间与第1电荷积累区同样的第2电荷积累区，选择晶体管装置至少在存储单元装置的读出模式和写入模式中具有正阈值电压。
35.如权利要求34所述的器件，其特征是：
选择晶体管装置的第2电荷积累区被充以预定量的电荷。
36.如权利要求34所述的器件，其特征是：
将紫外线至少照射到第2电荷积累区上使选择晶体管装置具有中性正阈值电压。
37.如权利要求36所述的器件，其特征是：
选择晶体管装置具有掺了杂质的沟道区。
38.如权利要求35-37中任一项所述的器件，其特征是：
栅绝缘膜实质上具有同一厚度，形成于选择晶体管的第2电荷积累区和半导体衬底之间以及存储单元装置的第1电荷积累区和半导体衬底之间。
39.如权利要求35-38中任一项所述的器件，还包括：
在选择晶体管装置的第2电荷积累区和半导体衬底间的、用于对存储单元装置在擦除模式中施加只需要能保持正的阈值电压这样低强度电场的装置。
40.如权利要求39所述的器件，其特征是：
第1电荷积累区为形成于栅绝缘膜上的第1浮置栅电极，第2电荷积累区为形成于栅绝缘膜上的第2浮置栅电极，第1绝缘膜形成于第1浮置栅电极和第1控制栅电极之间，第2绝缘膜形成于第2浮置栅电极和第2控制栅电极之间。
41.如权利要求40所述的器件，其特征是：
第1和第2绝缘膜为具有实质上同一结构的叠层型绝缘膜。
42.如权利要求40所述的器件，其特征是：
选择晶体管装置在第2浮置栅与第2控制栅间的静电容量和该静电容量与第2浮置栅和半导体衬底间的静电容量之和的比小于存储单元装置在第1浮置栅与第1控制栅间的静电容量和该静电容量与第1浮置栅和半导体衬底间的静电容量之和的比。
43.如权利要求42所述的器件，其特征是：
沿第1和第2控制栅延伸的方向成对地分布着存储单元装置和选择晶体管装置，在每相邻的两对之间插有元件隔离区；第1浮置栅电极以与第1控制栅同样的方向分布，元件隔离区插入到各相邻的两个第1浮置栅电极之间，各第1浮置栅电极提供于相应的一个存储单元装置中；第2浮置栅电极以与第2控制栅同样的方向分布，元件隔离区插入到各相邻的两个第2浮置栅电极之间，各第2浮置栅电极提供于相应的一个选择晶体管装置中；在第2控制栅电极延伸方向中的第2浮置栅电极的长度比第1控制栅电极延伸方向中的第1浮置栅电极的长度短。
44.如权利要求42所述的器件，其特征是：
沿第1和第2控制栅延伸的方向成对地分布着存储单元装置和选择晶体管装置，在每相邻的两对之间插有元件隔离区；第1浮置栅电极以与第1控制栅同样的方向分布，元件隔离区插入到各相邻的两个第1浮置栅电极之间，各相邻的两个第1浮置栅电极间的距离为小于第1浮置栅电极厚度的2倍的预定长度；第2浮置栅电极在插入到选择晶体管装置间的元件隔离区上以第2控制栅的方向连续延伸。
45.如权利要求43或44所述的器件，还包括连接到一个预定选择晶体管装置的位线装置，其特征是：
每对存储单元装置和选择晶体管装置具有一个单位结构，其中存储单元装置具有包括串联连接的源/漏区的串联电路，因而具有位于第1浮置栅之下并串联连接的沟道区，选择晶体管装置分别提供于存储单元装置的串联电路的相对端。
46.如权利要求45所述的器件，其特征是：
单位结构分布为矩阵形式，具有修正存储单元装置在数据写入状态下的阈值电压的检验装置。
47.如权利要求46所述的器件，其特征是检验装置包括：
用于确定从存储单元装置读出的数据或写入到存储单元装置的数据是否在第1状态或第2状态并将确定的数据保持在预定保持节点的触发器电路；
对存储单元装置的检验模式中的位线装置进行预充电的充电装置；
把触发器装置与位线装置相连接的连接装置，该连接装置具有在存储单元装置的检验模式中对位线装置与触发器电路装置进行电隔离的预定时间间隔；
在检验模式中导通的第1检验用晶体管和对应于位线装置的信号进行栅控的第2检验用晶体管；以及
构成电流路径的电路装置，该电流路径在检验模式结束时由第1和第2检验用晶体管使触发器电路装置具有的预定保持节点的数据反转。
48.如权利要求47所述的器件，其特征是：
触发器电路装置包括复位装置。
49.如权利要求47所述的器件，还包括：
检测检验模式结束的检验检测装置。
50.如权利要求49所述的器件，其特征是：
检验检测装置具有只在所有触发电路装置的预定保持节点具有相同数据时才通过检测信号的共用检测线。
51.如权利要求34所述的器件，其特征是：
存储单元装置在写入数据时使用Fowler-Mordheim隧道电流。
52.如权利要求51所述的器件，其特征是：
存储单元装置形成为NAND型闪速存储器。
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