CN102742160A - 驱动非易失性逻辑电路的方法 - Google Patents
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Abstract
非易失性逻辑电路（20）中，沿着强电介质膜（13）的长度方向，第一输入电极（17a）和第二输入电极（17b）被夹在电源电极（15）与输出电极（16）之间。沿着与该长度方向正交的方向，第一输入电极（17a）与第二输入电极（17b）相邻。本发明的非易失性逻辑电路（20）的驱动方法具备：将选自4种状态中的一个状态通过对控制电极（12）、第一输入电极（17a）和第二输入电极（17b）分别施加根据该状态规定的电压V1、Va和Vb而写入到非易失性逻辑电路（20）的工序；和基于在电源电极（15）与输出电极（16）之间施加电压而产生的电流决定非易失性逻辑电路（20）具有高电阻状态还是低电阻状态的工序。
Description
技术领域
本发明涉及驱动具备由强电介质膜和半导体膜形成的层叠膜的非易失性逻辑电路的方法。
背景技术
专利文献1公开了非易失性开关装置。图8表示在专利文献1的图3中公开的现有的非易失性开关装置。
如图8A所示，该非易失性开关装置具备：基板11、控制电极12、强电介质层13、半导体层14和第一~第三电极15a~15c。控制电极12、强电介质层13和半导体层14依次在基板11上层叠。第一~第三电极15a~15c设置在半导体层14上。
在控制电极12与第一~第三电极15a~15c之间施加电压，使强电介质层13的极化方向发生变化。
当强电介质层13的一部分具有向上的极化方向时，在该一部分之上层叠的半导体层14的部分具有低电阻。这对应于导通状态。
另一方面，当强电介质层13的一部分具有向下的极化方向时，在该一部分之上层叠的半导体层14的部分具有高电阻。这对应于断开状态。
图8A中，仅位于第三电极15c的下方的强电介质层13的一部分具有向下的极化方向。因此，如图8B所示，电流选择性地从第一电极15a流向第二电极15b。
先行技术文献
专利文献
专利文献1：日本特开2009-99606号公报
发明内容
发明要解决的课题
本发明的目的在于提供利用了图8所示的电阻状态的转换的、驱动非易失性逻辑电路的新方法。
用于解决课题的方法
为了实现上述目的，本发明的一个方面所涉及的方法是驱动非易失性逻辑电路的方法，具备以下的工序（a）~工序（c）：
准备上述非易失性逻辑电路的工序（a），其中，
上述非易失性逻辑电路具备控制电极、强电介质膜、半导体膜和电极组，
上述控制电极、上述强电介质膜、上述半导体膜和上述电极组依次在上述控制电极上层叠，
上述电极组具备电源电极、输出电极、第一输入电极和第二输入电极，
其中，X方向、Y方向和Z方向分别是上述强电介质膜的长度方向、与上述长度方向正交的方向和上述层叠方向，
沿着X方向，上述第一输入电极和上述第二输入电极被夹在上述电源电极与上述输出电极之间，
沿着Y方向，上述第一输入电极与上述第二输入电极相邻；
将选自第一状态、第二状态、第三状态和第四状态中的1个状态写入到上述非易失性逻辑电路的工序（b），其中，
V1、Va和Vb分别是施加于上述控制电极的电压、施加于上述第一输入电极的电压和施加于上述第二输入电极的电压，
在写入上述第一状态时，施加满足V1>Va和V1>Vb不等式的电压，
在写入上述第二状态时，施加满足V1<Va和V1>Vb不等式的电压，
在写入上述第三状态时，施加满足V1>Va和V1<Vb不等式的电压，
在写入上述第四状态时，施加满足V1<Va和V1<Vb不等式的电压，
上述第一状态、上述第二状态和上述第三状态是低电阻状态，
上述第四状态是高电阻状态；和
测定通过在上述电源电极与上述输出电极之间施加电压而产生的电流，基于上述电流决定上述非易失性逻辑电路具有上述高电阻状态和上述低电阻状态中的哪一个的工序（c）。
上述方法也可以是，在上述工序（a）与上述工序（b）之间，具备施加电压Vin于上述第一输入电极和上述第二输入电极、且施加电压Vreset于上述控制电极，来使上述非易失性逻辑电路复位的工序，其中，Vreset>Vin。
也可以是，在上述工序（b）中，
对上述第一输入电极输入真和假中的一个的第一输入信号，
对上述第二输入电极输入真和假中的一个的第二输入信号，
上述高电阻状态对应基于上述第一输入信号和上述第二输入信号的逻辑或的假，
上述低电阻状态对应基于上述第一输入信号和上述第二输入信号的逻辑或的真。
上述方法也可以是，在上述工序（b）与上述工序（c）之间，还具备切断上述非易失性逻辑电路的电源的工序。
发明的效果
本发明提供一种驱动非易失性逻辑电路的新方法。
附图说明
图1A表示实施方式1中的非易失性逻辑电路的顶视图。
图1B表示图1A中A-A'线的截面图。
图2表示实施方式1中的非易失性逻辑电路的顶视图。
图3表示实施方式1中的真值表。
图4表示写入时输入电极17a-17b的电压。
图5A表示第一状态下输入电极17a~17b的顶视图。
图5B表示第二状态下输入电极17a~17b的顶视图。
图5C表示第三状态下输入电极17a~17b的顶视图。
图5D表示第四状态下输入电极17a~17b的顶视图。
图6表示对第一输入电极17a和第二输入电极17b分别施加了-10V的电压和10V的电压时的强电介质膜13的极化状态和半导体膜14的状态。
图7表示第一状态~第四状态中计算出的电阻值。
图8A表示现有非易失性开关装置的截面立体图。
图8B表示现有非易失性开关装置的等效电路图。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。
（实施方式1）
图1A表示实施方式1中的非易失性逻辑电路的顶视图。图1B表示图1A中A-A'线的截面图。
如图1A和图1B所示，在基板11上层叠有强电介质膜13和半导体膜14。控制电极12夹在强电介质膜13与基板11之间。
在半导体膜14上形成有电极组。该电极组具备：电源电极15、输出电极16、第一输入电极17a和第二输入电极17b。在俯视下，输入电极17a-17b被电源电极15和输出电极16夹着。
以下，对输入电极17a-17b的配置关系进行更详细的说明。
如图1A和图1B所示，X方向、Y方向和Z方向分别表示强电介质膜13的长度方向、与该长度方向正交的方向和膜13~14的层叠方向。
第一输入电极17a和第二输入电极17b夹在电源电极15与输出电极16之间。
沿着X方向，第一输入电极17a夹在电源电极15与输出电极16之间。第二输入电极17cb夹在电源电极15与输出电极16之间。
沿着Y方向，第一输入电极17a与第二输入电极17b相邻。
在非易失性逻辑电路20中，根据强电介质膜13中的极化方向控制流过半导体膜14的电流。即，当强电介质膜13的极化方向与+Z方向一致时，在半导体膜14中被激发的电子使半导体膜14成为低电阻。当该极化方向与-Z方向一致时，来自半导体膜14的电子放出使半导体膜14成为高电阻。
在输入电极17a-17b与控制电极12之间施加电压，控制半导体膜14的电阻值。由此，控制电源电极15与输出电极16之间的电阻值。
非易失性逻辑电路20执行2输入1输出的逻辑或。2个输入信号由第一输入信号和第二输入信号构成。如图2所示，对第一输入电极17a输入第一输入信号，对第二输入电极17b输入第二输入信号。基于图3所示的真值表，输出逻辑或的执行结果。
（向非易失性逻辑电路20的写入）
接着，参照图4、图5和图6，对向非易失性逻辑电路20的写入进行说明。
图4表示写入时的输入电极17a-17b的电位。-10V的电压作为图3所示的“1”被输入。10V的电压作为“0”被输入。控制电极12的电压始终是一定值，优选是0V。
图5A表示第一状态下输入电极17a~17b的顶视图。
图5B表示第二状态下输入电极17a~17b的顶视图。
图5C表示第三状态下输入电极17a~17b的顶视图。
图5D表示第四状态下输入电极17a~17b的顶视图。
图6表示对第一输入电极17a和第二输入电极17b施加了-10V电压和10V电压时的强电介质膜13的极化状态和半导体膜14的状态。位于施加了-10V电压的输入电极33部分的下方的半导体31，由于强电介质的极化30a引起的电子蓄积而具有低电阻。另一方面，位于施加了10V电压的输入电极34的下方的半导体32，由于强电介质13的极化30b电子被放出而具有高电阻。
以下，对第一状态、第二状态、第三状态和第四状态的写入顺序进行说明。
优选在写入开始前进行复位动作。在复位动作中，对输入电极17a-17b施加电压Vin，并且对控制电极12施加满足Vin<Vreset关系的电压Vreset。更具体地说，优选对输入电极17a-17b施加0V，并对控制电极12施加10V。由此，强电介质膜13的所有极化被设定为向上。
此复位动作，使重复性良好的非易失性逻辑电路20的驱动成为可能。
在写入中，
控制电极12被施加V1，
第一输入电极17a被施加Va，
第二输入电极17b被施加Vb，使位于输入电极17a-17b下方的强电介质膜13的各部分极化。该极化使位于输入电极17a-17b下方的半导体膜14的各部分成为高电阻状态或者低电阻状态。从第一状态、第二状态、第三状态和第四状态中选择的一种状态被写入到非易失性逻辑电路20中。
第一状态被写入时，施加满足以下不等式（I）的电压V1、Va和Vd。
V1>Va，和V1>Vb···（I）
更具体地说，一边保持V1为0V，一边施加-10V的Va和-10V的Vb。
在-10V对应真（1）、+10V对应假（0）时，第一状态下，第一输入电极17a和第二输入电极17b分别被输入真（1）和真（1）。
第二状态被写入时，施加满足以下不等式（II）的电压V1、Va和Vd。
V1<Va，和V1>Vb···（II）
更具体地说，一边保持V1为0V，一边施加+10V的Va和-10V的Vb。
第二状态下，第一输入电极17a和第二输入电极17b分别被输入假（0）和真（1）。
第三状态被写入时，施加满足以下不等式（III）的电压V1、Va和Vd。
V1>Va，和V1<Vb···（III）
更具体地说，一边保持V1为0V，一边施加-10V的Va和+10V的Vb。
第三状态下，第一输入电极17a和第二输入电极17b分别被输入真（1）和假（0）。
第四状态被写入时，施加满足以下不等式（IV）的电压V1、Va和Vd。
V1<Va，和V1<Vb···（IV）
更具体地说，一边保持V1为0V，一边施加+10V的Va和+10V的Vb。
第四状态下，第一输入电极17a和第二输入电极17b分别被输入假（0）和假（0）。
第一状态、第二状态和第三状态下，电源电极15与输出电极16之间的电阻低。第四状态下，电源电极15与输出电极16之间的电阻高。
由第一~第四状态下输入的真（1）和假（0）之间的关系可以理解，第一输入电极17a被输入真或者假的第一输入信号。第二输入电极17b被输入真或者假的第二输入信号。
（读出）
以下，对从非易失性逻辑电路20读出的一个例子进行说明。
一边对控制电极12和输入电极17a-17b施加0V，一边在电源电极15与输出电极16之间施加电位差，测定流过半导体膜14的电流。
在电源电极15与输出电极16之间施加的电位差，优选写入时对输入电极17a-17b施加的电压的1/5以下。作为一个例子，电源电极15与输出电极16之间的电位差可以是0.1V。
根据该电流值决定电阻值。即，基于测定的电流，决定非易失性逻辑电路20具有高电阻状态还是低电阻状态。如上所述，第一状态、第二状态和第三状态是低电阻状态。第四状态是高电阻状态。
高电阻状态对应于基于第一输入信号和第二输入信号的逻辑或的“假”。低电阻状态对应于基于第一输入信号和第二输入信号的逻辑或的“真”。如此，非易失性逻辑电路20具有非易失性逻辑或电路的功能。
（实施例）
以下，参照实施例对本发明进行更详细的说明。
（实施例1）
准备具有覆盖有硅氧化膜的表面的硅基板，作为基板11。
（1）按照以下的顺序，在基板11上形成控制电极12。在基板11上，用电子枪蒸镀法依次形成具有5nm厚度的Ti膜和具有30nm厚度的Pt膜。接着，用脉冲激光沉积法形成具有10nm厚度的SrRuO3（以下称为SRO）膜。
（2）将基板加热到700℃，用脉冲激光沉积法形成具有450nm厚度的包括Pb(Zr,Ti)O3的强电介质膜13。
（3）设定基板温度为400℃，形成具有30nm厚度的包括ZnO的半导体膜14。
（4）在半导体膜14上，用光刻法形成抗蚀剂图案。之后，通过使用硝酸进行的蚀刻来除去抗蚀剂图案未覆盖部分的半导体膜14。
（5）之后，用光刻法使半导体膜14上的抗蚀剂形成图案。在其上，用电子枪蒸镀法形成具有5nm厚度的Ti膜和具有30nm厚度的Pt膜。除去抗蚀剂，形成电源电极15、输出电极16和输入电极17a-17b。
获得的非易失性逻辑电路具有纵横都是100微米的方形输入电极和10微米的电极间隔。在该非易失性逻辑电路中，基于图4和图5，写入第一状态~第四状态。之后，在电源电极15与输出电极16之间施加0.1V的电压，测定流过电源电极15与输出电极16之间的电流。从该电流计算出该非易失性逻辑电路的电阻值。
图7表示第一状态~第四状态中计算出的电阻值。由图7可以理解，第一状态、第二状态和第三状态具有低电阻值。另一方面，第四状态具有高电阻值。
在本实施例中，使用了包括SRO/Pt/Ti的层叠膜的控制电极12、包括Pt/Ti的层叠膜的电源电极15、输出电极16和输入电极17a-17b。也可以使用其他材料构成的导电膜。
作为强电介质膜13的材料，也可以使用如Sr(Bi,Ta)Ox或者BiTiOx的其他强电介质材料。作为半导体膜14的材料，也可以使用如GaN或者InGaZnOx的其他半导体材料。
产业上的可利用性
本发明提供一种驱动非易失性逻辑电路的新方法。
符号的说明
11基板
12控制电极
13强电介质膜
14半导体膜
15电源电极
16输出电极
17a第一输入电极
17b第二输入电极
20非易失性逻辑电路
30a强电介质膜中的向上极化
30b强电介质膜中的向下极化
31半导体膜中低电阻部分
32半导体膜中高电阻部分
33被输入信号1的输入电极
34被输入信号0的输入电极
Claims (4)
1.一种驱动非易失性逻辑电路的方法，其特征在于：
具备以下的工序（a）~工序（c）：
准备所述非易失性逻辑电路的工序（a），其中，
所述非易失性逻辑电路具备控制电极、强电介质膜、半导体膜和电极组，
所述控制电极、所述强电介质膜、所述半导体膜和所述电极组依次在所述控制电极上层叠，
所述电极组具备电源电极、输出电极、第一输入电极和第二输入电极，
其中，X方向、Y方向和Z方向分别是所述强电介质膜的长度方向、与所述长度方向正交的方向和所述层叠方向，
沿着X方向，所述第一输入电极和所述第二输入电极被夹在所述电源电极与所述输出电极之间，
沿着Y方向，所述第一输入电极与所述第二输入电极相邻；
将选自第一状态、第二状态、第三状态和第四状态中的1个状态写入到所述非易失性逻辑电路的工序（b），其中，
V1、Va和Vb分别是施加于所述控制电极的电压、施加于所述第一输入电极的电压和施加于所述第二输入电极的电压，
在写入所述第一状态时，施加满足V1>Va和V1>Vb不等式的电压，
在写入所述第二状态时，施加满足V1<Va和V1>Vb不等式的电压，
在写入所述第三状态时，施加满足V1>Va和V1<Vb不等式的电压，
在写入所述第四状态时，施加满足V1<Va和V1<Vb不等式的电压，
所述第一状态、所述第二状态和所述第三状态是低电阻状态，
所述第四状态是高电阻状态；和
测定通过在所述电源电极与所述输出电极之间施加电压而产生的电流，基于所述电流决定所述非易失性逻辑电路具有所述高电阻状态和所述低电阻状态中的哪一个的工序（c）。
2.如权利要求1所述的方法，其特征在于：
在所述工序（a）与所述工序（b）之间，具备施加电压Vin于所述第一输入电极和所述第二输入电极、且施加电压Vreset于所述控制电极，来使所述非易失性逻辑电路复位的工序，其中，Vreset>Vin。
3.如权利要求1所述的方法，其特征在于：
在所述工序（b）中，
对所述第一输入电极输入真和假中的一个的第一输入信号，
对所述第二输入电极输入真和假中的一个的第二输入信号，
所述高电阻状态对应基于所述第一输入信号和所述第二输入信号的逻辑或的假，
所述低电阻状态对应基于所述第一输入信号和所述第二输入信号的逻辑或的真。
4.如权利要求1所述的方法，其特征在于：
在所述工序（b）与所述工序（c）之间，还具备切断所述非易失性逻辑电路的电源的工序。
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