JP5450912B1 - 不揮発性半導体装置を駆動する方法 - Google Patents

不揮発性半導体装置を駆動する方法 Download PDF

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Abstract

幅ＷＲＬ１および幅ＷＲＬ２が大きくなり、かつ幅ＷＲＨが小さくなるように、電圧Ｖｓ、Ｖｄ、およびＶ３がそれぞれソース電極（１５）、ドレイン電極（１６）、および下部ゲート電極膜（１２）に印加されながら、強誘電体膜（１３）に含まれる全ての分極を反転させるのに必要な期間よりも短い期間の間、パルス電圧Ｖ１およびＶ２がそれぞれ第１上部ゲート電極（１７ａ）および第２上部ゲート電極（１７ｂ）に印加される。パルス電圧Ｖ１およびＶ２の絶対値は、強誘電体膜（１３）に含まれる全ての分極を反転させるために必要な電圧の絶対値よりも小さい。電圧Ｖｓ、ＶｄおよびＶ３ならびにパルス電圧Ｖ１およびＶ２は、Ｖｓ，Ｖｄ，Ｖ３＞Ｖ１，Ｖ２の関係を充足する。

Description

本開示は、不揮発性半導体装置を駆動する方法に関する。
図８Ａおよび図８Ｂは、それぞれ、特許文献１に開示された不揮発性半導体装置の上面図および断面図を示す。
図８Ａおよび図８Ｂに示されるように、この不揮発性半導体装置９２０は、基板９１１、制御電極膜９１２、強誘電体膜９１３、および半導体膜９１４を具備する。半導体膜９１４上には、ソース電極９１５、ドレイン電極９１６、および第１〜第４の入力電極９１７ａ〜９１７ｄが形成されている。
国際公開第２０１１／１１１３０５号
本開示は、不揮発性半導体装置を駆動する新規な方法を提供する。
本開示によれば、以下の工程を具備する、不揮発性半導体装置を駆動する方法が提供される：
不揮発性半導体装置を用意する工程（ａ）、ここで、
不揮発性半導体装置は、下部ゲート電極膜１２、強誘電体膜１３、半導体膜１４、ソース電極１５、ドレイン電極１６、第１上部ゲート電極１７ａ、および第２上部ゲート電極１７ｂを具備し、
下部ゲート電極膜１２、強誘電体膜１３、および半導体膜１４は、この順に積層されており、
ソース電極１５、ドレイン電極１６、第１上部ゲート電極１７ａ、および第２上部ゲート電極１７ｂは、半導体膜１４上に形成されており、
Ｚ方向は、下部ゲート電極膜１２、強誘電体膜１３、および半導体膜１４の積層方向を表し、
平面視において、ソース電極１５およびドレイン電極１６はＸ方向に沿って互いに対向しており、
平面視において、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂはＹ方向に沿って互いに対向しており、
Ｘ方向およびＹ方向は互いに直交し、
Ｘ方向およびＹ方向は、いずれも、Ｚ方向に直交し、
高抵抗領域３２、第１低抵抗領域３１ａ、および第２低抵抗領域３１ｂが半導体膜１４内に形成されており、
平面視において、高抵抗領域３２はＹ方向に沿って幅ＷＲＨを有し、
平面視において、第１低抵抗領域３１ａはＹ方向に沿って幅ＷＲＬ１を有し、
平面視において、第２低抵抗領域３１ｂはＹ方向に沿って幅ＷＲＬ２を有し、
幅ＷＲＨの値は０以上であり、
幅ＷＲＬ１の値は０以上であり、
幅ＷＲＬ２の値は０以上であり、
平面視において、高抵抗領域３２、第１低抵抗領域３１ａ、および第２低抵抗領域３１ｂは、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂの間に挟まれており、
平面視において、第１低抵抗領域３１ａは、第１上部ゲート電極１７ａおよび高抵抗領域３２の間に挟まれており、
平面視において、第２低抵抗領域３１ｂは、第２上部ゲート電極１７ｂおよび高抵抗領域３２の間に挟まれており、
平面視において、高抵抗領域３２は、第１低抵抗領域３１ａおよび第２低抵抗領域３１ｂの間に挟まれており、
幅ＷＲＬ１および幅ＷＲＬ２の値が大きくなり、かつ幅ＷＲＨの値が小さくなるように、電圧Ｖｓ、電圧Ｖｄ、および電圧Ｖ３をそれぞれソース電極１５、ドレイン電極１６、および下部ゲート電極膜１２に印加しながら、強誘電体膜１３に含まれる全ての分極を反転させるために必要な期間よりも短い期間Ｔ１の間、パルス電圧Ｖ１およびＶ２をそれぞれ第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂに印加する工程（ｂ）、ここで、
パルス電圧Ｖ１の絶対値は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧の絶対値よりも小さく、
パルス電圧Ｖ２の絶対値は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧の絶対値よりも小さく、かつ
電圧Ｖｓ、電圧Ｖｄ、電圧Ｖ３、パルス電圧Ｖ１、およびパルス電圧Ｖ２は、以下の関係（Ｉ）を充足し、
Ｖｓ，Ｖｄ，Ｖ３＞Ｖ１，Ｖ２ （Ｉ）
ソース電極１５およびドレイン電極１６の間の抵抗値が予め定められた抵抗値以下になるまで、工程（ｂ）をｎ回（ｎは２以上の整数を表す）繰り返す工程（ｃ）。
強誘電体膜１３は、半導体膜１４に接していてもよい。
以下の関係（ＩＩ）および（ＩＩＩ）が充足されてもよい。
Ｖｓ＝Ｖｄ＝Ｖ３ （ＩＩ）
Ｖ１＝Ｖ２＜Ｖ３ （ＩＩＩ）
ｎが３以上であってもよい。
ｎが５以上であってもよい。
ｎが１０以上であってもよい。
工程（ｂ）が行われる前において、幅ＷＲＬ１および幅ＷＲＬ２の値が、いずれも０であってもよい。
工程（ｃ）が行われた後において、幅ＷＲＨの値が０であってもよい。
本開示によれば、以下の工程を具備する、不揮発性半導体装置を駆動する方法が提供される：
不揮発性半導体装置を用意する工程（ａ）、ここで、
不揮発性半導体装置は、下部ゲート電極膜１２、強誘電体膜１３、半導体膜１４、ソース電極１５、ドレイン電極１６、第１上部ゲート電極１７ａ、および第２上部ゲート電極１７ｂを具備し、
下部ゲート電極膜１２、強誘電体膜１３、および半導体膜１４は、この順に積層されており、
ソース電極１５、ドレイン電極１６、第１上部ゲート電極１７ａ、および第２上部ゲート電極１７ｂは、半導体膜１４上に形成されており、
Ｚ方向は、下部ゲート電極膜１２、強誘電体膜１３、および半導体膜１４の積層方向を表し、
平面視において、ソース電極１５およびドレイン電極１６はＸ方向に沿って互いに対向しており、
平面視において、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂはＹ方向に沿って互いに対向しており、
Ｘ方向およびＹ方向は互いに直交し、
Ｘ方向およびＹ方向は、いずれも、Ｚ方向に直交し、
高抵抗領域３２、第１低抵抗領域３１ａ、および第２低抵抗領域３１ｂが半導体膜１４内に形成されており、
平面視において、高抵抗領域３２はＹ方向に沿って幅ＷＲＨを有し、
平面視において、第１低抵抗領域３１ａはＹ方向に沿って幅ＷＲＬ１を有し、
平面視において、第２低抵抗領域３１ｂはＹ方向に沿って幅ＷＲＬ２を有し、
幅ＷＲＨの値は０以上であり、
幅ＷＲＬ１の値は０以上であり、
幅ＷＲＬ２の値は０以上であり、
平面視において、高抵抗領域３２、第１低抵抗領域３１ａ、および第２低抵抗領域３１ｂは、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂの間に挟まれており、
平面視において、第１低抵抗領域３１ａは、第１上部ゲート電極１７ａおよび高抵抗領域３２の間に挟まれており、
平面視において、第２低抵抗領域３１ｂは、第２上部ゲート電極１７ｂおよび高抵抗領域３２の間に挟まれており、
平面視において、高抵抗領域３２は、第１低抵抗領域３１ａおよび第２低抵抗領域３１ｂの間に挟まれており、
幅ＷＲＬ１および幅ＷＲＬ２の値が大きくなり、かつ幅ＷＲＨの値が小さくなるように、電圧Ｖｓ、電圧Ｖｄ、および電圧Ｖ３をそれぞれソース電極１５、ドレイン電極１６、および下部ゲート電極膜１２に印加しながら、強誘電体膜１３に含まれる全ての分極を反転させるために必要な期間よりも短い期間Ｔ１の間、パルス電圧Ｖ１およびＶ２をそれぞれ第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂに印加する工程（ｂ）、ここで、
パルス電圧Ｖ１の絶対値は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧の絶対値よりも小さく、
パルス電圧Ｖ２の絶対値は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧の絶対値よりも小さく、かつ
電圧Ｖｓ、電圧Ｖｄ、電圧Ｖ３、パルス電圧Ｖ１、およびパルス電圧Ｖ２は、以下の関係（Ｉ）を充足し、
Ｖｓ，Ｖｄ，Ｖ３＞Ｖ１，Ｖ２ （Ｉ）
工程（ｂ）の後、幅ＷＲＬ１および幅ＷＲＬ２の値がさらに大きくなり、かつ幅ＷＲＨの値がさらに小さくなるように、電圧Ｖｓ、電圧Ｖｄ、および電圧Ｖ３をそれぞれソース電極１５、ドレイン電極１６、および下部ゲート電極膜１２に印加しながら、期間Ｔ１の間、パルス電圧Ｖ１およびＶ２をそれぞれ第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂにもう一度印加する工程（ｃ）。
強誘電体膜１３は、半導体膜１４に接していてもよい。
以下の関係（ＩＩ）および（ＩＩＩ）が充足されてもよい。
Ｖｓ＝Ｖｄ＝Ｖ３ （ＩＩ）
Ｖ１＝Ｖ２＜Ｖ３ （ＩＩＩ）
ｎが３以上であってもよい。
ｎが５以上であってもよい。
ｎが１０以上であってもよい。
工程（ｂ）が行われる前において、幅ＷＲＬ１および幅ＷＲＬ２の値が、いずれも０であってもよい。
工程（ｃ）が行われた後において、幅ＷＲＨの値が０であってもよい。
本開示は、不揮発性半導体装置を駆動する新規な方法を提供する。
実施形態による不揮発性半導体装置の平面図を示す。 実施形態による不揮発性半導体装置の断面図を示す。 実施形態による不揮発性半導体装置の平面図を示す。 実施形態による不揮発性半導体装置の平面図を示す。 実施形態による不揮発性半導体装置の平面図を示す。 実施形態による不揮発性半導体装置の平面図を示す。 実施形態による不揮発性半導体装置の平面図を示す。 実施例１による不揮発性半導体装置の平面図を示す。 実施例１において、半導体膜１４を流れる電流および印加されたパルスの回数の間の関係を示すグラフである。 実施形態による不揮発性半導体装置に印加されるパルス電圧Ｖ１を示す。 特許文献１に開示された不揮発性半導体装置９２０の上面図を示す。 特許文献１に開示された不揮発性半導体装置９２０の断面図を示す。
以下、図面を参照しながら、本開示の実施形態を説明する。
（実施形態１）
図１Ａは、実施形態１による不揮発性半導体装置２０の平面図を示す。図１Ｂは、図１Ａに含まれるＡ−Ａ’線の断面図を示す。
図１Ｂに示されるように、不揮発性半導体装置２０は、下部ゲート電極膜１２、強誘電体膜１３、半導体膜１４、ソース電極１５、およびドレイン電極１６を具備する。下部ゲート電極膜１２、強誘電体膜１３、および半導体膜１４は、この順に基板１１（例えばシリコン基板）上に積層されている。例えば、強誘電体膜１３は、半導体膜１４に接している。しかし、極めて薄い厚みを有する、絶縁膜のような他の膜が、強誘電体膜１３および半導体膜１４の間に挟まれ得る。
下部ゲート電極膜１２の例は、ＳｒＲｕＯ3膜、白金膜、およびチタン膜から構成される積層体である。
強誘電体膜１３の材料の例は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9、またはＢｉ4Ｔｉ3Ｏ12である。
半導体膜１４の材料の例は、ＺｎＯ、ＧａＮ、またはＩｎＧａＺｎＯxである。
ソース電極１５の例は、白金膜およびチタン膜から構成される積層膜である。ドレイン電極１６の例もまた、白金膜およびチタン膜から構成される積層膜である。
図１Ａに示されるように、ソース電極１５およびドレイン電極１６が、半導体膜１４上に形成されている。さらに、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂが半導体膜１４上に形成されている。
第１上部ゲート電極１７ａの例は、金膜、白金膜、およびチタン膜から構成される積層膜である。第２上部ゲート電極１７ｂの例もまた、金膜、白金膜、およびチタン膜から構成される積層膜である。
ここで、本明細書において用いられる３つの方向、すなわち、Ｘ方向、Ｙ方向、およびＺ方向が説明される。これらのＸ方向、Ｙ方向、およびＺ方向は、図１Ａ〜図５にも示されている。
図１Ａおよび図１Ｂに示されるように、Ｚ方向は、下部ゲート電極膜１２、強誘電体膜１３、および半導体膜１４の積層方向を表す。
Ｘ方向は、ソース電極１５およびドレイン電極１６が互いに対向する方向に平行である。言い換えれば、図１Ａおよび図１Ｂに示されるように、ソース電極１５およびドレイン電極１６は、Ｘ方向に沿って互いに対向している。
Ｙ方向は、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂが互いに対向する方向に平行である。言い換えれば、図１Ａに示されるように、平面視において、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂは、Ｙ方向に沿って互いに対向している。
言うまでもないが、Ｘ方向およびＹ方向は互いに直交する。Ｘ方向およびＹ方向は、いずれも、Ｚ方向に直交する。
図２Ａに示されるように、高抵抗領域３２、第１低抵抗領域３１ａ、および第２低抵抗領域３１ｂが、半導体膜１４内に形成されている。
高抵抗領域３２は、Ｙ方向に沿って、幅ＷＲＨを有する。ＷＲＨの値は０以上である。
第１低抵抗領域３１ａは、Ｙ方向に沿って、幅ＷＲＬ１を有する。幅ＷＲＬ１の値は、０以上である。同様に、第２低抵抗領域３１ｂは、Ｙ方向に沿って、幅ＷＲＬ２を有する。幅ＷＲＬ２の値は、０以上である。
図２Ａに示されるように、高抵抗領域３２、第１低抵抗領域３１ａ、および第２低抵抗領域３１ｂは、Ｙ方向に沿って、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂの間に挟まれている。
第１低抵抗領域３１ａは、第１上部ゲート電極１７ａおよび高抵抗領域３２の間に挟まれている。同様に、第２低抵抗領域３１ｂは、第２上部ゲート電極１７ｂおよび高抵抗領域３２の間に挟まれている。高抵抗領域３２は、第１低抵抗領域３１ａおよび第２低抵抗領域３１ｂの間に挟まれている。
図２Ｂは、後述するリセット動作の後での初期状態を示す。リセット動作は、半導体膜１４の抵抗値を上げる。そのため、半導体膜１４の全域を高抵抗領域３２とすることができる。図２Ｂでは、幅ＷＲＬ１および幅ＷＲＬ２は共に０である。このため、第１低抵抗領域３１ａおよび第２低抵抗領域３１ｂは、両方とも、半導体膜１４内に形成されていない。
次に、不揮発性半導体装置２０を駆動する方法を説明する。
不揮発性半導体装置２０においては、半導体膜１４を流れる電流が、強誘電体膜１３に含まれる分極の向きに応じて制御される。詳細には、強誘電体膜１３の分極が上向きに設定された場合、半導体膜１４中に誘起された電子が半導体膜１４の抵抗値を低下させる。逆に、強誘電体膜１３の分極が下向きに設定された場合には、半導体膜１４中から電子が排出され、半導体膜１４の抵抗値が上昇する。
初めに、リセット動作が行なわれると有益である。リセット動作では、Ｖ１＝Ｖ２＝Ｖｓ＝Ｖｄの関係を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄが、それぞれ第１上部ゲート電極１７ａ、第２上部ゲート電極１７ｂ、ソース電極１５、およびドレイン電極１６に印加されながら、Ｖ１＞Ｖ３の関係を充足する電圧Ｖ３が、下部ゲート電極膜１２に印加される。
より詳細には、例えば、第１上部ゲート電極１７ａ、第２上部ゲート電極１７ｂ、ソース電極１５、ドレイン電極１６に０ボルトの電圧が印加されながら、下部ゲート電極膜１２に−１５ボルトの電圧Ｖ３が印加される。このようにして、強誘電体膜１３のすべての分極の方向が下向きに設定され、半導体膜１４全体の抵抗値が上がる。このとき、図２Ｂに示される状態が不揮発性半導体装置２０に構成されると有益である。
次に、電圧Ｖｓ、電圧Ｖｄ、および電圧Ｖ３が、それぞれソース電極１５、ドレイン電極１６、および下部ゲート電極膜１２に印加されながら、パルス電圧Ｖ１およびＶ２が、期間Ｔ１の間、それぞれ第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂに印加される。パルス電圧Ｖ１およびＶ２の絶対値は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧の絶対値よりも小さい。期間Ｔ１は、強誘電体膜１３に含まれる全ての分極を反転させるために必要とされる期間よりも短い。
電圧Ｖｓ、電圧Ｖｄ、電圧Ｖ３、パルス電圧Ｖ１、およびパルス電圧Ｖ２は、以下の関係（Ｉ）を充足する。
Ｖｓ，Ｖｄ，Ｖ３＞Ｖ１，Ｖ２ （Ｉ）
電圧Ｖｓ、電圧Ｖｄ、電圧Ｖ３、パルス電圧Ｖ１、およびパルス電圧Ｖ２は、例えば、以下の関係（ＩＩ）および（ＩＩＩ）を充足する。
Ｖｓ＝Ｖｄ＝Ｖ３ （ＩＩ）
Ｖ１＝Ｖ２＜Ｖ３ （ＩＩＩ）
パルス電圧Ｖ１およびＶ２の印加により、強誘電体膜１３に含まれる分極の方向が上向きに設定される。しかし、上述したように、パルス電圧Ｖ１およびＶ２の両者の絶対値は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧の絶対値よりも小さく、かつパルス電圧Ｖ１およびＶ２は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な期間よりも短い期間Ｔ１の間、印加される。このため、強誘電体膜１３のうちの一部に含まれる分極のみが上向きに設定される。強誘電体膜１３に含まれる全ての分極が上向きに設定されるわけではない。
このようにして、不揮発性半導体装置２０の状態は、図２Ａに示される状態から図３に示される状態に変化する。あるいは、不揮発性半導体装置２０の状態は、図２Ｂに示される状態から図３に示される状態に変化する。
図２Ａおよび図３より明らかなように、図３に示される幅ＷＲＨは図２Ａに示される幅ＷＲＨよりも小さい。図３に示される幅ＷＲＬ１は、図２Ａに示される幅ＷＲＬ１よりも大きい。図３に示される幅ＷＲＬ２は、図２Ａに示される幅ＷＲＬ２よりも大きい。
図７は、パルス電圧Ｖ１のタイミングチャートを示す。図７に示されるように、パルス電圧Ｖ１は、電圧Ｖ１および印加期間Ｔ１を有する。隣接する２つのパルス電圧Ｖ１の間の期間はＴ２として定義される。言うまでもないが、期間Ｔ２は期間Ｔ１よりも長い。
電圧Ｖ１の絶対値が、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧の絶対値より大きい場合には、パルス電圧Ｖ１およびＶ２の印加は繰り返され得ない。同様に、印加期間Ｔ１が、強誘電体膜１３に含まれる全ての分極を反転させるために必要な時間より長い場合にも、パルス電圧Ｖ１およびＶ２の印加は繰り返えされ得ない。
ｎ＝１である場合は、本発明から除外される。すなわち、パルス電圧Ｖ１およびＶ２の印加が繰り返されない場合は、本発明から除外される。ｎ＝１である場合、図２Ａ、図２Ｂ、図３、および図４Ａに示される状態から、図４Ｂに示される状態に直ちに変化する。なぜなら、強誘電体膜１３に含まれる全ての分極が直ちに上向きに設定されるからである。
パルス電圧Ｖ１の具体的な電圧Ｖ１、波形、期間Ｔ１、および期間Ｔ２は、本明細書、特にその実施例を読んだ当業者にとって自明であろう。パルス電圧Ｖ１は矩形波または三角波であることが有益である。パルス電圧Ｖ１が矩形波であるとより有益である。
パルス電圧Ｖ２は、例えば、パルス電圧Ｖ１と同一とされる。パルス電圧Ｖ２が、パルス電圧Ｖ１と同時に印加されることが有益である。
上記の通り、パルス電圧Ｖ１およびＶ２の印加の繰り返しが求められる。言い換えれば、パルス電圧Ｖ１およびＶ２の印加は、ｎ回、繰り返される。ここで、ｎは２以上の整数である。従って、パルス電圧Ｖ１およびＶ２の印加は、２回以上繰り返される。このようにして、不揮発性半導体装置２０の状態は、図３に示される状態から、図４Ａに示される状態に変化する。
図３および図４Ａより明らかなように、図４Ａに示される幅ＷＲＨは図３に示される幅ＷＲＨよりも小さい。図４Ａに示される幅ＷＲＬ１は、図３に示される幅ＷＲＬ１よりも大きい。図４Ａに示される幅ＷＲＬ２は、図３に示される幅ＷＲＬ２よりも大きい。
ソース電極１５およびドレイン電極１６の間の抵抗値が予め定められた抵抗値以下になるまで、パルス電圧Ｖ１およびＶ２の印加が繰り返される。パルス電圧Ｖ１およびＶ２の印加により、不揮発性半導体装置２０の状態は、図４Ｂに示される状態に変化され得る。図４Ｂでは、幅ＷＲＨの値は０である。言い換えれば、高抵抗領域３２が消失している。
ソース電極１５およびドレイン電極１６の間の抵抗値は、以下のように測定され得る。以下では、「抵抗値」は、ソース電極１５およびドレイン電極１６の間の抵抗値を指す。
第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂがフローティング状態に維持されながら、下部ゲート電極膜１２に０ボルトの電圧が印加される。さらに、ソース電極１５およびドレイン電極１６の間に電位差が与えられる。このようにして、半導体膜１４を流れる電流が測定される。
ソース電極１５およびドレイン電極１６の間に印加される電圧の絶対値は、パルス電圧Ｖ１の絶対値の１／５以下とすることが有益である。一例として、ソース電極１５およびドレイン電極１６の間の電位差は、０．１ボルトである。測定された電流により、抵抗値が求められる。
以下、図２Ａ、図３、および図４Ａに示される半導体膜１４の抵抗値を、それぞれ、第１抵抗値、第２抵抗値、および第３抵抗値と呼ぶ。上記の説明から明らかなように、以下の関係（ＩＶ）が充足される。
第１抵抗値＞第２抵抗値＞第３抵抗値 （ＩＶ）
（実施例）
以下の実施例により、本開示をより詳細に説明する。
（実施例１）
特許文献１に開示された方法に類似する方法により、実施例１による不揮発性半導体装置２０を作製した。より詳細には、以下のようにして、実施例１による不揮発性半導体装置２０を作製した。
まず、シリコン酸化膜によって被覆された表面を有するシリコン基板１１を用意した。
チタン膜および白金膜をシリコン基板１１上に形成することにより、下部ゲート電極膜１２を得た。チタン膜は、５ナノメートルの厚みを有していた。白金膜は３０ナノメートルの厚みを有していた。
次に、パルスレーザー堆積法により、ＳｒＲｕＯ3（以下、「ＳＲＯ」という）膜を下部ゲート電極膜１２上に形成した。ＳＲＯ膜は、１０ナノメートルの厚みを有していた。
シリコン基板１１を７００℃に加熱し、パルスレーザー堆積法によりＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜を下部ゲート電極膜１２上に形成して、強誘電体膜１３を得た。Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜は、６７５ナノメートルの厚みを有していた。
次に、シリコン基板１１を４００℃に加熱し、ＺｎＯ膜をＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜の上に形成して、半導体膜１４を得た。ＺｎＯ膜は、３０ナノメートルの厚みを有していた。
フォトリソグラフィによって、半導体膜１４上にレジストのパターンを形成した。その後、半導体膜１４のうち、レジストに被覆されていない部分を、硝酸を用いたエッチングにより除去した。
続けて、フォトリソグラフィにより、半導体膜１４上に再度レジストのパターンを形成し、電子線蒸着法により、５ナノメートルの厚みを有するチタン膜および３０ナノメートルの厚みを有する白金膜をパターン上に形成した。
レジストを除去し、ソース電極１５、ドレイン電極１６、第１上部ゲート電極１７ａ、および第２上部ゲート電極１７ｂを形成した。このようにして、実施例１による不揮発性半導体装置２０が得られた。
長さＬｘ、長さＬｙ、長さＬＬ、および長さＩＬ（図５参照）は、それぞれ、８０マイクロメートル、８０マイクロメートル、５０マイクロメートル、および６０マイクロメートルであった。
まず、リセット動作を行った。Ｖ１＝Ｖ２＝Ｖｓ＝Ｖｄ＝０ボルトの関係を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄをそれぞれ第１上部ゲート電極１７ａ、第２上部ゲート電極１７ｂ、ソース電極１５、およびドレイン電極１６に印加しながら、−１５ボルトの電圧Ｖ３を下部ゲート電極膜１２に印加した。電圧Ｖ３を印加した時間は１０マイクロ秒であった。
次に、得られた不揮発性半導体装置２０に対して、パルス電圧Ｖ１およびＶ２を印加した。パルス電圧Ｖ２は、パルス電圧Ｖ１と同一とした。
パルス電圧Ｖ１の詳細を以下に示す。
Ｖ１：−６ボルト
Ｔ１：１０ナノ秒
（図７参照）
パルス電圧Ｖ１およびＶ２の印加後、ソース電極１５およびドレイン電極１６の間に０．１ボルトの電位差を与えて、半導体膜１４に流れる電流を測定した。測定された電流値は、およそ１．４９×１０-6アンペアであった。
２マイクロ秒（期間Ｔ２）が経過した後、再度、パルス電圧Ｖ１およびＶ２を得られた不揮発性半導体装置２０に印加した。その後、同様に、半導体膜１４を流れる電流を測定した。これを１０回繰り返した。パルスの印加の回数および半導体膜１４を流れる電流の間の関係を図６に示す。
図６から明らかなように、パルスの印加の回数の増加に伴い、電流値が徐々に増加した。
本開示の方法は、多値メモリや可変抵抗素子に用いられ得る。
１１：基板
１２：下部ゲート電極膜
１３：強誘電体膜
１４：半導体膜
１５：ソース電極
１６：ドレイン電極
１７ａ：第１上部ゲート電極
１７ｂ：第２上部ゲート電極
２０：不揮発性半導体装置
３１ａ：第１低抵抗領域
３１ｂ：第２低抵抗領域
３２：高抵抗領域
ＷＲＬ１：第１低抵抗領域３１ａの幅
ＷＲＬ２：第２低抵抗領域３１ｂの幅
ＷＲＨ：高抵抗領域３２の幅

Claims (16)

  1. 不揮発性半導体装置を駆動する方法であって、以下の工程を具備する：
    前記不揮発性半導体装置を用意する工程（ａ）、ここで、
    前記不揮発性半導体装置は、下部ゲート電極膜、強誘電体膜、半導体膜、ソース電極、ドレイン電極、第１上部ゲート電極、および第２上部ゲート電極を具備し、
    前記下部ゲート電極膜、前記強誘電体膜、および前記半導体膜は、この順に積層されており、
    前記ソース電極、前記ドレイン電極、前記第１上部ゲート電極、および前記第２上部ゲート電極は、前記半導体膜上に形成されており、
    Ｚ方向は、前記下部ゲート電極膜、前記強誘電体膜、および前記半導体膜の積層方向を表し、
    平面視において、前記ソース電極および前記ドレイン電極はＸ方向に沿って互いに対向しており、
    平面視において、前記第１上部ゲート電極および前記第２上部ゲート電極はＹ方向に沿って互いに対向しており、
    前記Ｘ方向および前記Ｙ方向は互いに直交し、
    前記Ｘ方向および前記Ｙ方向は、いずれも、前記Ｚ方向に直交し、
    高抵抗領域、第１低抵抗領域、および第２低抵抗領域が前記半導体膜内に形成されており、
    平面視において、前記高抵抗領域は前記Ｙ方向に沿って幅ＷＲＨを有し、
    平面視において、前記第１低抵抗領域は前記Ｙ方向に沿って幅ＷＲＬ１を有し、
    平面視において、前記第２低抵抗領域は前記Ｙ方向に沿って幅ＷＲＬ２を有し、
    前記幅ＷＲＨの値は０以上であり、
    前記幅ＷＲＬ１の値は０以上であり、
    前記幅ＷＲＬ２の値は０以上であり、
    平面視において、前記高抵抗領域、前記第１低抵抗領域、および前記第２低抵抗領域は、前記第１上部ゲート電極および前記第２上部ゲート電極の間に挟まれており、
    平面視において、前記第１低抵抗領域は、前記第１上部ゲート電極および前記高抵抗領域の間に挟まれており、
    平面視において、前記第２低抵抗領域は、前記第２上部ゲート電極および前記高抵抗領域の間に挟まれており、
    平面視において、前記高抵抗領域は、前記第１低抵抗領域および前記第２低抵抗領域の間に挟まれており、
    前記幅ＷＲＬ１および前記幅ＷＲＬ２の値が大きくなり、かつ前記幅ＷＲＨの値が小さくなるように、電圧Ｖｓ、電圧Ｖｄ、および電圧Ｖ３をそれぞれ前記ソース電極、前記ドレイン電極、および前記下部ゲート電極膜に印加しながら、前記強誘電体膜に含まれる全ての分極を反転させるために必要な期間よりも短い期間Ｔ１の間、パルス電圧Ｖ１およびＶ２をそれぞれ前記第１上部ゲート電極および前記第２上部ゲート電極に印加する工程（ｂ）、ここで、
    前記パルス電圧Ｖ１の絶対値は、前記強誘電体膜に含まれる全ての分極を反転させるために必要な電圧の絶対値よりも小さく、
    前記パルス電圧Ｖ２の絶対値は、前記強誘電体膜に含まれる全ての分極を反転させるために必要な電圧の絶対値よりも小さく、かつ
    前記電圧Ｖｓ、前記電圧Ｖｄ、前記電圧Ｖ３、前記パルス電圧Ｖ１、および前記パルス電圧Ｖ２は、以下の関係（Ｉ）を充足し、
    Ｖｓ，Ｖｄ，Ｖ３＞Ｖ１，Ｖ２ （Ｉ）
    前記ソース電極および前記ドレイン電極の間の抵抗値が予め定められた抵抗値以下になるまで、前記工程（ｂ）をｎ回（ｎは２以上の整数を表す）繰り返す工程（ｃ）。
  2. 請求項１に記載の方法であって、
    前記強誘電体膜は、前記半導体膜に接している。
  3. 請求項１に記載の方法であって、以下の関係（ＩＩ）および（ＩＩＩ）が充足される：
    Ｖｓ＝Ｖｄ＝Ｖ３ （ＩＩ）
    Ｖ１＝Ｖ２＜Ｖ３ （ＩＩＩ）
  4. 請求項１に記載の方法であって、
    ｎが３以上である。
  5. 請求項１に記載の方法であって、
    ｎが５以上である。
  6. 請求項１に記載の方法であって、
    ｎが１０以上である。
  7. 請求項１に記載の方法であって、
    前記工程（ｂ）が行われる前において、前記幅ＷＲＬ１および前記幅ＷＲＬ２の値が、いずれも０である。
  8. 請求項１に記載の方法であって、
    前記工程（ｃ）が行われた後において、前記幅ＷＲＨの値が０である。
  9. 不揮発性半導体装置を駆動する方法であって、以下の工程を具備する：
    前記不揮発性半導体装置を用意する工程（ａ）、ここで、
    前記不揮発性半導体装置は、下部ゲート電極膜、強誘電体膜、半導体膜、ソース電極、ドレイン電極、第１上部ゲート電極、および第２上部ゲート電極を具備し、
    前記下部ゲート電極膜、前記強誘電体膜、および前記半導体膜は、この順に積層されており、
    前記ソース電極、前記ドレイン電極、前記第１上部ゲート電極、および前記第２上部ゲート電極は、前記半導体膜上に形成されており、
    Ｚ方向は、前記下部ゲート電極膜、前記強誘電体膜、および前記半導体膜の積層方向を表し、
    平面視において、前記ソース電極および前記ドレイン電極はＸ方向に沿って互いに対向しており、
    平面視において、前記第１上部ゲート電極および前記第２上部ゲート電極はＹ方向に沿って互いに対向しており、
    前記Ｘ方向および前記Ｙ方向は互いに直交し、
    前記Ｘ方向および前記Ｙ方向は、いずれも、前記Ｚ方向に直交し、
    高抵抗領域、第１低抵抗領域、および第２低抵抗領域が前記半導体膜内に形成されており、
    平面視において、前記高抵抗領域は前記Ｙ方向に沿って幅ＷＲＨを有し、
    平面視において、前記第１低抵抗領域は前記Ｙ方向に沿って幅ＷＲＬ１を有し、
    平面視において、前記第２低抵抗領域は前記Ｙ方向に沿って幅ＷＲＬ２を有し、
    前記幅ＷＲＨの値は０以上であり、
    前記幅ＷＲＬ１の値は０以上であり、
    前記幅ＷＲＬ２の値は０以上であり、
    平面視において、前記高抵抗領域、前記第１低抵抗領域、および前記第２低抵抗領域は、前記第１上部ゲート電極および前記第２上部ゲート電極の間に挟まれており、
    平面視において、前記第１低抵抗領域は、前記第１上部ゲート電極および前記高抵抗領域の間に挟まれており、
    平面視において、前記第２低抵抗領域は、前記第２上部ゲート電極および前記高抵抗領域の間に挟まれており、
    平面視において、前記高抵抗領域は、前記第１低抵抗領域および前記第２低抵抗領域の間に挟まれており、
    前記幅ＷＲＬ１および前記幅ＷＲＬ２の値が大きくなり、かつ前記幅ＷＲＨの値が小さくなるように、電圧Ｖｓ、電圧Ｖｄ、および電圧Ｖ３をそれぞれ前記ソース電極、前記ドレイン電極、および前記下部ゲート電極膜に印加しながら、前記強誘電体膜に含まれる全ての分極を反転させるために必要な期間よりも短い期間Ｔ１の間、パルス電圧Ｖ１およびＶ２をそれぞれ前記第１上部ゲート電極および前記第２上部ゲート電極に印加する工程（ｂ）、ここで、
    前記パルス電圧Ｖ１の絶対値は、前記強誘電体膜に含まれる全ての分極を反転させるために必要な電圧の絶対値よりも小さく、
    前記パルス電圧Ｖ２の絶対値は、前記強誘電体膜に含まれる全ての分極を反転させるために必要な電圧の絶対値よりも小さく、かつ
    前記電圧Ｖｓ、前記電圧Ｖｄ、前記電圧Ｖ３、前記パルス電圧Ｖ１、および前記パルス電圧Ｖ２は、以下の関係（Ｉ）を充足し、
    Ｖｓ，Ｖｄ，Ｖ３＞Ｖ１，Ｖ２ （Ｉ）
    前記工程（ｂ）の後、前記幅ＷＲＬ１および前記幅ＷＲＬ２の値がさらに大きくなり、かつ前記幅ＷＲＨの値がさらに小さくなるように、前記電圧Ｖｓ、前記電圧Ｖｄ、および前記電圧Ｖ３をそれぞれ前記ソース電極、前記ドレイン電極、および前記下部ゲート電極膜に印加しながら、前記期間Ｔ１の間、前記パルス電圧Ｖ１およびＶ２をそれぞれ前記第１上部ゲート電極および前記第２上部ゲート電極１７ｂにもう一度印加する工程（ｃ）。
  10. 請求項９に記載の方法であって、
    前記強誘電体膜は、前記半導体膜に接している。
  11. 請求項９に記載の方法であって、以下の関係（ＩＩ）および（ＩＩＩ）が充足される：
    Ｖｓ＝Ｖｄ＝Ｖ３ （ＩＩ）
    Ｖ１＝Ｖ２＜Ｖ３ （ＩＩＩ）
  12. 請求項９に記載の方法であって、
    ｎが３以上である。
  13. 請求項９に記載の方法であって、
    ｎが５以上である。
  14. 請求項９に記載の方法であって、
    ｎが１０以上である。
  15. 請求項９に記載の方法であって、
    前記工程（ｂ）が行われる前において、前記幅ＷＲＬ１および前記幅ＷＲＬ２の値が、いずれも０である。
  16. 請求項９に記載の方法であって、
    前記工程（ｃ）が行われた後において、前記幅ＷＲＨの値が０である。
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