KR20180034813A - 불휘발성 강유전체 인버터 및 작동방법 - Google Patents
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Abstract
게이트 전극과 기판 사이에 강유전체층 및 삽입층을 도입한 불휘발성 강유전체 인버터 및 이의 작동방법이 개시된다. 불휘발성 강유전체 인버터의 반복 동작시, 강유전체층의 피로도가 증가하게 된다. 이를 억제하여 소자의 신뢰도 및 수명 향상을 위해 강유전체층의 양측으로 삽입층을 배치한 불휘발성 강유전체 인버터를 제작한다.
Description
본 발명은 불휘발성 강유전체 인버터(Ferroelectric inverter)에 관한 구조와 작동방법에 관한 것으로, 더욱 자세하게는 게이트 구조물에 강유전체층을 도입한 불휘발성 강유전체 인버터에 관한 구조와 작동방법에 관한 것이다.
일반적으로 씨모스 인버터(CMOS inverter)는 공급전압(Vdd)과 접지(Ground) 사이에 부하소자와 구동소자가 연결된 구조를 갖는다. 씨모스 인버터의 입력전압(Vin)은 구동소자의 게이트 및 부하소자의 게이트에 인가되며, 출력전압 (Vout)은 부하소자와 구동소자의 접점에서 얻어진다. 씨모스 인버터는 논리값 0의 입력에 대해 논리값 1을 출력하고, 반대로 논리값 1의 입력에 대해 논리값 0을 출력함으로써, 입력 논리값을 반전시켜 출력하는 기능을 가진다.
그러나 전원을 차단하면 출력 논리값인 0과 1의 상태가 소멸되므로 수행했던 정보를 저장하는 저장 기능은 없는 소자이다. 따라서 불휘발성 씨모스 인버터가 될 수 있도록 불휘발성 저장 기능을 부여하는 설계를 함으로써 통상 별도로 설치되는 저장 기능 부분에 대한 의존을 경감할 수 있다.
불휘발성 메모리 동작을 위한 사례로는 강유전체 재료를 사용하는 것이 있다. 강유전체 메모리는 데이터를 종래의 전원 전압(3∼5V) 에서 고속(1∼100ns) 으로 기입(writing)한다.
강유전체 게이트 전계 효과 트랜지스터는, 게이트 절연체로서 강유전체층(ferroelectric layer)을 사용하는 트랜지스터를 말하며, 비파괴 판독 (nondestructive readout)의 장점이 있다.
그러나 이 경우에도 재기입이 수반되는 파괴 판독 (destructive readout) 을 사용하기 때문에, 강유전체의 피로현상이 발생하여 읽기(reading)/쓰기(writing) 사이클이 제한된다.
대한민국 출원특허 10-1997-0029303(출원일 1997년 6월 30일)에서는 MFMIS (금속-강유전체-금속-절연체-반도체) FET 구조를 제안하고 있는데, 강유전체층 상에 격자 매칭되는 백금 또는 금속 산화물을 형성하고, 피로 현상이 최소화된 낮은 유전상수의 SrBi2Ta2O9를 강유전체층으로 사용한다. 이 구조는 표준 전원 전압 (3 내지 5V의 범위)에서 고속 (≤100ns) 의 기입 동작을 위한 높은 내구력 (1012사이클)을 가능하게 한다.
그러나 여전히 기입 동작이 반복됨에 따른 강유전체 층의 크랙을 방지할 수 없기 때문에 1016사이클 동작까지 수행할 수 없는 문제점이 있다.
또한, SrBi2Ta2O9 또는 층상 페로브스카이트 족의 다른 강유전체 재료의 형성 후, 강유전체층의 하부층으로 금속성 전극 및 실리콘 산질화물 또는 SiO2-Si3N4 이중층을 형성하여 핫캐리어(hot carrier)의 확산에 대한 내성을 향상시키지만, 반복 사이클 동작에 따른 강유전체 층의 크랙을 억제하지는 못하는 문제점이 있다.
한국등록특허 10-0878847(출원일 2007년 7월13일)에서는 복수개의 박막트랜지스터가 적층된 구조를 갖는 CMOS(complementary metal oxide semiconductor) 소자 및 그 제조방법을 제안하고 있는데, 저온 공정을 바탕으로 하는 박막 트랜지스터를 수직 구조로 제작하고 있고, 비정질 실리콘을 결정화하는 방법으로 레이저 어닐링 방법을 사용하고 있다.
그러나, 도 1을 참조하면, 트랜지스터가 수직 구조로 연결됨으로 인해서 게이트 전극의 상하 연결이 어려워지는 단점이 있고, 강유전체 막을 채널영역에 직접 접촉하여 설치함으로 인한 트랜지스터의 반복 동작에 따른 강유전체 층의 크랙을 억제하지 못하는 문제점이 있다.
본 발명이 이루고자 하는 제1 기술적 과제는 새로운 강유전체층 및 삽입층을 도입하여 불휘발성 기능을 보유한 불휘발성 강유전체 인버터를 제공함에 있다.
또한, 본 발명이 이루고자 하는 제2 기술적 과제는 제1 기술적 과제 에서 제작된 불휘발성 강유전체 인버터의 동작 방법을 제공함에 있다.
상술한 제1 기술적 과제를 달성하기 위한 본 발명은, 반도체 기판, 상기 반도체 기판 상에 형성된 PMOS 트랜지스터 및 상기 반도체 기판 상에 형성되고, 상기 PMOS 트랜지스터와 전기적으로 연결된 NMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 동작은 제1 강유전체층을 통해 제어되고, 상기 NMOS 트랜지스터는 동작은 제2 강유전체층을 통해 제어되는 불휘발성 강유전체 인버터인 것을 특징으로 한다.
상기 PMOS 트랜지스터는, 상기 반도체 기판 표면으로부터 형성된 제1 소스 영역, 상기 반도체 기판 표면으로부터 형성되고, 상기 제1 소스 영역과 대향하는 제1 드레인 영역 및 상기 제1 소스 영역과 상기 제1 드레인 영역 사이의 상기 반도체 기판 상에 형성된 제1 게이트 구조물을 포함하는 불휘발성 강유전체 인버터인 것을 특징으로 한다.
상기 제1 게이트 구조물은, 상기 반도체 기판 상에 형성된 제1 유전체층, 상기 제1 유전체층 상에 형성된 제1 전도성 삽입층, 상기 제1 전도성 삽입층 상에 형성된 상기 제1 강유전체층 및 상기 제1 강유전체층 상에 형성된 제2 전도성 삽입층을 포함하는 불휘발성 강유전체 인버터인 것을 특징으로 한다.
상기 제1 유전체층은 SiO2, HfO2, Al2O3, TiO2, ZrO2, SiNx, Si3N4, Ta2O5 및 SrTiO3로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 제1 전도성 삽입층 및 제2 전도성 삽입층은 SrRuOx, IrOx, RuOx, MnOx, NiOx, CoMnOx 및 La1 -xSrxCoO3 등으로 이루어진 전도성 산화물군에서 선택된 적어도 어느 하나일 수 있다.
상기 NMOS 트랜지스터는, 상기 반도체 기판 표면으로부터 형성된 제2 소스 영역, 상기 반도체 기판 표면으로부터 형성되고, 상기 제2 소스 영역과 대향하는 제2 드레인 영역 및 상기 제2 소스 영역과 상기 제2 드레인 영역 사이의 상기 반도체 기판 상에 형성된 제2 게이트 구조물을 포함하는 불휘발성 강유전체 인버터인 것을 특징으로 한다.
상기 제2 게이트 구조물은, 상기 반도체 기판 상에 형성된 제2 유전체층, 상기 제2 유전체층에 형성된 제3 전도성 삽입층, 상기 제3 전도성 삽입층 상에 형성된 상기 제2 강유전체층 및 상기 제2 강유전체층 상에 형성된 제4 전도성 삽입층을 포함하는 불휘발성 강유전체 인버터인 것을 특징으로 한다.
상기 제2 유전체층은 SiO2, HfO2, Al2O3, TiO2, ZrO2, SiNx, Si3N4, Ta2O5 및 SrTiO3로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 제3 전도성 삽입층 및 제4 전도성 삽입층은 SrRuOx, IrOx, RuOx, MnO2, NiO, CoMnOx 및 La1 -xSrxCoO3등으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 제1 강유전체층 및 상기 제2 강유전체층은 Pb(ZrxTi1-x)O3(0≤x≤1), SrBiTaO9, Bi4Ti3O12, BaTiO3, HfOx, PbTiO3, HfZrOx 및 Poly(methyl methacrylate)로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상술한 제2 기술적 과제를 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 PMOS 트랜지스터, 상기 반도체 기판 상에 형성되어 상기 PMOS 트랜지스터와 전기적으로 연결된 NMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 동작은 제1 강유전체층을 통해 제어되고, 상기 NMOS 트랜지스터의 동작은 제2 강유전체층을 통해 제어되는 불휘발성 강유전체 인버터의 동작 방법에 있어서, PMOS 트랜지스터의 제1 소스 전극에 전압을 인가하고, NMOS 트랜지스터에 제2 소스 영역을 접지 상태로 연결하는 단계, 게이트 전극에 게이트 전압(VG)을 인가하는 단계, 상기 게이트 전압에 의해 상기 PMOS 트랜지스터의 제1 강유전체층 및 제2 강유전체층에 인가되는 전압이 상기 제1 강유전체 분극 전압보다 크도록 인가된 단계 및 상기 불휘발성 강유전체 인버터의 출력 전압 Vout이 논리값 '0'의 값인, Vout=0V인 것을 확인하는 단계를 포함하는 불휘발성 강유전체 인버터의 작동 방법을 제공하는 데 있다.
상기 게이트 전극에 상기 게이트 전압이 VG=0V가 되도록 인가하는 단계, 상기 제1 소스 전극에 인가된 전압 VDD에 의해 강유전체에 인가되는 전압이 상기 제1 강유전체 분극 전압보다 크게 유지되는 단계 및 상기 불휘발성 강유전체 인버터의 출력 전압 Vout 이 논리값 "1"의 값인, 출력 전압 Vout > 0V을 확인하는 단계를 포함하는 불휘발성 강유전체 인버터의 작동 방법을 제공하는 데 있다.
상기 게이트 전압의 마지막 상태를 확인하기 위해, 상기 제1 강유전체의 분극을 방지하는 전압을 제1 소스 전극에 인가하는 단계 및 상기 출력 전압이 논리값 "0"의 값인 0V로 확인 되는 경우에는, 상기 불휘발성 강유전체 인버터의 상기 게이트 전압의 마지막 상태가 VG (>0V)인 것을 확인하는 단계, 상기 출력 전압이 논리값 "1"의 값인 Vout (>0V)로 확인되는 경우에는, 상기 불휘발성 강유전체 인버터의 상기 게이트 전압의 마지막 상태가 VG=0V인 것을 확인하는 단계, 불휘발성 강유전체 인버터의 마지막 상태를 확인 후에 상기 제1 소스 전극에 전압(VDD)를 인가하는 불휘발성 강유전체 인버터의 작동 방법을 제공하는 데 있다.
상술한 본 발명에 따르면, 강유전체 인버터는 전원이 오프(off)되는 경우, 로직을 상실하게 되는데, 강유전체층을 도입함으로써 불휘발성 기능이 부여됨으로 인한 전원 오프시에도 로직을 재생할 수 있는 효과가 있다.
또한, 강유전체층의 양면에 전도성 삽입층을 도입됨으로 인하여 반복 사이클 동작에 따른 강유전체층의 피로 발생으로 인한 성능 저하 및 신뢰성 저하를 억제하여 사이클 동작의 신뢰성을 높이는 효과가 있다.
도 1은 종래기술의 강유전체층을 포함하고 있는 박막구조의 강유전체 메모리를 도시한 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 게이트 전극과 게이트 산화막 사이에 강유전체 및 전도성 삽입층이 존재하는 불휘발성 강유전체 인버터(CMOS inverter)의 단면도이다.
도 3는 본 발명의 바람직한 실시예에 따른 제1강유전체층 및 을 포함하는 불휘발성 강유전체 인버터의 동작을 도시하고 있다.
도 2는 본 발명의 바람직한 실시예에 따른 게이트 전극과 게이트 산화막 사이에 강유전체 및 전도성 삽입층이 존재하는 불휘발성 강유전체 인버터(CMOS inverter)의 단면도이다.
도 3는 본 발명의 바람직한 실시예에 따른 제1강유전체층 및 을 포함하는 불휘발성 강유전체 인버터의 동작을 도시하고 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
본 발명의 일실시예에 따른 불휘발성 강유전체 인버터의 게이트 상에 제1 강유전체층(140), 제2 강유전체층(145), 제1 전도성 삽입층(130), 제2 전도성 삽입층(133), 제3 전도성 삽입층(135) 및 제4 전도성 삽입층(138)을 형성한 소자를 설명한다.
제조예
도 2를 참조하여 설명하면, 반도체 기판(100) 상에 형성된 PMOS 트랜지스터 및 NMOS 트랜지스터는, 제1 강유전체층(140)의 위아래에 형성된 제1 전도성 삽입층(130) 및 제2 전도성 삽입층(133) 또는 제2 강유전체층(145)의 양면에 형성된 제3 전도성 삽입층(135) 및 제4 전도성 삽입층(138)을 포함하는 구조이다. 사용된 소재로, 제1 강유전체층(140) 및 제2 강유전체층(145)은 PZT(lead zirconate titanate)를 적용하고, 제1 전도성 삽입층(130), 제2 전도성 삽입층(133), 제3 전도성 삽입층(135) 및 제4 전도성 삽입층(138)은 SrRuOx를 적용하여 불휘발성 강유전체 인버터을 제작한다.
평가예
도 3는 본 발명의 바람직한 실시예에 따른 제1 강유전체층(140), 제2 강유전체층(145)을 포함하는 불휘발성 강유전체 인버터의 동작을 도시하고 있다.
도 3의 (a), (b), (c) 및 (d)를 참조하여, 제조예1의 제조된 불휘발성 강유전체 인버터를 평가한다.
제조예1에서 제작한 불휘발성 강유전체 인버터에 대한 작동 방법을 이하 설명한다.
도 3의 (a)를 참조하면, 불휘발성 강유전체 인버터를 작동시킬 때 제1 게이트 전극(150) 및 제2 게이트 전극(150')에 인가하는 게이트 전압(VG)과 공급전압(VDD)과의 차이(VG-VDD)은 제1 강유전체층(140)에 인가되는 전압(VF)과 제1삽입층(130) 및 기판(100) 사이에 있는 제1유전체층(120)에 인가되는 전압(Vox)의 합(VG-VDD=VF+Vox)이다. 이때, 강유전체에 인가되는 전압(VF)이 강유전체층(140)을 분극시키는 분극전압(Vc)보다 큰 경우에 강유전체가 정방향으로 분극하는 구조이다.
또한, 공급전압(VDD)는 게이트전압(VG)과는 반대 방향의 전압으로, 제1 강유전체층(140)에 인가되는 전압(V'F)과 제1 삽입층(130) 및 기판(100) 사이에 있는 제1유전체층(120)에 인가되는 전압(Vox)의 합(VDD=V'F+Vox)이다. 이때 강유전체에 인가되는 전압(V'F)이 강유전체층(140)을 분극시키는 분극전압(Vc)보다 큰 경우에 강유전체가 반대로 분극하는 구조이다.
게이트 전압(VG)은 공급전압(VDD)보다 크고, 제1 강유전체(140)에 인가되는 전압(VF , V'F)이 강유전체 분극전압(Vc)보다 크면, 불휘발성 강유전체 인버터는 작동하게 된다. 또한, 입력전압(Vin)이 인가되면 불휘발성 강유전체 인버터의 작동에 따라 공급전압(Vdd)으로 인한 전류는 흐르지 않게 되고, 출력전압(Vout)은 0V가 된다. 이는 입력 논리값 1 에 대하여 출력 논리값은 0 이 되는 결과를 보여준다. 이 때 VF 값이 V‘F 값과 같을 경우, 즉 VF=V’F인 경우에는 VG=2VDD가 된다. 따라서 불휘발성 강유전체 인버터를 작동할 때에는 강유전체를 분극시키는 조건 하에서 게이트 전압을 공급전압의 두 배로 하는 것이 바람직하다.
도 3의 (b)를 참조하면, 공급전압(Vdd)에 의해 강유전체에 인가되는 전압(V'F)이 분극전압(Vc)보다 크고, 입력전압(Vin)이 0V 이면, 강유전체층(120)의 분극은 도 3의 (a)와는 반대 방향으로 발생되고, 공급전압(Vdd)로 인한 전류가 흐르게 되어 출력전압(Vout)이 발생한다. 즉 입력 논리값 0 에 대하여 출력 논리값은 1 이 되는 결과를 보여준다.
도 3의 (c)를 참조하면, 불휘발성 강유전체 인버터의 마지막 상태의 논리값이 1 또는 0인지 확인(read)하기 위해서 제1 강유전체층(140)에 인가되는 전압(V"F)이 강유전체의 분극전압(Vc) 보다 낮은 전압을 갖도록 읽기전압(Vr)을 인가한다. 이에 따라 제1 강유전체층(140)의 분극은 발생하기 않게 된다. 따라서 읽기전압(Vr)을 PMOS인 PMOS 트랜지스터에 인가하여 불휘발성 강유전체 인버터의 상태를 확인하게 되는데, 출력 쪽으로 전류 흐름이 없는 경우에 강유전체 인버터의 마지막 상태는 입력전압(Vin)이 제1 게이트 전극(150) 및 제2 게이트 전극(150')에 인가된 VG(>0V)이었음을 확인한다.
또한, 도 3의 (d)를 참조하면, 읽기전압(Vr)을 PMOS인 PMOS 트랜지스터에 인가하여 불휘발성 강유전체 인버터의 상태를 확인하게 되는데, 출력 쪽으로 전류 흐름이 있는 경우에는 불휘발성 강유전체 인버터의 마지막 상태는 입력전압(Vin)이 0V 이었음을 확인한다.
불휘발성 강유전체 인버터의 마지막 상태를 확인 후에 정상적인 공급전압(Vdd)을 인가하면서 불휘발성 강유전체 인버터를 작동하게 된다.
따라서, 외부 전원이 갑자기 차단된 뒤에도 불휘발성 강유전체 인버터의 마지막 로직 상태를 검출 가능하게 하도록 제1 강유전체층(140) 및 제2강유전체층(145)을 포함하고, 제1 강유전체층(140) 및 제2강유전체층(145)의 각각의 양측에 제1 전도성 삽입층(130), 제2 전도성 삽입층(133), 제3 전도성 삽입층(135) 및 제4 전도성 삽입층(138)이 있어서 반복 동작에서 발생하는 제1 강유전체층(140) 및 제2강유전체층(145)의 피로를 억제하는 특성의 불휘발성 기능이 부여된 불휘발성 강유전체 인버터이다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 기판
110: PMOS 트랜지스터의 제1 소스 영역
112: NMOS 트랜지스터의 제2 소스 영역
115: 제1 드레인 영역 117: 제2 드레인 영역
120: 제1 유전체층 125: 제2 유전체층
130: 제1 전도성 삽입층 150: 제1 게이트 전극
133: 제2 전도성 삽입층 135: 제3 전도성 삽입층
138: 제4 전도성 삽입층 140: 제1 강유전체층
145: 제2 강유전체층 150': 제2 게이트전극
112: NMOS 트랜지스터의 제2 소스 영역
115: 제1 드레인 영역 117: 제2 드레인 영역
120: 제1 유전체층 125: 제2 유전체층
130: 제1 전도성 삽입층 150: 제1 게이트 전극
133: 제2 전도성 삽입층 135: 제3 전도성 삽입층
138: 제4 전도성 삽입층 140: 제1 강유전체층
145: 제2 강유전체층 150': 제2 게이트전극
Claims (14)
- 반도체 기판;
상기 반도체 기판 상에 형성된 PMOS 트랜지스터; 및
상기 반도체 기판 상에 형성되고, 상기 PMOS 트랜지스터와 전기적으로 연결된 NMOS 트랜지스터를 포함하고,
상기 PMOS 트랜지스터의 동작은 제1 강유전체층을 통해 제어되고,
상기 NMOS 트랜지스터는 동작은 제2 강유전체층을 통해 제어되는 것을 특징으로 하는 불휘발성 강유전체 인버터. - 제1항에 있어서,
상기 PMOS 트랜지스터는,
상기 반도체 기판 표면으로부터 형성된 제1 소스 영역;
상기 반도체 기판 표면으로부터 형성되고, 상기 제1 소스 영역과 대향하는 제1 드레인 영역; 및
상기 제1 소스 영역과 상기 제1 드레인 영역 사이의 상기 반도체 기판 상에 형성된 제1 게이트 구조물을 포함하는 것을 특징으로 하는 불휘발성 강유전체 인버터. - 제2항에 있어서,
상기 제1 게이트 구조물은,
상기 반도체 기판 상에 형성된 제1 유전체층;
상기 제1 유전체층 상에 형성된 제1 전도성 삽입층;
상기 제1 전도성 삽입층 상에 형성된 상기 제1 강유전체층; 및
상기 제1 강유전체층 상에 형성된 제2 전도성 삽입층을 포함하는 것을 특징으로 하는 불휘발성 강유전체 인버터. - 제3항에 있어서,
상기 제1 유전체층은 SiO2, HfO2, Al2O3, TiO2, ZrO2, SiNx, Si3N4, Ta2O5 및 SrTiO3로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 불휘발성 강유전체 인버터. - 제3항에 있어서,
상기 제1 전도성 삽입층 및 제2 전도성 삽입층은 산화물 전도체이고, SrRuOx, IrOx, RuOx, MnOx, NiOx, CoMnOx 및 La1 - xSrxCoO3로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 불휘발성 강유전체 인버터. - 제1항에 있어서,
상기 NMOS 트랜지스터는,
상기 반도체 기판 표면으로부터 형성된 제2 소스 영역;
상기 반도체 기판 표면으로부터 형성되고, 상기 제2 소스 영역과 대향하는 제2 드레인 영역; 및
상기 제2 소스 영역과 상기 제2 드레인 영역 사이의 상기 반도체 기판 상에 형성된 제2 게이트 구조물을 포함하는 것을 특징으로 하는 불휘발성 강유전체 인버터. - 제6항에 있어서,
상기 제2 게이트 구조물은,
상기 반도체 기판 상에 형성된 제2 유전체층;
상기 제2 유전체층에 형성된 제3 전도성 삽입층;
상기 제3 전도성 삽입층 상에 형성된 상기 제2 강유전체층; 및
상기 제2 강유전체층 상에 형성된 제4 전도성 삽입층을 포함하는 것을 특징으로 하는 불휘발성 강유전체 인버터. - 제7항에 있어서,
상기 제2 유전체층은 SiO2, HfO2, Al2O3, TiO2, ZrO2, SiNx, Si3N4, Ta2O5 및 SrTiO3로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 불휘발성 강유전체 인버터. - 제7항에 있어서,
상기 제3 전도성 삽입층 및 제4 전도성 삽입층은 SrRuOx, IrOx, RuOx MnO2, NiO, CoMnOx 및 La1 -xSrxCoO3로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 불휘발성 강유전체 인버터. - 제1항에 있어서,
상기 제1 강유전체층 및 상기 제2 강유전체층은 Pb(ZrxTi1-x)O3(0≤x≤1), SrBiTaO9, Bi4Ti3O12, BaTiO3, HfOx, PbTiO3, HfZrOx 및 Poly(methyl methacrylate)로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 불휘발성 강유전체 인버터. - 반도체 기판 상에 형성된 PMOS 트랜지스터, 상기 반도체 기판 상에 형성되고, 상기 PMOS 트랜지스터와 전기적으로 연결된 NMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 동작은 제1 강유전체층을 통해 제어되고, 상기 NMOS 트랜지스터의 동작은 제2 강유전체층을 통해 제어되는 불휘발성 강유전체 인버터의 동작 방법에 있어서,
PMOS 트랜지스터의 제1 소스 전극에 공급전압(VDD)을 인가하는 단계;
제1 게이트 전극(150) 및 제2 게이트 전극(150')에 입력논리값 "1"인, 게이트 전압(Vin=VG)을 인가하는 단계;
상기 게이트 전압(VG-VDD=VF +Vox)에 의해 제1 강유전체에 인가되는 전압(VF)이 제1 강유전체 분극 전압(VC)보다 크도록 인가된 단계(VF>VC); 및
상기 불휘발성 강유전체 인버터의 출력 전압이 출력 논리값 '0'의 값인, Vout=0V인 것을 확인하는 단계를 포함하는 불휘발성 강유전체 인버터의 작동 방법. - 제11항에 있어서,
상기 게이트 전극에 입력 논리값이 "0"인, 상기 게이트 전압이 0 V가 되도록 상기 게이트 전압을 인가하는 단계;
상기 제1 소스 전극에 인가된 전압(VDD)에 의해 강유전체에 인가되는 전압(VF)이 상기 제1 강유전체 분극 전압보다 크게 유지되는 단계(V‘F>VC); 및
상기 불휘발성 강유전체 인버터의 출력 전압이 출력 논리값 "1"의 값인, 출력 전압(Vout>0V)을 확인하는 단계를 포함하는 불휘발성 강유전체 인버터의 작동 방법. - 제11항 또는 제12항에 있어서,
상기 게이트 전압의 마지막 상태를 확인하기 위해,
상기 제1 강유전체의 분극을 방지하는 전압(Vr)을 제1 소스 전극에 인가하는 단계; 및 상기 출력 전압이 출력 논리값 "0"의 출력 값인 0V로 확인 되는 경우에는, 상기 불휘발성 강유전체 인버터의 상기 게이트 전압의 마지막 상태가 VG(>0V)인 것을 확인하는 단계;
불휘발성 강유전체 인버터의 마지막 상태를 확인 후에 상기 제1 소스 전극에 전압(VDD)를 인가하는 불휘발성 강유전체 인버터의 작동 방법. - 제11항 또는 제12항에 있어서,
상기 게이트 전압의 마지막 상태를 확인하기 위해,
상기 제1 강유전체의 분극을 방지하는 전압(Vr)을 제1 소스 전극에 인가하는 단계;
상기 출력 전압이 출력논리값 "1"의 출력 값인 Vout>0V로 확인 되는 경우에는, 상기 불휘발성 강유전체 인버터의 상기 게이트 전압의 마지막 상태가 VG=0V인 것을 확인하는 단계; 및
불휘발성 강유전체 인버터의 마지막 상태를 확인 후에 상기 제1 소스 전극에 전압(VDD)를 인가하는 단계를 포함하는 불휘발성 강유전체 인버터의 작동 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160124492A KR101850212B1 (ko) | 2016-09-28 | 2016-09-28 | 불휘발성 강유전체 인버터 및 작동방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160124492A KR101850212B1 (ko) | 2016-09-28 | 2016-09-28 | 불휘발성 강유전체 인버터 및 작동방법 |
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| KR20180034813A true KR20180034813A (ko) | 2018-04-05 |
| KR101850212B1 KR101850212B1 (ko) | 2018-04-19 |
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ID=61977302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160124492A KR101850212B1 (ko) | 2016-09-28 | 2016-09-28 | 불휘발성 강유전체 인버터 및 작동방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101850212B1 (ko) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3606543B2 (ja) * | 1998-09-02 | 2005-01-05 | ローム株式会社 | 強誘電体を用いた順序回路およびこれを用いた半導体装置 |
-
2016
- 2016-09-28 KR KR1020160124492A patent/KR101850212B1/ko active IP Right Grant
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| Publication number | Publication date |
|---|---|
| KR101850212B1 (ko) | 2018-04-19 |
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