KR20010102832A - 메모리 셀에서 강유전성 트랜지스터로부터 상태를판독하고 강유전성 트랜지스터에 상태를 저장하는 방법 및메모리 매트릭스 - Google Patents

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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Abstract

메모리 셀의 강유전성 트랜지스터의 상태는 판독 또는 저장되며, 메모리 매트릭스내의 다른 메모리 셀의 다른 강유전성 트랜지스터의 임계 전압은 판독 또는 저장 중에 또는 영구적으로 증가된다.

Description

메모리 셀에서 강유전성 트랜지스터로부터 상태를 판독하고 강유전성 트랜지스터에 상태를 저장하는 방법 및 메모리 매트릭스 {METHOD FOR READING AND STORING A STATE FROM OR IN A FERROELECTRIC TRANSISTOR IN A MEMORY CELL, AND A MEMORY MATRIX}
본 발명은 메모리 셀에서 강유전성 트랜지스터로부터 상태를 판독하고 강유전성 트랜지스터에 상태를 저장하는 방법 및 메모리 매트릭스에 관한 것이다.
상기와 같은 방법 및 메모리 매트릭스는 티.나카무라 등, 단일 트랜지스터 강유전성 메모리 셀, IEEE 국제 고체 상태 회로 회의, ISSCC95, 세션 4, 테크놀로지 디렉션: 디스플레이, 광자 및 강유전성 메모리, 페이지 68-69, 1995년에 공지되어 있다. 상기 문헌으로부터 공지된 메모리 매트릭스는 다수의 메모리 셀을 가진 매트릭스이며, 각각의 메모리 셀은 강유전성 트랜지스터를 가지고 있으며, 이들 강유전성 트랜지스터는 사각 매트릭스 형태로 서로 연결되어 있다. 또한, 메모리 매트릭스는 판독/저장 제어 장치를 가지고 있으며, 상기 판독/저장 장치에 의하여 메모리 매트릭스의 메모리 셀의 강유전성 트랜지스터 상태가 저장되거나, 메모리 셀의 대응하는 강유전성 트랜지스터의 현재 상태가 판독될 수 있다.
상기 문헌에 기술된 바에 따르면, 메모리 매트릭스의 메모리 셀의 강유전성트랜지스터에 상태가 저장되고, 소거되거나 판독될 때, 대응하는 판독/저장 전압이 대응하는 워드 라인과 비트 라인에 인가된다. 요구되는 판독/저장 전압의 인가는 또한 메모리 매트릭스의 인접 위치에 배치되고 저장되거나 판독될 상태를 가진 강유전성 트랜지스터에 연결된 다른 강유전성 트랜지스터에 영향을 준다. 따라서, 메모리 매트릭스의 강유전성 트랜지스터의 상태를 판독하고 저장하는 프로세스가 메모리 매트릭스의 추가 강유전성 트랜지스터의 상태를 악영향을 줄 수 있다. 즉, 의도하지 않은 상태가 변경될 수 있다.
상기 문헌에서, 판독/저장 전압 Vpp/Vrr은 강유전성 트랜지스터에 인가되어, 강유전성 트랜지스터로부터 상태가 판독되거나 또는 강유전성 트랜지스터에 상태가 저장될 수 있다. 이 경우, 약 ±Vpp/2 또는 ±Vpp/3의 간섭 전압이 상기 강유전성 트랜지스터에 연결된 인접 다른 강유전성 트랜지스터에 인가되어, 대응하는 다른 강유전성 트랜지스터의 상태를 부정확하게 변경시킬 수 있다.
상기 문제는 도 2를 참조로 상세히 설명된다.
도 2는 강유전성 트랜지스터의 게이트에서 인가된 게이트 전압VGS(202)의 함수에 따른 강유전성 편파(201)의 프로필을 나타내는 다이어그램(200)을 도시한다. 다이어그램(200)은 게이트 전압(202)(전압(V)) 및 강유전성 편파(201)(쿨롱/m2(C/m2))를 도시한다.
게이트 전압(202)의 함수로서 강유전성 편파(201)의 프로필은 히스테리시스 루프(203)에 의하여 설명된다. 도 2에 도시된 바와 같이, 통상적인 강유전성 트랜지스터는 두 개의 안정된 편파 상태를 가지는데, 이는 제 1안정 편파 상태(204)와 제 2안정 편파 상태(205)이다. 인가되는 게이트 전압VGS를 변경함으로써, 특히 전술한 바와 같이 Vpp/2 또는 Vpp/3의 간섭 전압에 의하여, 강유전성 트랜지스터의 상태는 히스테리시스 루프(203)를 따라 전기적으로 구분될 수 없는 편파 상태로 이동될 수 있는바, 즉 제 1구분불가능 편파 상태(206) 및 제 2구분불가능 편파 상태(207)로 이동된다. 제 2구분불가능 편파 상태(205)로부터 제 1구분불가능 편파 상태(204)를 구별하는 것이 용이하여, 이에 의하여 두 개의 다른 상태가 제공될 수 있으며 메모리 매트릭스내의 강유전성 트랜지스터에 의하여 식별될 수 있지만, 따라서 상태를 전기적으로 구별하는 상기와 같은 능력은 구분불가능 편파 상태(206, 207)에 대하여는 보장되지 않는다.
따라서 상기와 같은 간섭 전압은 메모리 매트릭스내의 인접한 다른 강유전성 트랜지스터에 저장된 상태가 변경되도록 하거나 또는 적어도 불확정 상태가 되도록 한다. 다시 말해, 신뢰성있게 판독될 수 없는 즉, 전기적으로 구분될 수 없는 편파 상태가 대응하는 인접 강유전성 트랜지스터에 형성된다.
다른 강유전성 트랜지스터와 그의 생성 방법은 종선 류 등, 폴리-Si 소스/드레인 및 BaMgF4유전체를 이용한 단일 트랜지스터 메모리용 금속 강유전성 반도체 전계 효과 트랜지스터(MFSFET), IEDM1996, 페이지 503-506, 1996년에 개시되어 있다.
본 발명은 메모리 셀의 강유전성 트랜지스터로부터 상태를 판독하거나 강유전성 트랜지스터에 상태를 저장할 때 발생하는 문제를 기초로 하는데(여기서 상기 메모리 셀은 다른 강유전성 트랜지스터를 가진 다수의 다른 메모리 셀을 가진 메모리 매트릭스에 배열되어 있으며), 메모리 매트릭스의 다른 메모리 셀의 다른 강유전성 트랜지스터가 하나의 강유전성 트랜지스터를 판독하거나 저장하는 프로세스에 의하여 구분불가능 편파 상태로 변경되는 것을 방지하는 것을 목적으로 한다.
도 1a 및 1b는 각각 하나의 강유전성 트랜지스터를 가진 4개의 메모리 셀을 가진 메모리 매트릭스(도 1a) 및 본 발명의 실시예에 따라 메모리 셀에 대하여 상태를 판독하거나 저장할 때 메모리 매트릭스의 라인에 인가되는 대응하는 전압을 나타내는 테이블(도 1b)을 도시한다.
도 2는 종래 기술에 따라 강유전성 트랜지스터에 대하여 상태를 판독하거나 저장할 때 통상적인 강유전성 트랜지스터의 게이트에서 인가된 게이트 전압에 따른 강유전성 편파의 프로필을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 강유전성 트랜지스터를 도시한다.
도 4는 본 발명에 따른 강유전성 트랜지스터로부터 상태를 판독하거나 강유전성 트랜지스터에 상태를 저장하는 개별 단계를 도시한다.
도 5는 본 발명에 따라 강유전성 트랜지스터에 대하여 상태를 판독하거나 저장할 때 통상적인 강유전성 트랜지스터의 게이트에서 인가된 게이트 전압에 따른 강유전성 편파의 프로필을 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 강유전성 트랜지스터의 출력 특성을 도시한다.
*도면의 주요부분에 대한 부호 설명*
100: 메모리 매트릭스 101-104: 메모리 셀
105-108, 300: 강유전성 트랜지스터 111-114: 비트 라인
상기 문제는 청구범위의 독립항에 청구된 바와 같은, 메모리 셀에서 강유전성 트랜지스터로부터 상태를 판독하고 강유전성 트랜지스터에 상태를 저장하는 방법 및 메모리 매트릭스에 의하여 달성된다.
메모리 셀에서 강유전성 트랜지스터로부터 상태를 판독하고 강유전성 트랜지스터에 상태를 저장하는 방법 또는 다른 강유전성 트랜지스터를 가진 다수의 다른 메모리 셀을 가진 메모리 매트릭스에 배열되어 있는 메모리 셀의 강유전성 트랜지스터에 상태를 저장하는 방법에서, 상기 상태는 강유전성 상태로부터 판독되거나 강유전성 트랜지스터에 저장된다. 강유전성 트랜지스터의 상태를 판독하고 저장하는 프로세스 중에, 메모리 매트릭스의 적어도 하나의 다른 강유전성 트랜지스터의 임계 전압은 특히 드레인-기판 전압VDS의 인가에 의하여 증가된다.
메모리 매트릭스는 서로 연결되어 있는 다수의 메모리 셀을 가지며, 메모리 셀중 적어도 일부는 적어도 하나의 강유전성 트랜지스터를 가진다. 또한, 메모리매트릭스는 판독/저장 제어 장치를 가지는데, 상기 장치는 메모리 매트릭스내의 메모리 셀의 강유전성 트랜지스터로부터 상태를 판독하는 프로세스 또는 메모리 매트릭스내의 메모리 셀의 강유전성 트랜지스터에 상태를 저장하는 프로세스를 제어한다. 판독/저장 제어 장치는 상태가 강유전성 트랜지스터로부터 판독되거나 강유전성 트랜지스터에 저장되고, 강유전성 트랜지스터의 상태를 판독하거나 저장하는 프로세스 중에 메모리 매트릭스내의 적어도 하나의 다른 강유전성 트랜지스터의 임계 전압이 특히 드레인-기판 전압VDS의 인가에 의하여 증가되도록 설정된다.
다른 강유전성 트랜지스터의 임계 전압 증가에 의하여 다른 강유전성 트랜지스터가 구분불가능 편파 상태로 변경되는 것을 방지한다.
본 발명에 따라 확인되는 바와 같이, 특히 드레인-기판 전압VDS를 강유전성 트랜지스터에 인가함으로써 임계 전압을 증가시키는 것은 강유전성 편파 프로필을 나타내는 히스테리시스 루프에 평탄부분을 형성하도록 한다. 이하에 설명되는 바와 같이, 이러한 평탄부분은 인접 강유전성 트랜지스터로부터 상태를 판독하거나 인접 강유전성 트랜지스터에 상태를 저장함으로써 발생된 게이트 전압에 대한 변동에 의하여 구분불가능 편파 상태로 변경되는 것을 방지하기에 충분하다.
이는 특히 인가된 게이트 전압이 강유전성 트랜지스터의 채널 영역의 전하 캐리어의 공핍 상태에 있을 때 강유전성 트랜지스터가 배치되는 편파 프로필의 영역에 관련된다.
따라서, 본 발명은 메모리 매트릭스에서 인접한 다른 강유전성 트랜지스터의상태가 불확정 상태, 즉 전기적으로 구분불가능 상태로 변경되지 않고, 다시 말해 다른 강유전성 트랜지스터에 결함을 야기하지 않고, 메모리 매트릭스의 강유전성 트랜지스터로부터 상태를 신뢰성있게 판독하고 강유전성 트랜지스터에 상태를 저장하는 것이 가능하게 한다.
본 발명의 바람직한 개선은 종속항에 나타나 있다.
다음에 설명되는 특징은 방법 및 대응하는 개선에 따른 판독/저장 제어 장치에 관한 것이며, 상기 판독/저장 제어 장치는 대응하는 개선을 제공하기 위하여 설정된다.
판독/저장 제어 장치의 대응하는 특징은 소프트웨어로 구현될 수 있는데, 상기 소프트웨어는 컴퓨터 프로그램에 의하여 판독/저장 제어 장치의 메모리에 제공되며 프로세서에 의하여 수행되거나 또는 특정 전자 하드웨어 회로에 의하여 수행된다.
본 발명의 바람직한 특징은 상태를 판독하거나 저장하기 위하여 강유전성 트랜지스터의 게이트 전극에 판독/저장 전압을 인가함으로써 강유전성 트랜지스터로부터 상태가 판독되거나 강유전성 트랜지스터에 상태가 저장되도록 한다.
또한, 다른 강유전성 트랜지스터의 임계 전압은 메모리 매트릭스의 다른 강유전성 트랜지스터에 드레인-기판 전압을 인가함으로써 증가될 수 있다. 드레인-기판 전압VDS는 약 ±3.3V의 일정 전압이며, 이는 강유전성 트랜지스터의 타입에 의존한다(n-채널 강유전성 트랜지스터에 대하여는 +3.3V, p-채널 강유전성 트랜지스터에 대하여는 -3.3V).
다수의 트랜지스터, 특히 다수의 강유전성 트랜지스터가 메모리 매트릭스내의 메모리 셀에 이용될 수 있다.
특정 방법을 이용하여 형성된 강유전성 트랜지스터가 다른 실시예에서 이용되더라도, 모든 다른 강유전성 트랜지스터는 본 발명의 범위내의 선택적인 실시예에서 이용될 수 있다.
예를 들어, 특히 약 3 내지 25nm 두께의 강유전성 트랜지스터를 가지며, 예를 들어 세륨산화물CeO2, 지르코늄산화물ZrO2, 티타늄산화물 TiO2, 탄탈산화물TaO2, 또는 디알루미늄산화물AlO2O3로 구성된 유전체 중간층에 여러 물질이 이용될 수 있다.
BMF(BaMgF4), PZT((PbZr)TiO3) 또는 SBT(SrBi2Ta2O9)는 예를 들어 강유전체층으로서 이용될 수 있다. 강유전체층은 약 30 내지 300nm의 두께를 가진다.
또한, 본 발명은 p-채널 강유전성 트랜지스터로 이용될 수 있지만, 실시예에서, 본 발명은 n-채널 강유전성 트랜지스터를 기초로 설명된다. 이 경우, 인가되는 전압 극성은 대응하는 방식으로 반대로 된다.
다수의 전기 중간층 역시 강유전성 트랜지스터내에 제공되는데, 이는 상기에서 기술한 하나 이상의 물질로 이루어진다.
일반적으로, 어느 적당한 퍼로브스카이트(perovskite)가 강유전성 트랜지스터의 중간층에 이용될 수 있다.
설명에서, 본 발명은 실시예에 개시된 강유전성 트랜지스터 구조로 한정되는 것은 아니며 예를 들어 상기 문헌들에 설명된 강유전성 트랜지스터 구조 역시 본 발명의 범위내에서 문제없이 이용될 수 있다.
이하 첨부된 도면을 참조로 본 발명을 설명한다.
도 1a는 4개의 메모리 셀(101, 102, 103, 104)을 가진 메모리 매트릭스(100)를 도시한다.
각각의 메모리 셀(101, 102, 103, 104)은 강유전성 트랜지스터(105, 106, 107, 108)를 가진다.
또한, 메모리 매트릭스(100)는 제 1워드 라인(109) 및 제 2워드 라인(110)을 가진다.
또한, 메모리 매트릭스(100)는 제 1비트 라인(111), 제 2비트 라인(112), 제 3비트 라인(113) 및 제 4비트 라인9114)를 가진다.
제 1강유전성 트랜지스터(105)의 게이트(115) 및 제 2강유전성 트랜지스터(106)의 게이트(116)는 제 1워드 라인(109)에 연결된다.
제 3강유전성 트랜지스터(107)의 게이트(117) 및 제 4강유전성 트랜지스터(108)의 게이트(118)는 제 2워드 라인(110)에 연결된다.
제 1강유전성 트랜지스터(105)의 소스(119) 및 제 3강유전성 트랜지스터(107)의 소스(120)는 제 1비트 라인(111)에 연결된다.
제 1강유전성 트랜지스터(105)의 드레인(121) 및 제 3강유전성 트랜지스터(107)의 드레인(122)은 제 2비트 라인(112)에 연결된다.
제 2강유전성 트랜지스터(106)의 소스(123) 및 제 4강유전성 트랜지스터(108)의 소스(120)는 제 3비트 라인(113)에 연결된다.
제 2강유전성 트랜지스터(106)의 드레인(125) 및 제 4강유전성 트랜지스터(108)의 드레인(126)은 제 4비트 라인(114)에 연결된다.
워드 라인(109, 110) 및 비트 라인(111, 112, 113, 114)은 판독/저장 제어 장치(127)에 연결된다. 메모리 매트릭스(100)의 강유전성 트랜지스터에 상태를 저장하는 것 및 메모리 매트릭스(100)의 강유전성 트랜지스터로부터 상태를 판독하는 것은 대응하는 워드 라인(109, 110) 및/또는 대응하는 비트 라인(111, 112, 113, 114)에 여러 전압을 인가함으로써 판독/저장 제어 장치(127)에 의하여 제어되는데, 이는 이하에서 상세히 설명된다.
도 3은 메모리 매트릭스(100)에 제 1강유전성 트랜지스터(105), 제 2강유전성 트랜지스터(106), 제 3강유전성 트랜지스터(107) 및 강유전성 트랜지스터(108)로서 제공되는 강유전성 트랜지스터(300)를 도시한다.
강유전성 트랜지스터(300)는 실리콘으로 구성된 p-도핑 기판(301), 소스 영역(302) 및 드레인 영역(303)을 가지며, 상기 드레인 영역에는 두 개의 실리콘 영역(304, 305)이 인접하게 배치된다. 이들 영역들은 통상적인 CVD 방법을 이용하여 증착된다. 다음에 유전체 중간층(306)은 강유전성 트랜지스터(300)의 소스 영역(302)과 드레인 영역(303)사이의 채널 영역(307)위에 증착되며, 실리콘 산화물로 이루어진다. 유전체 중간층(306)은 다른 유전체, 예를 들어 Al2O3, CeO2또는ZrO2로 구성될 수 있는데, 이는 예를 들어 CVD 방법에 의하여 부착된다.
다음에 SBT(SrBi2Ta2O9) 또는 PZT((PbZr)TiO3)를 포함하는 강유전체층(308)은 예를 들어 CVD 방법에 의하여 부착된다.
원하는 층 특성을 형성하기 위한 이들 두 개의 층(306, 308)의 열처리는 순차적으로 수행된다. 즉 각각의 개별 층을 증착한 후에 수행된다. 그러나, 선택적으로 필요하다면, 두 층(306, 308)의 증착 후에 개별 층이 증착될 수 있다.
다음에 유전체 중간층(306) 및 강유전체층(308)은 에칭 공정에 의하여 구조화된다.
금속 게이트 전극(309)이 이용될 경우, 이는 스퍼터링 방법에 의하여 형성되며 에칭 공정에 의하여 구조화된다.
상기 금속 전극은 하드 마스크로서 이용되어 그 하부에 배치된 층을 구조화하도록 한다.
소스 영역(302) 및 드레인 영역(303)은 게이트 스택을 형성하도록 자기 정렬 방식으로 주입될 수 있다.
강유전체 게이트 스택의 형성 전후의 나머지 공정 단계는 표준 CMOS 제조 방법과 유사하게 수행된다.
또한, 강유전성 트랜지스터(300)는 콘택(310, 311, 312)을 가지며, 이들 콘택들은 상응하는 방식으로 소스(302), 드레인(303) 및 게이트 전극(309)에 연결된다.
또한, 강유전성 트랜지스터(300)는 실리콘 평탄면(313)을 가진다.
제 1강유전성 트랜지스터(105)에 대하여 상태를 판독하고 저장하는 것은 도 4 및 1b를 참조로 이하에서 상세히 설명된다.
제 1단계(단계 401)에서, 저장 전압VPP(실시예에서 VPP=5V)은 제 1워드 라인(109)에 인가되어 제 1상태를 저장하도록 한다.
전압VPP/2 또는 VPP/3은 각각의 다른 강유전성 트랜지스터의 게이트를 통하여 선택되지 않은 제 2워드 라인(110), 선택되지 않은 비트 라인(113) 및 선택되지 않은 제 4비트 라인(114)에 인가된다.
0 V의 전압이 제 1비트 라인(111) 및 제 2비트 라인(112)에 인가된다.
저장 전압 VPP의 인가와 동시에, 드레인-기판 전압 VDS(VDS= +3.3V)가 다른 강유전성 트랜지스터(106, 107, 108)에 인가되어 이들이 부정확한 상태로 변경되지 않도록 한다(단계 402). 선택적인 실시예에서, 드레인-기판 전압 VDS= +3.3V는 메모리 매트릭스(100)내의 모든 강유전성 트랜지스터에 영구적으로 인가될 수 있다. 드레인-기판 전압 VDS= +3.3V의 인가는 도 1a에서 각각의 강유전성 트랜지스터(105, 106, 107, 108)의 기판에 전압 소스(128, 129, 130, 131)에 의하여 설명된다.
다른 단계(단계 403)에서, 제 1강유전성 트랜지스터(105)의 상태는 제 1워드 라인(109)에 판독 전압 Vrr(= 2.6V)를 인가하고 제 2비트 라인(122)에 전압Vss(=0.1V)를 인가함으로써 판독된다.
판독 전압이 이보다 크게 선택된다면, 다시 한번 다른 단계(단계404)에서, 다른 강유전성 트랜지스터(106, 107, 108)의 드레인-기판 전압 VDS는 판독 프로세스와 동시에 VDS= +3.3V의 값으로 인가되어 다른 강유전성 트랜지스터(106, 107, 108)를 보호할 수 있다. 전술한 바와 같이, 선택적인 실시예에서, 드레인-기판 전압 VDS= +3.3V는 메모리 매트릭스(100)의 모든 강유전성 트랜지스터에 영구적으로 인가될 수 있다.
제 1강유전성 트랜지스터(105)에서 제 1상태의 소거(이는 또한 제 1강유전성 트랜지스터(105)에 제 2상태의 저장으로서 간주될 수 있음)는 제 1비트 라인(111) 및 제 2비트 라인(112)에 저장 전압VPP를 인가함으로써 수행된다.
이 경우, 0 V의 전압이 제 1워드 라인(109)에 인가된다. 바람직한 일정 드레인-기판 전압 VDS= +3.3V는 다시 한번 인가되어 다른 강유전성 트랜지스터(106, 107, 108)를 보호하도록 한다.
제 1강유전성 트랜지스터(105)에 제 1상태를 저장하고(150), 제 1강유전성 트랜지스터(105)에 제 2상태를 저장하고(151) 그리고 제 1강유전성 트랜지스터(105)로부터 상태를 판독하기(152) 위한 여러 가지 인가 전압이 도 1b에 테이블 형태로 도시된다.
적절한 드레인-기판 전압을 인가함으로써 얻어지는 강유전성 트랜지스터의임계 전압에서의 증가는 도 5 및 도 6을 참조로 설명된다.
도 5는 강유전성 트랜지스터의 게이트에서 게이트 전압(502)에 따른 강유전성 편파(501)의 프로필(500)을 도시하며, 여기서 실시예에 따라 다른 강유전성 트랜지스터(106, 107, 108) 또는 메모리 매트릭스(100)내의 모든 강유전성 트랜지스터에 임시적으로 또는 영구적으로 드레인-기판 전압을 인가함으로써 강유전성 트랜지스터 임계 전압이 증가된다.
이에 따른 히스테리시스 루프(503)는 두 개의 평탄부분(504, 505)을 가진다. 간섭 전압 때문에, 다른 강유전성 트랜지스터(106, 107, 108)상의 게이트 전압VGS가 증가되면(다른 강유전성 트랜지스터(106, 107, 108)는 히스테리시스 루프(503)에서 제 1구분가능 편파 상태(506)제 1상태에 있음), 드레인-기판 전압이 충분히 높은 경우, 간섭 전압의 인가에 의하여 히스테리시스 루프(503)에서 제 1평탄부분(504)내의 편파 상태만이 제 2구분가능 편파 상태(507)로 심볼화되는 것으로 간주된다.
각각의 강유전성 트랜지스터가 제 2상태에 있고(히스테리시스 루프(503)에서 제 3구분가능 편파 상태(508)에 의하여 표시되는 것처럼), 간섭 전압이 인가되면, 다시 한번, 충분히 높은 드레인-기판 전압이 인가되고 제 2평탄부분(505)이 충분히 클 경우, 제 2평탄부분(505)내에 위치한 하나의 상태만이 고려되며, 이는 제 4구분가능 편파 상태(509)로 심볼화된다.
도 6으로부터 알 수 있는 바와 같이, 제 2구분가능 편파 상태(507) 및 제 4구분가능 편파 상태(509)는 게이트 전압VGS에 따라 드레인-소스 전류IDS의 상이한 출력 특성(601, 602)을 기초로 서로 구분될 수 있는데, 이는 제 1출력 특성(601)은 제 2구분가능 편파 상태(507)에 대한 것이고 제 2출력 상태(602)는 제 4구분가능 편파 상태(509)에 관한 것이기 때문이다.
따라서, 간섭 전압의 결과로서 발생된 제 2구분가능 편파 상태(507)는 간섭 전압 때문에 발생될 수 있는 제 4구분가능 편파 상태(509)와 전기적으로 구분될 수 있다.
따라서 본 발명에서는 드레인-기판 전압의 인가에 의하여 평탄부분이 히스테리시스 루프에 형성되도록 대응하는 강유전성 트랜지스터의 히스테리시스 루프를 변경시켜서, 서로 전기적으로 구분될 수 없는 불확정 편파 상태가 형성되는 것을 방지한다.
상기에서 설명된 실시예에 대한 다수의 변형은 있을 수 있다.
본 발명은 상기 특정한 형태의 메모리 매트릭스에 한정되는 것이 아니며, 특히 4개의 메모리 셀을 가진 메모리 매트릭스에 한정되는 것은 아니다. 본 발명은 모든 원하는 구성을 가진 메모리 매트릭스 및 모든 원하는 수의 메모리 셀, 즉 메모리 셀로서 강유전성 트랜지스터를 가진 메모리 매트릭스에 이용될 수 있다.
또한, 메모리 셀은 다수의 트랜지스터, 특히 다수의 강유전성 트랜지스터를 가질 수 있다.
본 발명은 메모리 매트릭스의 다른 메모리 셀의 다른 강유전성 트랜지스터가 하나의 강유전성 트랜지스터를 판독하거나 저장하는 프로세스에 의하여 구분불가능편파 상태로 변경되는 것을 방지한다.

Claims (8)

  1. 다른 강유전성 트랜지스터를 가진 다수의 다른 메모리 셀을 가진 메모리 매트릭스에 배열된 메모리 셀에서 강유전성 트랜지스터로부터 상태를 판독하고 강유전성 트랜지스터에 상태를 저장하는 방법에 있어서,
    상기 상태는 상기 강유전성 트랜지스터로부터 판독되거나 또는 상기 강유전성 트랜지스터에 저장되며,
    상기 메모리 매트릭스내의 다른 강유전성 트랜지스터의 임계 전압은 상기 메모리 매트릭스내의 다른 강유전성 트랜지스터에 드레인-기판 전압을 인가함으로써 증가되는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 상태는 상태를 판독하거나 저장하기 위하여 상기 강유전성 트랜지스터의 게이트 전극에 인가된 판독/저장 전압에 의하여 상기 강유전성 트랜지스터로부터 판독되거나 또는 상기 강유전성 트랜지스터에 저장되는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서, 상기 메모리 매트릭스내의 적어도 하나의 메모리 셀에 다수의 트랜지스터가 이용되는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서, 약 ±3.3볼트의 전압이 드레인-기판 전압으로서 이용되는것을 특징으로 하는 방법.
  5. 메모리 매트릭스에 있어서,
    적어도 일부는 적어도 하나의 강유전성 트랜지스터를 가지며 서로 연결되어 있는 다수의 메모리 셀; 및
    메모리 매트릭스내의 메모리 셀의 강유전성 트랜지스터에 대하여 상태를 판독하거나 저장하는 프로세스를 제어하는 판독/저장 제어 장치를 포함하며,
    상기 판독/저장 제어 장치는 상기 상태가 상기 강유전성 트랜지스터로부터 판독되거나 상기 강유전성 트랜지스터에 저장되도록 설정되며,
    상기 메모리 매트릭스내의 다른 강유전성 트랜지스터의 임계 전압은 메모리 매트릭스내의 다른 강유전성 트랜지스터에 드레인-기판 전압을 인가함으로써 증가되는 것을 특징으로 하는 메모리 매트릭스.
  6. 제 5항에 있어서, 상기 판독/저장 제어 장치는 상태를 판독하거나 저장하기 위하여 판독/저장 전압이 상기 강유전성 트랜지스터의 게이트 전극에 인가되도록 설정되는 것을 특징으로 하는 메모리 매트릭스.
  7. 제 5항에 있어서, 상기 메모리 매트릭스내의 적어도 하나의 메모리 셀은 다수의 트랜지스터를 가지는 것을 특징으로 하는 메모리 매트릭스.
  8. 제 5항에 있어서, 상기 판독/저장 제어 장치는 약 ±3.3볼트의 전압이 드레인-기판 전압으로서 이용되도록 설정되는 것을 특징으로 하는 메모리 매트릭스.
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