KR100559009B1 - 메모리 셀의 강유전성 트랜지스터에 대한 상태 판독 및 저장 방법과, 메모리 행렬 - Google Patents

메모리 셀의 강유전성 트랜지스터에 대한 상태 판독 및 저장 방법과, 메모리 행렬 Download PDF

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Abstract

소정의 상태는 강유전성 트랜지스터로부터 판독되거나 강유전성 트랜지스터 내에 저장된다. 해당 상태의 판독 또는 저장 동안에, 메모리 행렬 내의 적어도 하나의 다른 강유전성 트랜지스터는, 이러한 다른 강유전성 트랜지스터가 그의 공핍 영역(depletion region)에서 작동하는 방식으로 구동된다.

Description

메모리 셀의 강유전성 트랜지스터에 대한 상태 판독 및 저장 방법과, 메모리 행렬{METHOD FOR READING OUT OR IN A STATUS FROM OR TO A FERROELECTRICAL TRANSISTOR OF A MEMORY CELL AND MEMORY MATRIX}
본 발명은 메모리 셀의 강유전성 트랜지스터로부터 상태를 판독하고, 강유전성 트랜지스터에 상태를 저장하는 방법 및 메모리 행렬에 관한 것이다.
이러한 방법 및 이러한 메모리 행렬은 참고 문헌[1]에 개시되어 있다.
참고 문헌[1]에서 개시되어 있는 메모리 행렬은 각각 정사각형 행렬의 형태로 서로 접속되는 강유전성 트랜지스터를 갖는 다수의 메모리 셀을 구비한다. 또한, 메모리 행렬은 판독/저장 제어 장치를 구비하는데, 이는 메모리 행렬 내의 메모리 셀의 강유전성 트랜지스터의 상태를 저장하는 데 이용되거나, 메모리 셀의 해당 강유전성 트랜지스터의 현재 상태를 판독하기 위해 사용될 수 있다.
참고 문헌[1]에서 개시되는 절차에 따르면, 메모리 행렬의 메모리 셀의 강유전성 트랜지스터의 상태가 저장, 소거(erased) 또는 판독된다면, 해당 판독/저장 전압이 해당 워드 라인 및 비트 라인에 인가된다. 요구되는 판독/저장 전압의 인가는, 메모리 행렬 내에서 인접하게 배치되고 그 상태가 저장되거나 판독되도록 의도된 강유전성 트랜지스터에 접속된 다른 강유전성 트랜지스터에도 영향을 준다. 이러한 방법에서는, 메모리 행렬 중 하나의 강유전성 트랜지스터의 상태를 판독 또는 저장한 결과로서, 메모리 행렬의 다른 강유전성 트랜지스터의 상태가 잘못하여 즉, 비의도적으로 변경되는 일이 발생할 수 있다.
참고 문헌[1]에서 개시되어 있는 바와 같이, Vpp/Vrr의 판독/저장 전압은 상태가 판독되거나 저장되도록 의도된 강유전성 트랜지스터에 존재한다. 이 경우에, 상기 강유전성 트랜지스터에 접속되어 있는 인접한 다른 강유전성 트랜지스터에 대략 ±Vpp/2 또는 ±Vpp/3의 간섭 전압이 존재하고, 해당하는 다른 강유전성 트랜지스터의 상태는 상기 간섭 전압에 의해 잘못 변경될 수 있다.
이러한 문제 분야는 도 2를 참조하여 이하에서 설명될 것이다.
도 2는 인가된 게이트 전압 VGS(202)의 함수로서 강유전성 트랜지스터의 게이트에서 강유전성 분극(201)의 프로파일에 대한 다이어그램(200)을 도시한다. 다이어그램(200)에서, 게이트 전압(202)은 볼트([V])로 표시되고, 강유전성 분극(201)은 coulomb/m2(C/m2])로 표시된다.
게이트 전압 VGS(202)의 함수로서의 강유전성 분극(201)의 프로파일은 히스테리시스 루프(hysteresis loop)(203)로 설명된다. 도 2에서 확인되는 바와 같이, 통상적인 강유전성 트랜지스터는 2개의 안정한 분극 상태인, 제 1 안정 분극 상태(204)와 제 2 안정 분극 상태(205)를 갖는다. 인가된 게이트 전압 VGS의 변동에 의한 결과로서, 특히, 앞서 설명된 VPP/2 또는 VPP/3의 "간섭 전압"의 결과로서, 강유전성 트랜지스터의 상태는 히스테리시스 루프(203)를 따라서 전기적 비식별 가능 분극 상태, 즉 제 1 비식별 가능 분극 상태(206) 및 제 2 비식별 가능 분극 상태(207)로 전이될 수 있다.
간단한 방식으로 제 1 식별 가능 분극 상태(204)와 제 2 식별 가능 분극 상태(205)를 전기적으로 구별할 수 있는 것에 의해 2개의 서로 다른 상태가 메모리 행렬 내의 강유전성 트랜지스터에 의해 구현 및 식별될 수 있으나, 이러한 전기적 식별 가능성은 비식별 가능 분극 상태(206, 207)의 경우에 보장되지 않는다.
결과적으로, 이러한 간섭 전압의 결과로서, 메모리 행렬 내에서 인접하는 다른 강유전성 트랜지스터 내에 저장된 상태는 변경되거나 적어도 미정의(undefined)될 수 있고, 다시 말해서, 확실하게 판독되지 않을 수 있는, 즉 전기적으로 구별되지 않을 수 있는 대응하는 인접한 강유전성 트랜지스터 내에 형성된다.
다른 강유전성 트랜지스터 및 그 제조 방법은 참고 문헌[2]에 개시되어 있다.
참고 문헌[3]은 강유전성 DRAM 메모리에 관해 개시하는데 각각의 메모리 셀은 그 제각기의 메모리 소자로서 강유전성 전계 효과 트랜지스터를 구비한다. 또한, 강유전성 DRAM 메모리는 제각기의 강유전성 전계 효과 트랜지스터의 소스/드레인 전도도를 검출함으로써 제각기의 메모리 셀 내에 저장되는 데이터를 판독하는 역할과, 강유전성 전계 효과 트랜지스터 내에 저장되는 데이터를 리프레싱(refreshing)하는 역할을 하는 메모리 셀에 결합된 판독 및 리프레시 회로(read and refresh circuit)를 포함한다.
발명의 개요
결과적으로, 본 발명은 메모리 셀의 강유전성 트랜지스터로부터 상태를 판독하거나 메모리 셀의 강유전성 트랜지스터 내에 상태를 저장하는 문제에 기반을 두고 있는데, 이 메모리 셀은 다른 강유전성 트랜지스터를 갖는 복수의 다른 메모리 셀과 함께 메모리 행렬로 배열되는데, 이는 메모리 행렬의 다른 메모리 셀 내의 다른 강유전성 트랜지스터가 강유전성 트랜지스터의 판독 또는 저장의 결과로서 비식별 가능 분극 상태로 전이되는 것을 회피하기 위한 것이다.
이 문제는 메모리 셀의 강유전성 트랜지스터에 대한 상태 판독 또는 상태 저장 방법과, 본 발명의 독립 청구항에 따른 특징을 갖는 메모리 행렬에 의해서 해결된다.
다른 강유전성 트랜지스터를 구비하는 복수 개의 다른 메모리 셀과 함께 메모리 행렬로 배열되는 메모리 셀의 강유전성 트랜지스터에서 상태를 판독하거나 메모리 셀의 강유전성 트랜지스터에 상태를 저장하는 방법에 있어서, 이러한 상태는 강유전성 트랜지스터로부터 판독되거나 강유전성 트랜지스터에 저장된다. 적어도 하나의 다른 강유전성 트랜지스터는 상태의 판독 또는 저장 동안에 다른 강유전성 트랜지스터가 그의 공핍 영역(depletion region) 내에서 작동하는 방식으로 구동된다.
메모리 행렬은 서로에 대해 접속되는 복수의 메모리 셀을 구비하는데, 이러한 메모리 셀 중 적어도 일부는 적어도 하나의 강유전성 트랜지스터를 구비한다. 또한, 판독/저장 제어 장치가 메모리 행렬 내에 제공되는데, 이 장치는 메모리 행렬의 메모리 셀의 강유전성 트랜지스터에 대한 상태의 판독 또는 저장을 제어한다. 판독/저장 제어 장치는 상태가 강유전성 트랜지스터로부터 판독되거나 강유전성 트랜지스터에 저장되는 방식으로 설정된다. 또한, 판독/저장 제어 장치는 상태의 판독 또는 저장 동안에 메모리 행렬 내의 적어도 하나의 다른 강유전성 트랜지스터가 구동되어, 다른 강유전성 트랜지스터가 그의 공핍 영역 내에서 작동되게 하는 방식으로 설정된다.
본 발명은 메모리 셀 내의 강유전성 트랜지스터를 프로그래밍하기 위해 상기 트랜지스터가 그의 반전 영역(inversion region)으로 형성되어야 한다는 것이 인식되어 왔다는 사실로부터 명확히 이해될 수 있다. 그러나, 인접한 메모리 셀의 인접한 강유전성 트랜지스터는 비의도적으로 프로그래밍되지 않아야 하므로, 이들이 그 제각기의 반전 영역으로 형성되지 않아야 한다. 본 발명에 따르면, 이러한 것은 메모리 행렬 내의 적어도 하나의 다른 강유전성 트랜지스터 또는 메모리 행렬 내의 모든 다른 강유전성 트랜지스터가, 강유전성 트랜지스터로부터 상태를 판독하는 동안 또는 강유전성 트랜지스터에 상태를 저장하는 동안에 제각기의 공핍 영역 내에서 작동한다는 것에 의해 보장된다.
종래의 기술에 비해, 본 발명은 메모리 행렬 내의 강유전성 트랜지스터의 프로그래밍 기법이, 다른 강유전성 트랜지스터의 게이트-벌크(gate-bulk) 전압(이하에서는 게이트-기판 전압으로도 지칭됨)을 참고 문헌[1]의 프로그래밍 기법의 경우에서 요구되는 것과 같이, Vpp/2 또는 Vpp/3으로 제한하지 않는 것을 처음부터 가능하게 한다.
결과적으로, 참고 문헌[1]에서 개시되는 절차와는 대조적으로, 메모리 행렬 내의 다른 강유전성 트랜지스터 내의 벌크 전위가 일정하게 유지될 수 있다.
본 발명에 따르면, 이 경우에 전체 벌크 물질이 전하 반전의 영향을 받을 필요가 없기 때문에, 프로그래밍을 위해 요구되는 전기 전하와, 메모리 행렬 내의 강유전성 트랜지스터를 프로그래밍하기 위해 요구되는 시간이 모두 상당히 감소된다.
따라서, 본 발명에 따르면 강유전성 트랜지스터로부터 형성되는 메모리의 방해 작용이, 강유전성 트랜지스터로부터의 상태 판독 또는 강유전성 트랜지스터에의 상태 저장 동안에 다른 강유전성 트랜지스터에 인가되는 게이트-소스 전압의 적절한 선택에 의해 결정적으로 영향을 받는다는 것이 명확히 인식된다.
본 발명의 바람직한 전개는 종속항에 나타나 있다.
이하에서 설명되는 구성은 판독/저장 제어 장치의 작동 방법 및 구성에 관한 것으로서, 이러한 경우에 대응하는 전개에 따르면, 판독/저장 제어 장치는 각각의 경우에 대응하는 전개가 실현되는 방식으로 설정된다.
판독/저장 제어 장치의 대응하는 구성은 판독/저장 제어 장치의 메모리 내에 제공되고 프로세서에 의해 실행되는 컴퓨터 프로그램에 의해 소프트웨어로 구현되거나, 전자 전용 회로에 의해 하드웨어로 구현될 수 있다.
본 발명의 바람직한 구성에서, 상태를 판독하거나 저장하기 위해 판독/저장 전압이 강유전성 트랜지스터의 게이트 전극에 인가되는 것에 의해, 강유전성 트랜지스터로부터 상태를 판독하거나 강유전성 트랜지스터 내에 상태를 저장할 수 있다.
복수의 트랜지스터, 특히, 복수의 강유전성 트랜지스터가 메모리 행렬의 메모리 셀 내에서 사용될 수 있다.
특정 방법에 따라 제조된 강유전성 트랜지스터가 다른 예시적인 실시예에서 사용되었다고 할지라도, 본 발명의 범주 내에서 임의의 다른 강유전성 트랜지스터를 다른 실시예에서 사용할 수 있다.
따라서, 강유전성 트랜지스터의 (특히, 대략 3nm 내지 25nm 사이의 두께를 갖는) 유전체 중간층을 위해 서로 다른 재료 예를 들면, 세륨 산화물(CeO2), 하프늄 산화물(HfO2), 프라세오디뮴(praseodymium) 산화물(Pr2O3), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 탄탈 산화물(TaO2) 또는 디알루미늄(dialuminum) 산화물(Al2O3)을 포함하는 재료를 이용할 수 있다.
예로서, BMF(BaMgF4), PZT((PbZr)TiO3) 또는 SBT(SrBi2Ta2O9)를 강유전성 층으로서 사용할 수 있다. 강유전성 층은 대략 30nm 내지 300nm 사이의 두께를 갖는다.
또한, 본 발명이 다른 예시적인 실시예에서 n-채널 강유전성 트랜지스터를 이용하여 명확히 설명되었다고 할지라도, 본 발명은 p-채널 강유전성 트랜지스터와 관련하여 이용될 수도 있다. 이 경우에는, 단지 대응하여 인가될 전압의 극성을 반전하기만 하면 된다.
또한, 앞서 설명된 물질 중에 하나 이상을 갖는 복수의 전기 중간층을 강유전성 트랜지스터에 제공할 수 있다.
일반적으로, 가능한 최대 유전 상수 및 높은 밴드 갭(band gap)을 갖는 어떠한 절연체도 강유전성 트랜지스터의 전기 중간층용으로 이용될 수 있다.
방해 중간층(disturbing intermediate layers)의 형성이 예를 들면, 강유전성 층의 에피택셜 성장에 의해 회피될 수 있다면 강유전성 층은 기판 상에 직접적으로 증착될 수도 있다.
이와 관련하여, 본 발명은 예시적인 실시예에서 설명된 강유전성 트랜지스터의 구조로 한정되지 않고, 예를 들면 참고 문헌[1] 또는 참고 문헌[2]에서 설명되는 강유전성 트랜지스터의 구조도 본 발명의 범주 내에서 용이하게 이용될 수 있다는 것을 유의해야 한다.
메모리 행렬 내의 다른 강유전성 트랜지스터 또는 복수의 다른 강유전성 트랜지스터는, 다른 강유전성 트랜지스터에 존재하는 게이트-소스 전압이 그 제각기의 임계 전압보다 작은 방식으로 다른 강유전성 트랜지스터가 구동되는 것에 의해, 강유전성 트랜지스터로부터의 상태 판독 또는 강유전성 트랜지스터에의 상태 저장 동안에 그 공핍 영역 내에서 작동할 수 있다.
다른 강유전성 트랜지스터(들)의 이러한 구동은, 강유전성 트랜지스터 자체의 영구적인 특성을 변경하지 않으므로, 매우 간단하고 따라서 매우 비용 효율적일 수 있다.
또한, 다른 강유전성 트랜지스터(들)은 다른 강유전성 트랜지스터(들)이 다음 식,
Figure 112003022163922-pct00001
이 참(TRUE)이 되게 하는 방식으로 구동되는 것에 의해 제각기의 공핍 영역 내에서 작동할 수 있는데,
여기에서, VFB는 다른 강유전성 트랜지스터의 플랫-밴드 전압(flat-band voltage)을 나타내고,
VGS는 다른 강유전성 트랜지스터의 게이트-소스 전압을 나타내며,
Vth는 다른 강유전성 트랜지스터의 임계 전압을 나타내고,
F(PFE)는 다른 강유전성 트랜지스터의 강유전성 분극 PFE의 함수를 나타낸다.
본 발명의 또 다른 전개에 따르면, 다른 강유전성 트랜지스터(들)는 제각기의 다른 강유전성 트랜지스터 내에서 인가된 게이트 전압이 제각기 인가된 소스 전압 및 인가된 드레인 전압과 같게 하는 방식으로 구동된다.
이는 제각기의 다른 강유전성 트랜지스터의 게이트-소스 전압이 다른 강유전성 트랜지스터의 게이트-드레인 전압과 같고, 즉 0볼트값을 갖게 하고, 이는 제각기의 다른 강유전성 트랜지스터에서 존재하는 게이트-소스 전압이 항상 그 임계 전압보다 작다는 것을 의미한다.
본 발명의 실시예는 도면에서 도시되며, 이하에서 더 상세히 설명되어 있다.
도 1a 내지 도 1d는 강유전성 트랜지스터를 각각 구비하는 네 개의 메모리 셀을 갖는 메모리 행렬(도 1a)과, 선택된 메모리 셀의 게이트에 인가되는 전기 전압의 전압 프로파일(도 1b)과, 선택된 메모리 셀의 소스에 인가되는 전기 전압의 전압 프로파일(도 1c)과, 선택된 강유전성 트랜지스터의 분극의 프로파일을 그것에 인가되는 게이트-벌크 전압의 함수로서 도시하는 다이어그램(도 1d),
도 2는 종래 기술에 따라 강유전성 트랜지스터로부터 상태를 판독하거나 강유전성 트랜지스터에 상태를 저장하는 동안에 존재하는 게이트 전압의 함수로서 통상적인 강유전성 트랜지스터의 게이트에서의 강유전성 분극의 프로파일을 도시하는 다이어그램,
도 3은 본 발명의 예시적인 실시예에 따른 강유전성 트랜지스터를 도시하는 도면,
도 4는 본 발명의 예시적인 실시예에 따른 강유전성 트랜지스터로부터의 상태 판독 또는 강유전성 트랜지스터에의 상태 저장을 위한 개별적인 단계를 도시하는 흐름도,
도 5는 강유전성 트랜지스터에서 존재하는 게이트-벌크 전압의 함수로서 게이트 전하의 프로파일을 도시하는 다이어그램,
도 6a 내지 6c는 다른 선택되지 않은 메모리 셀의 게이트에 인가된 전기 전압의 전압 프로파일(도 6a)과, 다른 선택되지 않은 메모리 셀의 소스에 인가된 전기 전압의 전압 프로파일(도 6b)과, 선택되지 않은 강유전성 트랜지스터의 분극의 프로파일을 해당 강유전성 트랜지스터에 인가되는 게이트-벌크 전압의 함수로서 도시하는 다이어그램(도 6c).
도면의 주요 부분에 대한 부호의 설명
100 : 메모리 행렬 101 : 메모리 셀
102 : 메모리 셀 103 : 메모리 셀
104 : 메모리 셀 105 : 제 1 강유전성 트랜지스터
106 : 제 2 강유전성 트랜지스터 107 : 제 3 강유전성 트랜지스터
108 : 제 4 강유전성 트랜지스터 109 : 제 1 워드 라인
110 : 제 2 워드 라인 111 : 제 1 비트 라인
112 : 제 2 비트 라인 113 : 제 3 비트 라인
114 : 제 4 비트 라인
115 : 제 1 강유전성 트랜지스터의 게이트
116 : 제 2 강유전성 트랜지스터의 게이트
117 : 제 3 강유전성 트랜지스터의 게이트
118 : 제 4 강유전성 트랜지스터의 게이트
119 : 제 1 강유전성 트랜지스터의 소스
120 : 제 3 강유전성 트랜지스터의 소스
121 : 제 1 강유전성 트랜지스터의 드레인
122 : 제 3 강유전성 트랜지스터의 드레인
123 : 제 2 강유전성 트랜지스터의 소스
124 : 제 4 강유전성 트랜지스터의 소스
125 : 제 2 강유전성 트랜지스터의 드레인
126 : 제 4 강유전성 트랜지스터의 드레인
127 : 판독/저장 제어 장치
128 : 제 1 강유전성 트랜지스터의 벌크 단자
129 : 제 2 강유전성 트랜지스터의 벌크 단자
130 : 제 3 강유전성 트랜지스터의 벌크 단자
131 : 제 4 강유전성 트랜지스터의 벌크 단자
132 : 전기선 133 : 전기선
140 : 제 1 전압 다이어그램 141 : 전압 프로파일
142 : 전기 전압 143 : 시간
144 : 프로그래밍 영역 150 : 제 2 전압 다이어그램
151 : 전압 프로파일 152 : 전기 전압
153 : 시간 160 : 분극 다이어그램
161 : 분극 162 : 게이트-기판 전압
163 : 분극 프로파일 164 : 초기 상태
165 : 최종 상태 166 : 히스테리시스 곡선
167 : 화살표 168 : 제 1 고원 영역
169 : 제 2 고원 영역
200 : 상기 게이트 전압의 함수로서 나타낸
강유전성 트랜지스터의 게이트에서의 강유전성 분극의 프로파일
201 : 강유전성 트랜지스터의 게이트에서의 강유전성 분극
202 : 게이트 전압 203 : 히스테리시스 루프
204 : 제 1 식별 가능 분극 상태 205 : 제 2 식별 가능 분극 상태
206 : 제 1 비식별 가능 분극 상태 207 : 제 2 비식별 가능 분극 상태
300 : 강유전성 트랜지스터 301 : 기판
302 : 소스 영역 303 : 드레인 영역
304 : 실리콘 산화물 영역 305 : 실리콘 산화물 영역
306 : 유전체 중간층 307 : 채널 영역
308 : 강유전성 층 309 : 금속 게이트 전극
310 : 컨택트 311 : 컨택트
312 : 컨택트 313 : 보호층
401 : 제 1 워드 라인에 대한 저장 전압의 인가
402 : 제 1 워드 라인에 대한 저장 전압의 인가
403 : 다른 강유전성 트랜지스터에 대한 드레인 전압 및 소스 전압의 인가
500 : 전하 다이어그램 501 : 게이트 전하 곡선
502 : 게이트 전하 503 : 게이트-기판 전압
504 : 강유전성 트랜지스터의 축적 영역
505 : 강유전성 트랜지스터의 공핍 영역
506 : 강유전성 트랜지스터의 변환 영역
600 : 다이어그램 601 : 전기 전압
602 : 시간 603 : 전압 프로파일
604 : 프로그래밍 영역 610 : 다이어그램
611 : 전압 프로파일 612 : 전기 전압
613 : 시간 620 : 분극 다이어그램
621 : 분극 622 : 게이트 기판 전압
623 : 제 2 고원 영역 624 : 초기 상태
625 : 최종 상태 626 : 히스테리시스 루프
627 : 화살표
도 1a는 네 개의 메모리 셀(101,102,103,104)을 갖는 메모리 행렬(100)을 도시한다.
각 메모리 셀(101,102,103,104)은 강유전성 트랜지스터(105,106,107,108)를 구비한다.
또한, 메모리 행렬(100)은 제 1 워드 라인(109) 및 제 2 워드 라인(110)을 구비한다.
또, 메모리 행렬(100)은 제 1 비트 라인(111), 제 2 비트 라인(112), 제 3 비트 라인(113) 및 제 4 비트 라인(114)을 구비한다.
제 1 강유전성 트랜지스터(105)의 게이트(115) 및 제 2 강유전성 트랜지스터(106)의 게이트(116)는 제 1 워드 라인(109)에 결합된다.
제 3 강유전성 트랜지스터(107)의 게이트(117) 및 제 4 강유전성 트랜지스터(108)의 게이트(118)는 제 2 워드 라인(110)에 결합된다.
제 1 강유전성 트랜지스터(105)의 소스(119) 및 제 3 강유전성 트랜지스터(107)의 소스(120)는 제 1 비트 라인(111)에 결합된다.
제 1 강유전성 트랜지스터의(105)의 드레인(121) 및 제 3 강유전성 트랜지스터(107)의 드레인(122)은 제 2 비트 라인(112)에 접속된다.
제 2 강유전성 트랜지스터(106)의 소스(123) 및 제 4 강유전성 트랜지스터(108)의 소스(124)는 제 3 비트 라인(113)에 접속된다.
제 2 강유전성 트랜지스터(106)의 드레인(125) 및 제 4 강유전성 트랜지스터(108)의 드레인(126)은 제 4 비트 라인(114)에 접속된다.
워드 라인(109,110) 및 비트 라인(111,112,113,114)은 판독/저장 제어 장치(127)에 접속된다.
또한, 제 1 강유전성 트랜지스터(105) 및 제 2 강유전성 트랜지스터(106)의 벌크 단자(128,129)는 다른 전기선(132)을 통해 서로 결합된다.
또한, 제 3 강유전성 트랜지스터(107) 및 제 4 강유전성 트랜지스터(108)의 벌크 단자(130,131)는 다른 전기선(133)을 통해 서로 결합된다.
메모리 행렬(100) 내의 강유전성 트랜지스터에 대한 상태의 저장 및 메모리 행렬(100) 내의 강유전성 트랜지스터에 대한 상태의 판독은, 이하에서 보다 상세하게 설명되는 바와 같이 판독/저장 제어 장치(127)를 이용하여 대응하는 워드 라인(109,110) 및/또는 대응하는 비트 라인(111,112,113,114)에 대해 서로 다른 전압을 인가하는 것에 의해 제어된다.
도 3은 메모리 행렬(100) 내에서 제 1 강유전성 트랜지스터(105)로서, 제 2 강유전성 트랜지스터(106)로서, 제 3 강유전성 트랜지스터(107)로서, 또한 제 4 강유전성 트랜지스터(108)로서 제공되는 강유전성 트랜지스터(300)를 도시한다.
강유전성 트랜지스터(300)는 실리콘으로 이루어진 p-도핑된 기판(301)과, 소스 영역(302) 및 드레인 영역(303)을 갖고, 그에 인접하게 두 개의 실리콘 산화물 영역(304,305)이 배치된다. 이 영역은 통상적인 CVD 방법에 의해 증착된다. 그 후에, 실리콘 산화물로 이루어진 유전체 중간층(306)은 강유전성 트랜지스터(300)의 소스 영역(302)과 드레인 영역(303) 사이의 채널 영역(307) 위에 증착된다. 이와 다르게, 유전체 중간층(306)은 다른 유전체 예컨대, CVD 방법에 의해 도포된 예를 들면, Al2O3, CEO2, ZrO2, HfO2 또는 Pr2O3 등과 같은 다른 유전체를 포함할 수 있다.
다음에 강유전성 층(308)은 예를 들면, CVD 방법에 의해 그 위에 도포되는데, 이 층은 SBT(SrBi2Ta2O9) 또는 PZT((Pb, Zr)TiO3)를 포함할 수 있다.
원하는 층 특성을 설정하기 위해 이 두 개의 층(306,308)을 순차적으로, 다시 말해서, 각각의 개별 층의 증착 이후에 순서대로 템퍼링(tmpering)을 실행할 수도 있지만, 원한다면 층(306,308)을 모두 증착한 이후에 하나의 단계로도 실행될 수 있다.
유전체 중간층(306) 및 강유전성 층(308)은 그 후 에칭 프로세스에 의해 패터닝된다.
금속 게이트 전극(309)을 이용한다면, 이것은 스퍼터링 방법에 의해 생성되고, 이후에 에칭 프로세스에 의해 패터닝된다.
금속 전극은 그 아래에 놓인 층의 패터닝에 있어서 하드 마스크(hard mask)로서 사용될 수 있다.
소스 영역(302) 및 드레인 영역(303)의 주입은 게이트 스택(gate stack)에 대한 자기 정렬(self-aligned) 방식으로 실행될 수 있다.
강유전성 게이트 스택의 제조 이전 및 이후에 남아 있는 공정은 표준 CMOS 제조 방법과 동일하게 실행될 수 있다.
또한, 강유전성 트랜지스터(300)는 각각 대응하여 소스(302), 드레인(303) 및 게이트 전극(309)에 도전 접속되는 컨택트(310,311,312)를 구비한다.
또한, 강유전성 트랜지스터(300)는 실리콘 평탄층(silicon planarization layer)(313)을 구비한다.
제 1 강유전성 트랜지스터(105)에 대한 상태의 판독 및 저장은 이하에서 도 4와 도 1b, 도 1c 및 도 1d를 참조하여 보다 상세하게 설명되어 있다.
제 1 단계(단계(401))에서, 제 1 상태를 저장하기 위해 저장 전압(VPP)(예시적인 실시예에 따르면 VPP=5V임)을 제 1 워드 라인(109)에 인가한다.
게이트-소스 전압은 제각기의 다른 강유전성 트랜지스터(106,107,108)의 게이트의 양단에 인가되며, 이것은 이하에서 보다 상세히 설명되어 있다.
다시 말하자면, 이것은 이하에서 보다 상세히 설명되는 게이트 전압이 선택되지 않은 제 2 워드 라인(110)에 인가되고, 이하에서 더 상세히 설명되는 드레인 전압이 선택되지 않은 제 4 비트 라인(114)에 인가된다는 것을 의미한다.
도 1b는 제 1 전압 다이어그램(140)에서, 제 1 워드 라인(109)에 인가되는 전기 전압(142)의 전압 프로파일(141)을 초 단위의 시간(t)(143)의 함수로서 도시한다.
특히, 제 1 전압 다이어그램(140)은 제 1 강유전성 트랜지스터(105)가 프로그래밍되는 동안 즉, 전기 전압(VPP=5V)을 인가하는 것에 의해 초기 상태 "0"으로부터 최종 상태 "1"로 재프로그래밍(reprograming)되는 동안의 프로그래밍 영역(144)을 도시한다.
도 1b와 관련된 제 2 전압 다이어그램(150)(도 1c 참조)에 도시되어 있는 바와 같이, 제 2 전압 다이어그램(150)의 전압 신호 프로파일(151)로부터 알 수 있는 바와 같이 제 1 강유전성 트랜지스터(105)의 프로그래밍 동안에 0V의 전압이 제 1 비트 라인(111) 및 제 2 비트 라인(112)에 인가되고, 제 1 비트 라인(111) 및 제 2 비트 라인(112) 상에 제각기 존재하는 전기 전압(152)은 초 단위의 시간(t)(153)의 함수로서 도시되어 있다.
도 1d는 존재하는 볼트 단위의 게이트-기판 전압(VGB)(162)의 함수로서 μC/㎠ 단위의 분극(161)을 도시하는 분극 다이어그램(160)에서 선택된 제 1 강유전성 트랜지스터(105)의 분극 프로파일(163)을 도시한다.
도 1d는 제 1 워드 라인(109)에 전기 전압(VPP=5V)은 인가하는 것에 의해 제 1 강유전성 트랜지스터(105)가 초기 상태 "0"(164)으로부터 화살표(167)로 표시되는 프로파일을 따르는 히스테리시스 곡선(166)을 따라 최종 상태 "1"(165)로 전이되는 것을 도시한다.
또한, 도 1d는 히스테리시스 루프(166)에서 두 개의 고원(plateau) 영역, 즉 제 1 고원 영역(168) 및 제 2 고원 영역(169)을 도시하는데, 이들은 적어도 부분적으로는 서로에 대해 본질적으로 평행하게 연장되지만 게이트 기판 전압(162) 축을 따라서 서로에 대해 이격되어 있으며, 또한 각각은 서로 다른 분극을 가져서 실제로 두 개의 상태(164,165)를 구별할 수 있게 한다.
다시 말하자면, 이는 제 1 강유전성 전계 효과 트랜지스터(105)가 제 1 강유전성 트랜지스터(105)의 게이트와 기판 단자 사이에 전압차를 인가하는 것에 의해 프로그래밍된다는 것을 의미한다.
기판의 적절한 도핑과 제 1 강유전성 트랜지스터(105)의 적절한 게이트 산화물 캐패시턴스가 제공된다면, 예로서 도 5의 전하 다이어그램(500)에서 도시된 바와 같이, 게이트 전하 곡선(501)의 기울기는 상기 트랜지스터의 공핍 영역 내에서보다 상기 트랜지스터의 반전 영역 내에서 훨씬 더 크게 된다.
도 5는 존재하는 게이트 기판 전압(VGB)(503)의 함수로서 나타낸 게이트 전하(Qg)(502)의 프로파일, 즉 게이트 전하 프로파일(501)을 도시하는데, 이는 세 개의 영역(504,505,506)으로 분할될 수 있다.
제 1 영역(504)은 강유전성 트랜지스터의 축적 영역이라 불리며, 제 2 영역(505)은 강유전성 트랜지스터의 공핍 영역을 나타내고, 제 3 영역(506)은 상기 트랜지스터의 반전 영역을 나타낸다.
메모리 셀을 형성하는 강유전성 트랜지스터를 프로그래밍하기 위해, 강유전성 트랜지스터는 그 반전 영역(506)으로 형성된다.
해당하는 강유전성 트랜지스터에 인접한 강유전성 트랜지스터가 바람직하지 않은 방식으로 동일하게 프로그래밍되지 않게 하기 위해서, 본 발명에 따르면 인접하는 트랜지스터가 그 제각기의 반전 영역(506)으로 형성되지 않도록 보장되어야 한다.
이하에서 보다 상세하게 설명되는 바와 같이, 이는 게이트 소스 전압(VGS)의 적절한 선택에 의해 보장되는데, 이것은 또한 강유전성 트랜지스터의 제각기의 분극에 의존하는 임계 전압(Vth)보다 게이트-소스 전압(VGS)이 더 작은 방식으로, 즉, 다음 식
Figure 112005039528859-pct00002
(1)
이 참이 되게 하는 방식으로 이러한 게이트-소스 전압(VGS)이 선택되지 않은 셀 즉, 강유전성 트랜지스터(106,107,108)에 인가되는 것에 의해 보장되고,
여기에서 F(PFE)는 다른 강유전성 트랜지스터의 강유전성 분극(PFE)의 함수를 나타낸다.
도 4에서, 제 1 강유전성 트랜지스터(105)를 프로그래밍하는 단계는 다른 블록(402)으로 상징적으로 표시되어 있다.
본질적으로 동시에, 도 6b의 다이어그램(610)에서 도시된 바와 같이, 저장 전압(141)의 동일한 값의 전기 전압이 각각의 경우에 제 3 비트 라인(113) 및 제 4 비트 라인(114)에 인가되는데, 각각의 경우에서 제 3 비트 라인(113) 및 제 4 비트 라인(114)에 인가되는 전기 전압(612)의 전압 프로파일(611)은 초 단위의 시간(613)의 함수로서 도시된다.
이 구동을 도시하기 위해, 도 6a는 또 다른 다이어그램(600) 내에서, 제 1 워드 라인(109)에 인가되는 전기 전압(601)을 시간(602)의 함수로서 전압 프로파일(603)로 도시한다.
이러한 예시적인 실시예에 따르면 프로그래밍 영역(604) 내의 제 1 워드 라인(109)에 인가되는 전기 전압은, 각각의 경우에 제 3 비트 라인(113) 및 제 4 비트 라인(114)에 인가되는 전기 전압과 동일한 값을 갖는다는 것을 유의해야 한다.
도 6c는 다른 분극 다이어그램(620)에서, 도 1b 내지 도 1d에서 도시된 바와 같은 제 1 강유전성 트랜지스터(105)의 프로그래밍 동안에 제 2 강유전성 트랜지스터(106)의 분극(621)의 프로파일을 게이트 기판 전압(VGB)(622)의 함수로서 도시한다.
다른 분극 다이어그램(620)으로부터 알 수 있는 바와 같이, 제 2 고원 영역(623)의 확장은 게이트-소스 전압의 적절한 인가에 의해, 특히, 다른 강유전성 트랜지스터(106,107,108)에 인가되는 제각기의 드레인 전압 및 소스 전압을, 제각기의 프로그래밍 전압에 의존하고, 따라서 게이트에 존재하는 제각기의 전기 전압에 의존하는 방식으로 선택함으로써 이루어진다.
다른 강유전성 트랜지스터(106,107,108)의 상태의 변동은 제 2 고원 영역(623)의 확장의 결과로서 회피된다.
도 6c로부터 알 수 있는 바와 같이, 제 2 강유전성 트랜지스터(106)는 그의 초기 상태(624)인 "0"으로부터 최종 상태인 "1"(625)로의 전이가 이루어지지 않는데, 이는 도 6c에서 화살표(627)로 표시되어 있는 바와 같이, 히스테리시스 루프(626)를 따라서 고원 영역(623)을 넘어갈 수 없기 때문이다.
이와 관련하여, 이러한 예시적인 실시예에 따르면, 게이트 전위와 기판 전위가 모두 고정적으로 사전 결정된다는 것을 유의해야 한다.
다른 강유전성 트랜지스터(106,107)의 소스 및 드레인 컨택트에서 선택될 수 있는 두 개의 전압은, 소스 전압(VS)이 인가된 드레인 전압(VD) 및 제각기의 인가된 게이트 전압(VG)와 같게 하는 방식으로 구동되기 때문에, 아래의 식,
Figure 112005039528859-pct00003
(2)
이고, 그에 따라서
Figure 112005039528859-pct00004
(3)
이 참이 되게 한다.
도 1에 도시된 행렬 배치를 고려하면, 강유전성 트랜지스터(108)에는 게이트 전압(VG)=0과, 예를 들면, VS=VD=5V의 소스 전압 및 드레인 전압과, 벌크 전압(기판 전압)(VB)=0V가 존재한다. 이 전압은 또한 강유전성 분극의 상태를 변경하지 않는다.
Figure 112005039528859-pct00005
(4)
강유전성 트랜지스터(108)에 있어서 위의 식이 참이라면, 강유전성 트랜지스터(108)는 또한 반전 상태이거나 가능하게는 축적 상태일 것이다.
1. n-채널 강유전성 트랜지스터는 반전 상태가 되지 않고,
2. 벌크 소스 전압(VBS)의 결과로서, 강유전성 트랜지스터는 VBS=0가 참인 경우보다 더 깊게 축적 상태가 되지 않도록
확인되어야 한다.
이는 앞서 설명된 방식으로 구동되는 제각기의 다른 트랜지스터(106,107,108)가 그의 공핍 영역(505)에서 동작되고, 그 반전 영역(506)에서는 동작되는 않게 하여, 각각의 다른 강유전성 트랜지스터(106,107)의 바람직하지 않은 재프로그래밍(reprogramming)을 회피한다.
이는 특히, 제각기의 강유전성 트랜지스터가 상기 트랜지스터의 공핍 영역(505)에서 충분히 작게 선택된 게이트 전하 곡선(501)의 기울기를 가질 때 매우 간단히 보증될 수 있다.
일반적으로, 제각기의 다른 강유전성 트랜지스터(106,107,108)의 게이트-소스 전압(VGS)에 대해 다음 식,
Figure 112003022163922-pct00006
이 참이라면, 강유전성 트랜지스터 및 그에 따른 다른 강유전성 트랜지스터(106,107,108)는, 제 1 강유전성 트랜지스터(105)의 판독 동안에 그 공핍 영역(505) 내에서 작동하는데,
여기에서, VFB는 다른 강유전성 트랜지스터의 플랫-밴드(flat-band) 전압을 나타내고,
VGS는 다른 강유전성 트랜지스터의 게이트-소스 전압을 나타내며,
Vth는 다른 강유전성 트랜지스터의 임계 전압을 나타내고,
F(PFE)는 다른 강유전성 트랜지스터의 강유전성 분극(PFE)의 함수를 나타낸다.
본 실시예에 따르면, 임계 전압(Vth)은 다음의 식에 따라 규정된다.
Figure 112005039528859-pct00007
(6)
여기에서,
Figure 112005039528859-pct00027
(7)
이고, γ은 기판 제어 계수를 나타내며,
또한,
Figure 112005039528859-pct00009
(8)
인데, φF는 페르미(Fermi) 전위를 나타내고 C’stack는 제각기의 다른 강유전성 트랜지스터(106,107,108)의 게이트 스택 캐패시턴스를 나타낸다.
이 예시적인 실시예에 따르면, 다음의 표에서 열거되는 파라메터 값은 위의 상세한 설명에 존재하는 파라메터를 위해 이용된다.
Figure 112003022163922-pct00010
이상에서 제공된 예시적인 실시예에 대한 여러 변형은 이하에서 더 상세히 설명된다.
본 발명은 이상에서 설명된 메모리 행렬의 구체적 형태로 한정되지 않고, 특히 네 개의 메모리 셀을 갖는 메모리 행렬로 한정되지 않는다. 본 발명은 임의 개수의 메모리 셀을 갖도록, 임의의 개수의 강유전성 트랜지스터를 메모리 셀로서 갖도록 임의로 구성된 메모리 행렬 내에서 이용될 수 있다.
본 발명에 따라서 앞서 설명된 프로그래밍 기법은 또한 그 상태가 변경되도록 의도되지 않은 하나 이상의 선택된 메모리 셀에 적용될 수 있다.
예로서, 모든 메모리 셀은 프로그래밍 기법의 초기에 로직 값 "0"으로 초기화될 수 있다. 로직 값 "0"이 선택된 메모리 셀에 저장된다면, 즉, 기록된다면(VG는 이 메모리 셀에서 하이(high)임), 그 상태는 변경되지 않는다.
이를 보증하기 위해, 그 상태가 변경되지 않도록 의도되는 제각각의 메모리 셀에 다음의 전압을 인가한다.
Figure 112003022163922-pct00011
결과적으로 이 경우에 선택된 메모리 셀의 상태는 재프로그래밍되지 않는다.
또한, 메모리 셀은 복수의 트랜지스터, 특히 복수의 강유전성 트랜지스터를 구비할 수 있다.
다음의 참고 문헌이 본 명세서에서 인용되었다.
[1] T. Nakamura et al. A Single-Transistor Ferroelectric Memory Cell, IEEE International Solid-State Circuits Conference, ISSCC95, Session 4, Technology Directions: Displays, Photonics and Ferroelectric Memories, pp. 68-69, 1995
[2] Jong-Son Lyu et al., Metal-Ferroelectic-Semiconductor Field-Effect Transistor(MFSFET) for Single Transistor Memory by Using Poly-Si Source/Drain and BaMgF4, Dielectric, IEDM 1996, pp. 503-506, 1996
[3] US 6,067,244

Claims (13)

  1. 메모리 셀의 강유전성 트랜지스터로부터 또는 상기 트랜지스터에 소정 상태를 판독 또는 저장하는 방법으로서,
    상기 메모리 셀은 다른 강유전성 트랜지스터(further ferroelectric transistor)를 구비하는 복수 개의 다른 메모리 셀(plurality of further memory cells)과 함께 메모리 행렬(memory matrix) 내에 배열되고,
    상기 상태는 상기 강유전성 트랜지스터로부터 판독되거나, 상기 강유전성 트랜지스터 내에 저장되고,
    상기 메모리 행렬 내의 적어도 하나의 다른 강유전성 트랜지스터는 상기 상태의 판독 또는 저장 동안에 그의 공핍 영역(deletion region) 내에서 작동하는 방식으로 구동되는
    강유전성 트랜지스터에 대한 판독 또는 저장 방법.
  2. 제 1 항에 있어서,
    상기 상태는, 상기 상태의 판독 또는 저장을 위해 판독/저장 전압이 상기 강유전성 트랜지스터의 게이트 전극에 인가되는 것에 의해 상기 강유전성 트랜지스터로부터 판독되거나 상기 강유전성 트랜스터 내에 저장되는
    강유전성 트랜지스터에 대한 판독 또는 저장 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 다른 강유전성 트랜지스터는, 상기 다른 강유전성 트랜지스터에 존재하는 게이트-소스 전압이 상기 트랜지스터의 임계 전압에서 강유전성 분극(ferroelectric polarization)에 의존하는 항을 뺀 값보다 작게 하는 방식으로 상기 다른 강유전성 트랜지스터가 구동되는 것에 의해 상기 공핍 영역 내에서 작동하는
    강유전성 트랜지스터에 대한 판독 또는 저장 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 다른 강유전성 트랜지스터는 상기 다른 강유전성 트랜지스터가 다음 식,
    Figure 112005039528859-pct00026
    이 참(true)이 되게 하는 방식으로 구동되는 것에 의해 상기 공핍 영역 내에서 작동하되,
    여기에서, VFB는 상기 다른 강유전성 트랜지스터의 플랫-밴드(flat-band) 전압을 나타내고,
    VGS는 상기 다른 강유전성 트랜지스터의 상기 게이트-소스 전압을 나타내며,
    Vth는 상기 다른 강유전성 트랜지스터의 상기 임계 전압을 나타내고,
    F(PFE)는 상기 다른 강유전성 트랜지스터의 상기 강유전성 분극(PFE)의 함수를 나타내는
    강유전성 트랜지스터에 대한 판독 또는 저장 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 다른 강유전성 트랜지스터는, 상기 다른 강유전성 트랜지스터에 인가되는 게이트 전압이 상기 다른 강유전성 트랜지스터에 인가되는 소스 전압 및 상기 다른 강유전성 트랜지스터에 인가되는 드레인 전압과 같게 하는 방식으로 구동되는 것에 의해 상기 공핍 영역 내에서 작동하는
    강유전성 트랜지스터에 대한 판독 또는 저장 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    복수의 트랜지스터가 상기 메모리 행렬의 적어도 하나의 메모리 셀 내에서 사용되는
    강유전성 트랜지스터에 대한 판독 또는 저장 방법.
  7. 메모리 행렬로서,
    서로 접속되는 복수 개의 메모리 셀―상기 메모리 셀 중 적어도 일부는 적어도 하나의 강유전성 트랜지스터를 구비함―과,
    상기 메모리 행렬의 메모리 셀의 강유전성 트랜지스터에 대한 상태 판독 또는 상태 저장을 제어하는 판독/저장 제어 장치를 구비하되,
    상기 판독/저장 제어 장치는 상기 상태를 상기 강유전성 트랜지스터로부터 판독하거나 상기 강유전성 트랜지스터에 저장하는 방식으로 설정되고,
    상기 메모리 행렬 내의 적어도 하나의 다른 강유전성 트랜지스터는 상기 상태의 판독 또는 저장 동안에 그의 공핍 영역 내에서 작동하는 방식으로 구동되는
    메모리 행렬.
  8. 제 7 항에 있어서,
    상기 판독/저장 제어 장치는 상기 상태의 판독 또는 저장을 위해 판독/저장 전압이 상기 강유전성 트랜지스터의 게이트 전극에 인가되는 방식으로 설정되는 메모리 행렬.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 판독/저장 제어 장치는, 상기 다른 강유전성 트랜지스터에 존재하는 게이트-소스 전압이 상기 트랜지스터의 임계 전압에서 강유전성 분극에 의존하는 항을 뺀 값보다 작게 하는 방식으로 상기 다른 강유전성 트랜지스터가 구동되도록 설정되는 메모리 행렬.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 메모리 행렬 중 적어도 하나의 메모리 셀은 복수 개의 트랜지스터를 갖는 메모리 행렬.
  11. 제 9 항에 있어서,
    상기 판독/저장 제어 장치는 상기 다른 강유전성 트랜지스터가 다음 식,
    Figure 112005039528859-pct00028
    이 참이 되게 하는 방식으로 구동되도록 설정되고,
    여기에서, VFB는 상기 다른 강유전성 트랜지스터의 플랫-밴드 전압을 나타내고,
    VGS는 상기 다른 강유전성 트랜지스터의 상기 게이트-소스 전압을 나타내며,
    Vth는 상기 다른 강유전성 트랜지스터의 상기 임계 전압을 나타내고,
    F(PFE)는 상기 다른 강유전성 트랜지스터의 상기 강유전성 분극(PFE)의 함수를 나타내는
    메모리 행렬.
  12. 제 10 항에 있어서,
    상기 판독/저장 제어 장치는 상기 다른 강유전성 트랜지스터가 다음 식,
    Figure 112005039528859-pct00029
    이 참이 되게 하는 방식으로 구동되도록 설정되고,
    여기에서, VFB는 상기 다른 강유전성 트랜지스터의 플랫-밴드 전압을 나타내고,
    VGS는 상기 다른 강유전성 트랜지스터의 상기 게이트-소스 전압을 나타내며,
    Vth는 상기 다른 강유전성 트랜지스터의 상기 임계 전압을 나타내고,
    F(PFE)는 상기 다른 강유전성 트랜지스터의 상기 강유전성 분극(PFE)의 함수를 나타내는
    메모리 행렬.
  13. 제 7 항 또는 제 8 항에 있어서,
    상기 판독/저장 제어 장치는 상기 다른 강유전성 트랜지스터에 인가되는 게이트 전압이 상기 다른 강유전성 트랜지스터에 인가되는 소스 전압 및 상기 다른 강유전성 트랜지스터에 인가되는 드레인 전압과 갖게 되도록 상기 다른 강유전성 트랜지스터가 구동되는 방식으로 설정되는 메모리 행렬.
KR1020037008447A 2000-12-21 2001-12-19 메모리 셀의 강유전성 트랜지스터에 대한 상태 판독 및 저장 방법과, 메모리 행렬 KR100559009B1 (ko)

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