JP3810641B2 - メモリセルおよびメモリマトリクス中の強誘電性トランジスタから状態を読み出し、その中に状態を記憶させるための方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセル中の強誘電性トランジスタから状態を読み出し、かつそこに記憶させるための方法およびメモリマトリクスに関する。
【０００２】
【従来の技術】
かかる方法およびこのようなメモリマトリクスは［１］から公知である。［１］から公知のメモリマトリクスは多数のメモリセルを有するマトリクスであり、これらはそれぞれ強誘電性トランジスタを有し、これらの強誘電性トランジスタはスクエアマトリクスの形態で互いに接続されている。更にメモリマトリクスは読み出し／記憶の制御装置を有しており、これらによってメモリマトリクス中のメモリセルにおける強誘電性トランジスタの状態を記憶でき、またはメモリセル中の相応の強誘電性トランジスタの瞬時状態を読み出すことができる。
【０００３】
［１］に記載の方法によれば、メモリマトリクス中のメモリセルにおける強誘電性トランジスタで状態を記憶、削除または読み出すときに、相応の読み出し／記憶電圧が相応のワード線またはビット線に印加される。必要な読み出し／記憶電圧の印加は（次のような他の強誘電性トランジスタに影響を及ぼす。すなわち）、メモリマトリクス中に近傍位で配置され、かつ状態が記憶または読み出されるべき強誘電性トランジスタに接続された他の強誘電性トランジスタに影響を及ぼす。このようにしてメモリマトリクス中の強誘電性トランジスタの状態を読み出すか、またはそこに記憶させるプロセスによって、メモリマトリクス中の他の強誘電性トランジスタの状態が改ざんされることがある。すなわち該状態が不注意に変更されてしまう。
【０００４】
［１］に記載のように、状態が読み出されるか、または状態が記憶される強誘電性トランジスタに読み出し／書き出し電圧Ｖｐｐ／Ｖｒｒが印加される。この場合、ほぼ±Ｖｐｐ／２または±Ｖｐｐ／３の妨害電圧が、該強誘電トランジスタに接続されている近傍の他の強誘電性トランジスタに印加され、このことによって相応する他の強誘電性トランジスタの状態が不正確に変更される場合がある。
【０００５】
この問題を図２を使用して詳細に説明することとする。
【０００６】
図２は、強誘電性トランジスタのゲートにおける強誘電性分極２０１のプロフィールを印加されたゲート電流ＶＧＳ２０２の関数として示す図２００である。この図２００はゲート電圧２０２をボルト（［Ｖ］）で、強誘電性分極２０１をクーロン／ｍ２（［Ｃ／ｍ２］）で示している。
【０００７】
強誘電性分極２０１のプロフィールはゲート電圧２０２の関数としてヒステリシス曲線２０３によって示されている。図２からわかるように、従来の強誘電性トランジスタは２つの安定分極状態（第１の安定分極状態２０４および第２の安定分極状態２０５）を有する。印加されるゲート電圧ＶＧＳを変化させることによって、また特に前記のような“妨害電圧”Ｖｐｐ／２またはＶpp／３によって、強誘電性トランジスタの状態はヒステリシス曲線２０３に沿って電気的に識別できない分極状態に、すなわち第１の識別不可能な分極状態２０６および第２の識別不可能な分極状態２０７に移行することがある。
【０００８】
第１の識別可能な分極状態２０４は第２の識別可能な分極状態２０５と電気的に容易に識別でき、それによって２つの異なる状態を与えることができ、かつメモリマトリクス内の強誘電性トランジスタによって識別できる。しかし、状態間を電気的に識別するような能力は識別不可能な分極状態２０６、２０７に関しては保証されない。
【０００９】
このような妨害電圧は、メモリマトリクス中の近傍の他の強誘電性トランジスタに記憶される状態を変化させるか、または少なくとも未定義状態に陥らせることがある。すなわち確実に読み出すことができない、つまり電気的に識別できない分極状態が相応する近傍の強誘電性トランジスタで形成される。
【００１０】
他の強誘電性トランジスタおよびその製造方法は［２］に記載されている。
【００１１】
【発明が解決しようとする課題】
従って本発明の課題は、他の強誘電性トランジスタを有する複数の他のメモリセルを有するメモリマトリクス中に配置されているメモリセル中の強誘電性トランジスタから状態を読み出し、これに状態を記憶させる際に、メモリマトリクス中の他のメモリセル中の他の強誘電性トランジスタが１つの強誘電性トランジスタの読み出しまたは記憶のプロセスによって識別不可能な分極状態に変更されるのを回避することである。
【００１２】
【課題を解決するための手段】
前記課題は、メモリマトリクスに配置されている第１のメモリセルの強誘電性トランジスタから状態を読み出し、または該強誘電性トランジスタに状態を記憶させる方法であって、前記メモリマトリクスは、前記第１のメモリセルと隣り合いかつ別の強誘電性トランジスタを備えた別の複数のメモリセルを有する形式の方法において、状態を第１のメモリセルの強誘電性トランジスタから読み出すか、または当該の第１のメモリセルの強誘電性トランジスタに記憶し、同時に前記のメモリマトリクスにて隣り合うメモリセルの別の強誘電性トランジスタにドレイン−サブストレート電圧を印加して、隣り合うメモリセルにおける強誘電性トランジスタの閾値電圧を上昇させることを特徴とする、強誘電性トランジスタから状態を読み出し、または該強誘電性トランジスタに状態を記憶させる方法によって解決される。
【００１３】
前記課題は、更にメモリマトリクスにおいて、該メモリマトリクスは、複数のメモリセルと、読み出し／記憶制御装置とを有しており、前記複数のメモリセルは相互に接続されており、かつメモリセルの一部は少なくとも１つの強誘電性トランジスタを有し、前記読み出し／記憶制御装置を構成して、読み出し電圧または書き込み電圧を印加することによってそれぞれ、第１のメモリセルにおける強誘電性トランジスタから状態を読み出すか、または第１のメモリルセルにおける強誘電性トランジスタに状態を記憶させ、またメモリマトリクスにおける隣接メモリセルの強誘電性トランジスタにドレイン−サブストレート電圧を印加することによって、前記の第１のメモリセルと隣り合う複数のメモリセルの複数の強誘電性トランジスタの閾値電圧を上昇させるようにしたことを特徴とするメモリマトリクスによって解決される。
【００１４】
【発明の実施の形態】
メモリマトリクスは、複数のメモリセルを有し、このメモリマトリクスは少なくとも１つの強誘電性トランジスタを有する少なくとも複数のメモリセルと互いに接続されている。更に、メモリマトリクスは読み出し／記憶制御装置を有し、これらはメモリマトリクス中のメモリセルにおける強誘電性トランジスタから状態を読み出すプロセス、またはメモリマトリクス中のメモリセルにおける強誘電性トランジスタに状態を記憶させるプロセスを制御する。読み出し／記憶制御装置は、状態が強誘電性トランジスタから読み出されるか、または強誘電性トランジスタに記憶され、かつ強誘電性トランジスタの状態の読み出しまたは記憶のプロセスの間に、メモリマトリクス中の少なくとも１つの他の強誘電性トランジスタの閾値電圧が、特にドレイン−サブストレート電圧ＶＤＳの印加によって増大するように構成されている。
【００１５】
他の強誘電性トランジスタの閾値電圧を増大させることによって、他の強誘電性トランジスタは、これが最早識別不可能な分極状態に変化しないように保護される。
【００１６】
本発明により明らかなように、特に強誘電性トランジスタへのドレイン−サブストレート電圧ＶＤＳの印加による閾値電圧の増大によって、それぞれの場合に強誘電性分極プロフィールを表すヒステリシス曲線においてプラトーが形成される。更に以下に記載するように、このプラトーは、近傍の強誘電性トランジスタから状態を読み出す、またはそこに記憶させることによって発生するゲート電圧の変化の結果としての識別不可能な分極状態への変化を十分に回避する。
【００１７】
このことは、特に分極プロフィールの領域に関連するものである。この領域では、強誘電性トランジスタが印加されたゲート電圧によって、強誘電性トランジスタのチャネル領域において電荷キャリヤーの空乏状態となる。
【００１８】
このように本発明によって、メモリマトリクス中の強誘電性トランジスタから状態を確実に読み出すか、または確実に記憶させることが可能になる。しかもその際に、メモリマトリクス中で近傍の他の強誘電性トランジスタの状態を未定義の状態に、すなわち電気的に識別不可能な状態に変化させることもなく、つまり他の強誘電性トランジスタに障害をもたらすこともない。
【００１９】
本発明の有利な発展形態は従属請求項に記載されている。
【００２０】
読み出し／記憶制御装置の相応の改善は、読み出し／記憶制御装置中のメモリ中に供給されかつプロセッサによって実行されるコンピュータプログラムによるか、またはハードウェア中の専用電子回路によって実施することができる。
【００２１】
本発明の１つの有利な改善においては、強誘電性トランジスタから状態を読み出し、またはこれに状態を記憶させるために、読み出し／記憶電圧を強誘電性トランジスタのゲート電極に印加し、これによって、状態を強誘電性トランジスタから読み出し、または状態を強誘電性トランジスタに記憶させる。
【００２２】
更に、他の強誘電性トランジスタの閾値電圧を、メモリマトリクス中の他の強誘電性トランジスタにドレイン−サブストレート電圧を印加することによって増大させることができる。ドレイン−サブストレート電圧ＶＤＳは強誘電性トランジスタの種類に依存して、ほぼＶＤＳ＝±３．３Ｖの一定電圧であってよい（ｎチャネル型強誘電性トランジスタに関しては＋３．３Ｖ、ｐチャネル型強誘電性トランジスタに関しては−３．３Ｖ）。
【００２３】
多数のトランジスタ、特に多数の強誘電性トランジスタをメモリマトリクス中のメモリセルに使用できる。
【００２４】
特定の方法を使用して製造された強誘電性トランジスタが他の実施態様で使用されても、任意の所望の他の強誘電性トランジスタを本発明の範囲内の択一的な態様で使用できる。
【００２５】
特に、約３ｎｍ〜２５ｎｍの厚さの強誘電性トランジスタのために種々の材料が使用でき、例えば酸化セリウムＣｅＯ２、酸化ジルコニウムＺｒＯ２、酸化チタンＴｉＯ２、酸化タンタルＴａＯ２または酸化二アルミニウムＡｌＯ２Ｏ３を有する。
【００２６】
ＢＭＦ（BaMgF４）、ＰＺＴ（(PbZr)TiO３）またはＳＢＴ（SrBi２Ta２O９）を、例えば強誘電性層として使用してよい。強誘電性層は約３０ｎｍ〜３００ｎｍの厚さを有する。
【００２７】
更にまた、本発明はｐチャネル型強誘電性トランジスタで使用することができるが、他の実施態様においては、本発明は明らかにｎチャネル型強誘電性トランジスタに関して記載されている。この場合には、印加されるべき電圧の極性を相応の方法で反転させることが必要である。
【００２８】
複数の電気的中間層を強誘電性トランジスタ内に設けてもよく、これは前記の材料の１つ以上から構成されている。
【００２９】
一般的に任意の所望のペロブスカイトを強誘電性トランジスタにおける電気的中間層のために使用してよい。
【００３０】
本明細書においては、例示される実施態様に記載される強誘電性トランジスタの構造に制限されないが、例えば［１］または［２］に記載される強誘電性トランジスタの構造を本発明の範囲内で問題なく使用することもできる。
【００３１】
本発明の実施態様を以下でより詳細に説明し、図面に表す。
【００３２】
【実施例】
図１Ａおよび１Ｂは、それぞれ１つの強誘電性トランジスタを有する４つのメモリセルを有するメモリマトリクス（図１Ａ）ならびに本発明の１つの実施態様によるメモリセル中の状態を読み出すか、またはそこに記憶させる場合にメモリマトリクスの線に印加される相応の電圧を示す表（図１Ｂ）を示している。
【００３３】
図２は従来技術による強誘電性トランジスタから状態を読み出すか、またはそこに記憶させる場合に印加されるゲート電圧の関数として、慣用の強誘電性トランジスタのゲートにおける強誘電性分極のプロフィールを説明するダイアグラムを示している。
【００３４】
図３は本発明の例示される実施態様による強誘電性トランジスタの略図を示している。
【００３５】
図４は本発明の例示される実施態様による強誘電性トランジスタから状態を読み出すか、またはそこに記憶させるための個々の段階を説明するフローチャートを示している。
【００３６】
図５は本発明の例示される１つの実施態様による強誘電性トランジスタから状態を読み出すか、またはそこに記憶させる場合に印加されるゲート電圧の関数として、慣用の強誘電性トランジスタのゲートにおける強誘電性分極のプロフィールを説明するダイアグラムを示している。
【００３７】
図６は本発明の例示される１つの実施態様による強誘電性トランジスタの出力特性を示している。
【００３８】
図１Ａは４つのメモリセル１０１、１０２、１０３、１０４を有するメモリマトリクス１００を示している。
【００３９】
各メモリセル１０１、１０２、１０３、１０４は強誘電性トランジスタ１０５、１０６、１０７、１０８を有する。
【００４０】
更にメモリマトリクス１００は第１のワード線１０９および第２のワード線１１０を有する。
【００４１】
更にメモリマトリクス１００は第１のビット線１１１、第２のビット線１１２、第３のビット線１１３および第４のビット線１１４を有する。
【００４２】
第１の強誘電性トランジスタ１０５のゲート１１５および第２の強誘電性トランジスタ１０６のゲート１１６は第１のワード線１０９に接続されている。
【００４３】
第３の強誘電性トランジスタ１０７のゲート１１７および第４の強誘電性トランジスタ１０８のゲート１１８は第２のワード線１１０に接続されている。
【００４４】
第１の強誘電性トランジスタ１０５のソース１１９および第３の強誘電性トランジスタ１０７のソース１２０は第１のビット線１１１に接続されている。
【００４５】
第１の強誘電性トランジスタ１０５のドレイン１２１および第３の強誘電性トランジスタ１０７のドレイン１２２は第２のビット線１１２に接続されている。
【００４６】
第２の強誘電性トランジスタ１０６のソース１２３および第４の強誘電性トランジスタ１０８のソース１２４は第３のビット線１１３に接続されている。
【００４７】
第２の強誘電性トランジスタ１０６のドレイン１２５および第４の強誘電性トランジスタ１０８のドレイン１２６は第４のビット線１１４に接続されている。
【００４８】
ワード線１０９、１１０およびビット線１１１、１１２、１１３、１１４は読み出し／記憶制御装置１２７に接続されている。
【００４９】
メモリマトリクス１００中の強誘電性トランジスタの状態の記憶およびメモリマトリクス１００中の強誘電性トランジスタの状態の読み出しは、読み出し／記憶制御装置１２７により相応のワード線１０９、１１０および／または相応のビット線１１１、１１２、１１３、１１４へ種々の電圧を印加することによって制御される。これを以下により詳細に説明する。
【００５０】
図３は強誘電性トランジスタ３００を示しており、これはメモリマトリクス１００中の第１の強誘電性トランジスタ１０５、第２の強誘電性トランジスタ１０６、第３の強誘電性トランジスタ１０７および第４の強誘電性トランジスタとして設けられている。
【００５１】
強誘電性トランジスタ３００は、シリコンからなるｐドープされた基板３０１ならびにソース領域３０２およびドレイン領域３０３を有する。これらソース領域とドレイン領域には隣接して２つのシリコン領域３０４、３０５が配置されている。これらの領域は慣用のＣＶＤ法を使用して蒸着されている。その際、誘電性中間層３０６は、酸化ケイ素からなる強誘電性トランジスタ３００のソース領域３０２およびドレイン領域３０３との間のチャンネル領域３０７上に蒸着される。誘電性中間層３０６は、選択的に他の誘電性物質、例えばＡｌ２Ｏ３、ＣｅＯ２またはＺｒＯ２からなってよく、これは、例えばＣＶＤ法を使用して付着される。
【００５２】
次いでこれにＳＢＴ（SrBi２Ta２O９）またはＰＺＴ（(Pb, Zr) TiO３）を有してよい強誘電性層３０８が、例えばＣＶＤ法を使用して付着される。
【００５３】
所望の層特性を調整するためのこれらの２層３０６、３０８の熱処理は後で、すなわちそれぞれ個々の層の付着後に実施できる。しかし選択的に（所望であれば）両方の層３０６、３０８の付着後に１工程で実施できる。
【００５４】
続いて、誘電性中間層３０６および強誘電性層３０８はエッチングプロセスによって構造化される。
【００５５】
次いで金属製のゲート電極３０９を使用するのであれば、これはスパッタリング法によって製造され、次いでエッチングプロセスによって構造化される。
【００５６】
金属製の電極を、その下に配置された層を構造化するためのハードマスクとして使用できる。
【００５７】
ソース領域３０２およびドレイン領域３０３を自己整合的に、ゲートスタックに打ち込むことができる。
【００５８】
強誘電性ゲートスタックの製造の前および後の残りのプロセス工程は標準的なＣＭＯＳ製造法と同様に実施できる。
【００５９】
更に、強誘電性トランジスタ３００は接点３１０、３１１、３１２を有し、これらはソース３０２、ドレイン３０３およびゲート電極３０９に対応するように導電的に接続されている。
【００６０】
更に強誘電性トランジスタ３００はシリコン分極層３１３を有する。
【００６１】
第１の強誘電性トランジスタ１０５における状態の読み出しおよび記憶を以下に図４および図１Ｂを使用してより詳細に説明する。
【００６２】
第１段階（段階４０１）において、記憶電圧Ｖｐｐ（例示される実施態様よればＶｐｐ＝５Ｖである）を、第１の状態の記憶のために第１のワード線１０９に印加する。
【００６３】
電圧Ｖｐｐ／２またはＶｐｐ／３が非選択的な第２のワード線１１０、非選択的な第３のビット線１１３および非選択的な第４のビット線１１４に、それぞれ他の強誘電性トランジスタのゲートを介して印加される。
【００６４】
０Ｖの電圧が第１のビット線１１１および第２のビット線１１２に印加される。
【００６５】
記憶電圧Ｖｐｐの印加と同時に、ＶＤＳ＝＋３．３Ｖのドレイン−サブストレート電圧ＶＤＳを他の強誘電性トランジスタ１０６、１０７、１０８に印加し、これらを不正状態変化から保護する（段階４０２）。選択的な実施態様において、ドレイン−サブストレート電圧ＶＤＳ＝＋３．３Ｖをメモリマトリクス１００中の全ての強誘電性トランジスタに持続的に印加してよい。ドレイン−サブストレート電圧ＶＤＳ＝＋３．３Ｖの印加は、それぞれの強誘電性トランジスタ１０５、１０６、１０７、１０８の基板に電圧源１２８、１２９、１３０、１３１によって図１Ａに図示されている。
【００６６】
更なる段階（段階４０３）において、第１の強誘電性トランジスタ１０５の状態を読み出す。この読み出しは、第１のワード線１０９にＶｒｒ＝２．６Ｖの読み出し電圧Ｖｒｒを印加し、かつ第２のビット線１１２にＶｓｓ＝０．１Ｖの電圧Ｖｓｓを印加することによって行う。
【００６７】
読み出し電圧が前記のものより高く選択される場合、他の強誘電性トランジスタ１０６、１０７、１０８を保護するために更なる段階（段階４０４）において再度、読み出しプロセスと同時に他の強誘電性トランジスタ１０６、１０７、１０８のドレイン−サブストレート電圧ＶＤＳをＶＤＳ＝＋３．３Ｖの値まで印加することがある。前記のように、選択的な実施態様においてＶＤＳ＝＋３．３Ｖのドレイン−サブストレート電圧をメモリマトリクス１００中の全ての強誘電性トランジスタに持続的に印加することがある。
【００６８】
第１の強誘電性トランジスタ１０５における第１の状態の消去は、第１の強誘電性トランジスタ１０５における第２の状態の記憶と見なすことができる。この消去は第１のビット線１１１および第２のビット線１１２に記憶電圧Ｖｐｐを印加することによって行われる。
【００６９】
この場合、０Ｖの電圧が第１のワード線１０９に印加される。有利には一定のＶＤＳ＝＋３．３Ｖのドレイン−サブストレート電圧ＶＤＳをもう一度、他の強誘電性トランジスタ１０６、１０７、１０８を保護するために印加する。
【００７０】
第１の強誘電性１０５に第１の状態１５０を記憶させるため、第１の強誘電性トランジスタ１０５に第２の状態１５１を記憶させるため、かつ第１の強誘電性トランジスタ１０５から状態１５２を読み出すための種々の印加電圧を図１Ｂにおいて表の形で示す。
【００７１】
適当なドレイン−サブストレート電圧の印加によって達成される強誘電性トランジスタの閾値電圧の増大を図５および図６を使用して説明する。
【００７２】
図５は、強誘電性トランジスタの閾値電圧が高められている場合において、強誘電性トランジスタのゲートにおける強誘電性分極５０１のプロフィール５００をゲート電圧５０２の関数として示している。このことはこの実施態様によればドレイン−サブストレート電圧を一時的または持続的に、それぞれの他の強誘電性トランジスタ１０６、１０７、１０８へ、またはメモリマトリクス１００中の全ての強誘電性トランジスタへ印加することにより達成される。
【００７３】
得られるヒステリシス曲線５０３においては２つのプラトー領域５０４、５０５が生じる。ここでは障害電圧のため、他の強誘電性トランジスタ１０６、１０７、１０８（これらのトランジスタは、ヒステリシス曲線５０３における第１の識別可能な分極状態５０６によって示される第１の状態にある）におけるゲート電圧ＶＧＳが増大しても、ドレイン−サブストレート電圧が十分に高い場合には、妨害電圧が印加されてもヒステリシス曲線５０３は通常、第１のプラトー領域５０４においてただ１つの分極状態を取る。これは第２の識別可能な分極状態５０７で表されている。
【００７４】
それぞれの強誘電性トランジスタがヒステリシス曲線５０３に第３の識別可能な分極状態５０８によって示されているような第２の状態にあるときに、妨害電圧が印加されても、同様に十分に高いドレイン−サブストレート電圧が印加されていて、従って第２のプラトー領域５０５が従って十分に広い場合には、第２のプラトー領域５０５にあるただ１つの状態をとる。これは第４の識別可能な分極状態５０９によって表される
図６から理解できるように、第２の識別可能な分極状態５０７および第４の識別可能な分極状態５０９は互いに識別可能である。この識別は、ゲート電圧ＶＧＳの関数としてのドレイン−ソース電流ＩＤＳの種々の出力特性６０１、６０２に基づき可能である。それというのも第１の出力特性６０１は第２の識別可能な分極状態５０７に起因し、かつ第２の出力特性６０２は第４の識別可能な分極状態５０９に起因するからである。
【００７５】
したがって、妨害電圧の結果として生じる第２の識別可能な分極状態５０７でさえも、妨害電圧により生じる第４の識別可能な分極状態５０９から電気的になおも識別可能である。
【００７６】
従って本発明は、ドレイン−サブストレート電圧を印加することにより、相応の強誘電性トランジスタのヒステリシス曲線をプラトー領域がヒステリシス曲線中に形成されるように変化させるものであり、このことにより互いに電気的に識別不可能な未定義の分極状態の発生を回避するものであると理解することができる。
【００７７】
前記の実施態様に関連する幾つかの選択肢を以下でより詳細に説明する。
【００７８】
本発明は前記のメモリマトリクスの特定の形状に限定されるものではなく、特に４つのメモリセルを有するメモリマトリクスに限定されるものではない。本発明は任意の所望の配置のメモリマトリクスおよび任意の所望の幾つかのメモリセル、すなわちメモリマトリクスとして強誘電性トランジスタで使用できる。
【００７９】
更にメモリセルは幾つかのトランジスタ、特に幾つかの強誘電性トランジスタからなってよい。
【００８０】
以下の文献は本明細書中で引用されている。
【００８１】
【外１】
【図面の簡単な説明】
【図１】図１Ａは、それぞれ１つの強誘電性トランジスタを有する４つのメモリセルを有するメモリマトリクス（図１Ａ）を示しており、かつ本発明の１つの実施態様によるメモリセル中の状態を読み出すか、またはそこに記憶させる場合にメモリマトリクスの線に印加される相応の電圧を示す表（図１Ｂ）を示している。
【図２】図２は従来技術による強誘電性トランジスタから状態を読み出すか、またはそこに記憶させる場合に印加されるゲート電圧の関数として、慣用の強誘電性トランジスタのゲートにおける強誘電性分極のプロフィールを説明するダイアグラムを示している。
【図３】図３は本発明の例示される実施態様による強誘電性トランジスタの略図を示している。
【図４】図４は本発明の例示される実施態様による強誘電性トランジスタから状態を読み出すか、またはそこに記憶させるための個々の段階を説明するフローチャートを示している。
【図５】図５は本発明の例示される１つの実施態様による強誘電性トランジスタから状態を読み出すか、またはそこに記憶させる場合に印加されるゲート電圧の関数としての、慣用の強誘電性トランジスタのゲートにおける強誘電性分極のプロフィールを説明するダイアグラムを示している。
【図６】図６は本発明の例示される１つの実施態様による強誘電性トランジスタの出力特性を示している。
【符号の説明】
１００ メモリマトリクス、 １０１、１０２、１０３、１０４ メモリセル、 １０５ 第１の強誘電性トランジスタ、 １０６ 第２の強誘電性トランジスタ、 １０７ 第３の強誘電性トランジスタ、 １０８ 第４の強誘電性トランジスタ、 １０９ 第１のワード線、 １１０ 第２のワード線、 １１１ 第１のビット線、 １１２ 第２のビット線、 １１３ 第３のビット線、 １１４ 第４のビット線、 １１５ 第１の強誘電性トランジスタのゲート、 １１６ 第２の強誘電性トランジスタのゲート、 １１７ 第３の強誘電性トランジスタのゲート、 １１８ 第４の強誘電性トランジスタのゲート１１８、 １１９ 第１の強誘電性トランジスタのソース、 １２０ 第３の強誘電性トランジスタのソース、 １２１ 第１の強誘電性トランジスタのドレイン、 １２２第３の強誘電性トランジスタのドレイン、 １２３ 第２の強誘電性トランジスタのソース、 １２４ 第４の強誘電性トランジスタのソース、 １２５ 第２の強誘電性トランジスタのドレイン、 １２６ 第４の強誘電性トランジスタのドレイン、 １２７ 読み出し／記憶制御装置、 １２８ 第１の強誘電性トランジスタの電圧源、 １２９ 第２の強誘電性トランジスタの電圧源、 １３０ 第３の強誘電性トランジスタの電圧源、 １３１ 第４の強誘電性トランジスタの電圧源、 １５０ 第１の強誘電性トランジスタにおける第１の状態のメモリへの電圧、 １５１ 第１の強誘電性トランジスタにおける第２の状態のメモリへの電圧、 １５２ 第１の強誘電性トランジスタからの状態の読み出し、２００ ゲート電圧による強誘電性トランジスタのゲートにおける強誘電性分極のプロフィール、 ２０１ 強誘電性トランジスタのゲートにおける強誘電性分極、 ２０２ ゲート電圧、 ２０３ ヒステリシス曲線、 ２０４ 第１の安定分極状態、 ２０５ 第２の安定分極状態、 ２０６ 第１の識別不可能な分極状態、 ２０７ 第２の識別不可能な分極状態、 ３００ 強誘電性トランジスタ、 ３０１ 基板、 ３０２ ソース領域、 ３０３ ドレイン領域、 ３０４、３０５ 酸化ケイ素領域、 ３０６ ポリシリコン領域、 ３０７ ポリシリコン領域、 ３０８ 酸化ケイ素層、 ３０９ 金属層、 ３１０ 強誘電性中間層、 ３１１ チャネル領域、 ３１２ ゲート領域、 ３１３ 保護領域、 ４０１ 第１のワード線への記憶電圧の印加、 ４０２ 記憶電圧の印加と同時の他の強誘電性トランジスタへのドレイン−サブストレート電圧の印加、 ４０３ 第１のワード線への読み出し電圧の印加、 ４０４ 読み出し電圧の印加と同時の他の強誘電性トランジスタへのドレイン−サブストレート電圧の印加、 ５００ ゲート電圧による強誘電性トランジスタのゲートにおける強誘電性分極のプロフィール、 ５０１ 強誘電性トランジスタのゲートにおける強誘電性分極、 ５０２ ゲート電圧、 ５０３ ヒステリシス曲線、 ５０４、５０５ プラトー領域、 ５０６ 第１の識別可能な分極状態、 ５０７ 第２の識別可能な分極状態、 ５０８ 第３の識別可能な分極状態、 ５０９ 第４の識別可能な分極状態、 ６０１ 第１の出力特性、 ６０２ 第２の出力特性
【発明の属する技術分野】
本発明は、メモリセル中の強誘電性トランジスタから状態を読み出し、かつそこに記憶させるための方法およびメモリマトリクスに関する。
【０００２】
【従来の技術】
かかる方法およびこのようなメモリマトリクスは［１］から公知である。［１］から公知のメモリマトリクスは多数のメモリセルを有するマトリクスであり、これらはそれぞれ強誘電性トランジスタを有し、これらの強誘電性トランジスタはスクエアマトリクスの形態で互いに接続されている。更にメモリマトリクスは読み出し／記憶の制御装置を有しており、これらによってメモリマトリクス中のメモリセルにおける強誘電性トランジスタの状態を記憶でき、またはメモリセル中の相応の強誘電性トランジスタの瞬時状態を読み出すことができる。
【０００３】
［１］に記載の方法によれば、メモリマトリクス中のメモリセルにおける強誘電性トランジスタで状態を記憶、削除または読み出すときに、相応の読み出し／記憶電圧が相応のワード線またはビット線に印加される。必要な読み出し／記憶電圧の印加は（次のような他の強誘電性トランジスタに影響を及ぼす。すなわち）、メモリマトリクス中に近傍位で配置され、かつ状態が記憶または読み出されるべき強誘電性トランジスタに接続された他の強誘電性トランジスタに影響を及ぼす。このようにしてメモリマトリクス中の強誘電性トランジスタの状態を読み出すか、またはそこに記憶させるプロセスによって、メモリマトリクス中の他の強誘電性トランジスタの状態が改ざんされることがある。すなわち該状態が不注意に変更されてしまう。
【０００４】
［１］に記載のように、状態が読み出されるか、または状態が記憶される強誘電性トランジスタに読み出し／書き出し電圧Ｖｐｐ／Ｖｒｒが印加される。この場合、ほぼ±Ｖｐｐ／２または±Ｖｐｐ／３の妨害電圧が、該強誘電トランジスタに接続されている近傍の他の強誘電性トランジスタに印加され、このことによって相応する他の強誘電性トランジスタの状態が不正確に変更される場合がある。
【０００５】
この問題を図２を使用して詳細に説明することとする。
【０００６】
図２は、強誘電性トランジスタのゲートにおける強誘電性分極２０１のプロフィールを印加されたゲート電流ＶＧＳ２０２の関数として示す図２００である。この図２００はゲート電圧２０２をボルト（［Ｖ］）で、強誘電性分極２０１をクーロン／ｍ２（［Ｃ／ｍ２］）で示している。
【０００７】
強誘電性分極２０１のプロフィールはゲート電圧２０２の関数としてヒステリシス曲線２０３によって示されている。図２からわかるように、従来の強誘電性トランジスタは２つの安定分極状態（第１の安定分極状態２０４および第２の安定分極状態２０５）を有する。印加されるゲート電圧ＶＧＳを変化させることによって、また特に前記のような“妨害電圧”Ｖｐｐ／２またはＶpp／３によって、強誘電性トランジスタの状態はヒステリシス曲線２０３に沿って電気的に識別できない分極状態に、すなわち第１の識別不可能な分極状態２０６および第２の識別不可能な分極状態２０７に移行することがある。
【０００８】
第１の識別可能な分極状態２０４は第２の識別可能な分極状態２０５と電気的に容易に識別でき、それによって２つの異なる状態を与えることができ、かつメモリマトリクス内の強誘電性トランジスタによって識別できる。しかし、状態間を電気的に識別するような能力は識別不可能な分極状態２０６、２０７に関しては保証されない。
【０００９】
このような妨害電圧は、メモリマトリクス中の近傍の他の強誘電性トランジスタに記憶される状態を変化させるか、または少なくとも未定義状態に陥らせることがある。すなわち確実に読み出すことができない、つまり電気的に識別できない分極状態が相応する近傍の強誘電性トランジスタで形成される。
【００１０】
他の強誘電性トランジスタおよびその製造方法は［２］に記載されている。
【００１１】
【発明が解決しようとする課題】
従って本発明の課題は、他の強誘電性トランジスタを有する複数の他のメモリセルを有するメモリマトリクス中に配置されているメモリセル中の強誘電性トランジスタから状態を読み出し、これに状態を記憶させる際に、メモリマトリクス中の他のメモリセル中の他の強誘電性トランジスタが１つの強誘電性トランジスタの読み出しまたは記憶のプロセスによって識別不可能な分極状態に変更されるのを回避することである。
【００１２】
【課題を解決するための手段】
前記課題は、メモリマトリクスに配置されている第１のメモリセルの強誘電性トランジスタから状態を読み出し、または該強誘電性トランジスタに状態を記憶させる方法であって、前記メモリマトリクスは、前記第１のメモリセルと隣り合いかつ別の強誘電性トランジスタを備えた別の複数のメモリセルを有する形式の方法において、状態を第１のメモリセルの強誘電性トランジスタから読み出すか、または当該の第１のメモリセルの強誘電性トランジスタに記憶し、同時に前記のメモリマトリクスにて隣り合うメモリセルの別の強誘電性トランジスタにドレイン−サブストレート電圧を印加して、隣り合うメモリセルにおける強誘電性トランジスタの閾値電圧を上昇させることを特徴とする、強誘電性トランジスタから状態を読み出し、または該強誘電性トランジスタに状態を記憶させる方法によって解決される。
【００１３】
前記課題は、更にメモリマトリクスにおいて、該メモリマトリクスは、複数のメモリセルと、読み出し／記憶制御装置とを有しており、前記複数のメモリセルは相互に接続されており、かつメモリセルの一部は少なくとも１つの強誘電性トランジスタを有し、前記読み出し／記憶制御装置を構成して、読み出し電圧または書き込み電圧を印加することによってそれぞれ、第１のメモリセルにおける強誘電性トランジスタから状態を読み出すか、または第１のメモリルセルにおける強誘電性トランジスタに状態を記憶させ、またメモリマトリクスにおける隣接メモリセルの強誘電性トランジスタにドレイン−サブストレート電圧を印加することによって、前記の第１のメモリセルと隣り合う複数のメモリセルの複数の強誘電性トランジスタの閾値電圧を上昇させるようにしたことを特徴とするメモリマトリクスによって解決される。
【００１４】
【発明の実施の形態】
メモリマトリクスは、複数のメモリセルを有し、このメモリマトリクスは少なくとも１つの強誘電性トランジスタを有する少なくとも複数のメモリセルと互いに接続されている。更に、メモリマトリクスは読み出し／記憶制御装置を有し、これらはメモリマトリクス中のメモリセルにおける強誘電性トランジスタから状態を読み出すプロセス、またはメモリマトリクス中のメモリセルにおける強誘電性トランジスタに状態を記憶させるプロセスを制御する。読み出し／記憶制御装置は、状態が強誘電性トランジスタから読み出されるか、または強誘電性トランジスタに記憶され、かつ強誘電性トランジスタの状態の読み出しまたは記憶のプロセスの間に、メモリマトリクス中の少なくとも１つの他の強誘電性トランジスタの閾値電圧が、特にドレイン−サブストレート電圧ＶＤＳの印加によって増大するように構成されている。
【００１５】
他の強誘電性トランジスタの閾値電圧を増大させることによって、他の強誘電性トランジスタは、これが最早識別不可能な分極状態に変化しないように保護される。
【００１６】
本発明により明らかなように、特に強誘電性トランジスタへのドレイン−サブストレート電圧ＶＤＳの印加による閾値電圧の増大によって、それぞれの場合に強誘電性分極プロフィールを表すヒステリシス曲線においてプラトーが形成される。更に以下に記載するように、このプラトーは、近傍の強誘電性トランジスタから状態を読み出す、またはそこに記憶させることによって発生するゲート電圧の変化の結果としての識別不可能な分極状態への変化を十分に回避する。
【００１７】
このことは、特に分極プロフィールの領域に関連するものである。この領域では、強誘電性トランジスタが印加されたゲート電圧によって、強誘電性トランジスタのチャネル領域において電荷キャリヤーの空乏状態となる。
【００１８】
このように本発明によって、メモリマトリクス中の強誘電性トランジスタから状態を確実に読み出すか、または確実に記憶させることが可能になる。しかもその際に、メモリマトリクス中で近傍の他の強誘電性トランジスタの状態を未定義の状態に、すなわち電気的に識別不可能な状態に変化させることもなく、つまり他の強誘電性トランジスタに障害をもたらすこともない。
【００１９】
本発明の有利な発展形態は従属請求項に記載されている。
【００２０】
読み出し／記憶制御装置の相応の改善は、読み出し／記憶制御装置中のメモリ中に供給されかつプロセッサによって実行されるコンピュータプログラムによるか、またはハードウェア中の専用電子回路によって実施することができる。
【００２１】
本発明の１つの有利な改善においては、強誘電性トランジスタから状態を読み出し、またはこれに状態を記憶させるために、読み出し／記憶電圧を強誘電性トランジスタのゲート電極に印加し、これによって、状態を強誘電性トランジスタから読み出し、または状態を強誘電性トランジスタに記憶させる。
【００２２】
更に、他の強誘電性トランジスタの閾値電圧を、メモリマトリクス中の他の強誘電性トランジスタにドレイン−サブストレート電圧を印加することによって増大させることができる。ドレイン−サブストレート電圧ＶＤＳは強誘電性トランジスタの種類に依存して、ほぼＶＤＳ＝±３．３Ｖの一定電圧であってよい（ｎチャネル型強誘電性トランジスタに関しては＋３．３Ｖ、ｐチャネル型強誘電性トランジスタに関しては−３．３Ｖ）。
【００２３】
多数のトランジスタ、特に多数の強誘電性トランジスタをメモリマトリクス中のメモリセルに使用できる。
【００２４】
特定の方法を使用して製造された強誘電性トランジスタが他の実施態様で使用されても、任意の所望の他の強誘電性トランジスタを本発明の範囲内の択一的な態様で使用できる。
【００２５】
特に、約３ｎｍ〜２５ｎｍの厚さの強誘電性トランジスタのために種々の材料が使用でき、例えば酸化セリウムＣｅＯ２、酸化ジルコニウムＺｒＯ２、酸化チタンＴｉＯ２、酸化タンタルＴａＯ２または酸化二アルミニウムＡｌＯ２Ｏ３を有する。
【００２６】
ＢＭＦ（BaMgF４）、ＰＺＴ（(PbZr)TiO３）またはＳＢＴ（SrBi２Ta２O９）を、例えば強誘電性層として使用してよい。強誘電性層は約３０ｎｍ〜３００ｎｍの厚さを有する。
【００２７】
更にまた、本発明はｐチャネル型強誘電性トランジスタで使用することができるが、他の実施態様においては、本発明は明らかにｎチャネル型強誘電性トランジスタに関して記載されている。この場合には、印加されるべき電圧の極性を相応の方法で反転させることが必要である。
【００２８】
複数の電気的中間層を強誘電性トランジスタ内に設けてもよく、これは前記の材料の１つ以上から構成されている。
【００２９】
一般的に任意の所望のペロブスカイトを強誘電性トランジスタにおける電気的中間層のために使用してよい。
【００３０】
本明細書においては、例示される実施態様に記載される強誘電性トランジスタの構造に制限されないが、例えば［１］または［２］に記載される強誘電性トランジスタの構造を本発明の範囲内で問題なく使用することもできる。
【００３１】
本発明の実施態様を以下でより詳細に説明し、図面に表す。
【００３２】
【実施例】
図１Ａおよび１Ｂは、それぞれ１つの強誘電性トランジスタを有する４つのメモリセルを有するメモリマトリクス（図１Ａ）ならびに本発明の１つの実施態様によるメモリセル中の状態を読み出すか、またはそこに記憶させる場合にメモリマトリクスの線に印加される相応の電圧を示す表（図１Ｂ）を示している。
【００３３】
図２は従来技術による強誘電性トランジスタから状態を読み出すか、またはそこに記憶させる場合に印加されるゲート電圧の関数として、慣用の強誘電性トランジスタのゲートにおける強誘電性分極のプロフィールを説明するダイアグラムを示している。
【００３４】
図３は本発明の例示される実施態様による強誘電性トランジスタの略図を示している。
【００３５】
図４は本発明の例示される実施態様による強誘電性トランジスタから状態を読み出すか、またはそこに記憶させるための個々の段階を説明するフローチャートを示している。
【００３６】
図５は本発明の例示される１つの実施態様による強誘電性トランジスタから状態を読み出すか、またはそこに記憶させる場合に印加されるゲート電圧の関数として、慣用の強誘電性トランジスタのゲートにおける強誘電性分極のプロフィールを説明するダイアグラムを示している。
【００３７】
図６は本発明の例示される１つの実施態様による強誘電性トランジスタの出力特性を示している。
【００３８】
図１Ａは４つのメモリセル１０１、１０２、１０３、１０４を有するメモリマトリクス１００を示している。
【００３９】
各メモリセル１０１、１０２、１０３、１０４は強誘電性トランジスタ１０５、１０６、１０７、１０８を有する。
【００４０】
更にメモリマトリクス１００は第１のワード線１０９および第２のワード線１１０を有する。
【００４１】
更にメモリマトリクス１００は第１のビット線１１１、第２のビット線１１２、第３のビット線１１３および第４のビット線１１４を有する。
【００４２】
第１の強誘電性トランジスタ１０５のゲート１１５および第２の強誘電性トランジスタ１０６のゲート１１６は第１のワード線１０９に接続されている。
【００４３】
第３の強誘電性トランジスタ１０７のゲート１１７および第４の強誘電性トランジスタ１０８のゲート１１８は第２のワード線１１０に接続されている。
【００４４】
第１の強誘電性トランジスタ１０５のソース１１９および第３の強誘電性トランジスタ１０７のソース１２０は第１のビット線１１１に接続されている。
【００４５】
第１の強誘電性トランジスタ１０５のドレイン１２１および第３の強誘電性トランジスタ１０７のドレイン１２２は第２のビット線１１２に接続されている。
【００４６】
第２の強誘電性トランジスタ１０６のソース１２３および第４の強誘電性トランジスタ１０８のソース１２４は第３のビット線１１３に接続されている。
【００４７】
第２の強誘電性トランジスタ１０６のドレイン１２５および第４の強誘電性トランジスタ１０８のドレイン１２６は第４のビット線１１４に接続されている。
【００４８】
ワード線１０９、１１０およびビット線１１１、１１２、１１３、１１４は読み出し／記憶制御装置１２７に接続されている。
【００４９】
メモリマトリクス１００中の強誘電性トランジスタの状態の記憶およびメモリマトリクス１００中の強誘電性トランジスタの状態の読み出しは、読み出し／記憶制御装置１２７により相応のワード線１０９、１１０および／または相応のビット線１１１、１１２、１１３、１１４へ種々の電圧を印加することによって制御される。これを以下により詳細に説明する。
【００５０】
図３は強誘電性トランジスタ３００を示しており、これはメモリマトリクス１００中の第１の強誘電性トランジスタ１０５、第２の強誘電性トランジスタ１０６、第３の強誘電性トランジスタ１０７および第４の強誘電性トランジスタとして設けられている。
【００５１】
強誘電性トランジスタ３００は、シリコンからなるｐドープされた基板３０１ならびにソース領域３０２およびドレイン領域３０３を有する。これらソース領域とドレイン領域には隣接して２つのシリコン領域３０４、３０５が配置されている。これらの領域は慣用のＣＶＤ法を使用して蒸着されている。その際、誘電性中間層３０６は、酸化ケイ素からなる強誘電性トランジスタ３００のソース領域３０２およびドレイン領域３０３との間のチャンネル領域３０７上に蒸着される。誘電性中間層３０６は、選択的に他の誘電性物質、例えばＡｌ２Ｏ３、ＣｅＯ２またはＺｒＯ２からなってよく、これは、例えばＣＶＤ法を使用して付着される。
【００５２】
次いでこれにＳＢＴ（SrBi２Ta２O９）またはＰＺＴ（(Pb, Zr) TiO３）を有してよい強誘電性層３０８が、例えばＣＶＤ法を使用して付着される。
【００５３】
所望の層特性を調整するためのこれらの２層３０６、３０８の熱処理は後で、すなわちそれぞれ個々の層の付着後に実施できる。しかし選択的に（所望であれば）両方の層３０６、３０８の付着後に１工程で実施できる。
【００５４】
続いて、誘電性中間層３０６および強誘電性層３０８はエッチングプロセスによって構造化される。
【００５５】
次いで金属製のゲート電極３０９を使用するのであれば、これはスパッタリング法によって製造され、次いでエッチングプロセスによって構造化される。
【００５６】
金属製の電極を、その下に配置された層を構造化するためのハードマスクとして使用できる。
【００５７】
ソース領域３０２およびドレイン領域３０３を自己整合的に、ゲートスタックに打ち込むことができる。
【００５８】
強誘電性ゲートスタックの製造の前および後の残りのプロセス工程は標準的なＣＭＯＳ製造法と同様に実施できる。
【００５９】
更に、強誘電性トランジスタ３００は接点３１０、３１１、３１２を有し、これらはソース３０２、ドレイン３０３およびゲート電極３０９に対応するように導電的に接続されている。
【００６０】
更に強誘電性トランジスタ３００はシリコン分極層３１３を有する。
【００６１】
第１の強誘電性トランジスタ１０５における状態の読み出しおよび記憶を以下に図４および図１Ｂを使用してより詳細に説明する。
【００６２】
第１段階（段階４０１）において、記憶電圧Ｖｐｐ（例示される実施態様よればＶｐｐ＝５Ｖである）を、第１の状態の記憶のために第１のワード線１０９に印加する。
【００６３】
電圧Ｖｐｐ／２またはＶｐｐ／３が非選択的な第２のワード線１１０、非選択的な第３のビット線１１３および非選択的な第４のビット線１１４に、それぞれ他の強誘電性トランジスタのゲートを介して印加される。
【００６４】
０Ｖの電圧が第１のビット線１１１および第２のビット線１１２に印加される。
【００６５】
記憶電圧Ｖｐｐの印加と同時に、ＶＤＳ＝＋３．３Ｖのドレイン−サブストレート電圧ＶＤＳを他の強誘電性トランジスタ１０６、１０７、１０８に印加し、これらを不正状態変化から保護する（段階４０２）。選択的な実施態様において、ドレイン−サブストレート電圧ＶＤＳ＝＋３．３Ｖをメモリマトリクス１００中の全ての強誘電性トランジスタに持続的に印加してよい。ドレイン−サブストレート電圧ＶＤＳ＝＋３．３Ｖの印加は、それぞれの強誘電性トランジスタ１０５、１０６、１０７、１０８の基板に電圧源１２８、１２９、１３０、１３１によって図１Ａに図示されている。
【００６６】
更なる段階（段階４０３）において、第１の強誘電性トランジスタ１０５の状態を読み出す。この読み出しは、第１のワード線１０９にＶｒｒ＝２．６Ｖの読み出し電圧Ｖｒｒを印加し、かつ第２のビット線１１２にＶｓｓ＝０．１Ｖの電圧Ｖｓｓを印加することによって行う。
【００６７】
読み出し電圧が前記のものより高く選択される場合、他の強誘電性トランジスタ１０６、１０７、１０８を保護するために更なる段階（段階４０４）において再度、読み出しプロセスと同時に他の強誘電性トランジスタ１０６、１０７、１０８のドレイン−サブストレート電圧ＶＤＳをＶＤＳ＝＋３．３Ｖの値まで印加することがある。前記のように、選択的な実施態様においてＶＤＳ＝＋３．３Ｖのドレイン−サブストレート電圧をメモリマトリクス１００中の全ての強誘電性トランジスタに持続的に印加することがある。
【００６８】
第１の強誘電性トランジスタ１０５における第１の状態の消去は、第１の強誘電性トランジスタ１０５における第２の状態の記憶と見なすことができる。この消去は第１のビット線１１１および第２のビット線１１２に記憶電圧Ｖｐｐを印加することによって行われる。
【００６９】
この場合、０Ｖの電圧が第１のワード線１０９に印加される。有利には一定のＶＤＳ＝＋３．３Ｖのドレイン−サブストレート電圧ＶＤＳをもう一度、他の強誘電性トランジスタ１０６、１０７、１０８を保護するために印加する。
【００７０】
第１の強誘電性１０５に第１の状態１５０を記憶させるため、第１の強誘電性トランジスタ１０５に第２の状態１５１を記憶させるため、かつ第１の強誘電性トランジスタ１０５から状態１５２を読み出すための種々の印加電圧を図１Ｂにおいて表の形で示す。
【００７１】
適当なドレイン−サブストレート電圧の印加によって達成される強誘電性トランジスタの閾値電圧の増大を図５および図６を使用して説明する。
【００７２】
図５は、強誘電性トランジスタの閾値電圧が高められている場合において、強誘電性トランジスタのゲートにおける強誘電性分極５０１のプロフィール５００をゲート電圧５０２の関数として示している。このことはこの実施態様によればドレイン−サブストレート電圧を一時的または持続的に、それぞれの他の強誘電性トランジスタ１０６、１０７、１０８へ、またはメモリマトリクス１００中の全ての強誘電性トランジスタへ印加することにより達成される。
【００７３】
得られるヒステリシス曲線５０３においては２つのプラトー領域５０４、５０５が生じる。ここでは障害電圧のため、他の強誘電性トランジスタ１０６、１０７、１０８（これらのトランジスタは、ヒステリシス曲線５０３における第１の識別可能な分極状態５０６によって示される第１の状態にある）におけるゲート電圧ＶＧＳが増大しても、ドレイン−サブストレート電圧が十分に高い場合には、妨害電圧が印加されてもヒステリシス曲線５０３は通常、第１のプラトー領域５０４においてただ１つの分極状態を取る。これは第２の識別可能な分極状態５０７で表されている。
【００７４】
それぞれの強誘電性トランジスタがヒステリシス曲線５０３に第３の識別可能な分極状態５０８によって示されているような第２の状態にあるときに、妨害電圧が印加されても、同様に十分に高いドレイン−サブストレート電圧が印加されていて、従って第２のプラトー領域５０５が従って十分に広い場合には、第２のプラトー領域５０５にあるただ１つの状態をとる。これは第４の識別可能な分極状態５０９によって表される
図６から理解できるように、第２の識別可能な分極状態５０７および第４の識別可能な分極状態５０９は互いに識別可能である。この識別は、ゲート電圧ＶＧＳの関数としてのドレイン−ソース電流ＩＤＳの種々の出力特性６０１、６０２に基づき可能である。それというのも第１の出力特性６０１は第２の識別可能な分極状態５０７に起因し、かつ第２の出力特性６０２は第４の識別可能な分極状態５０９に起因するからである。
【００７５】
したがって、妨害電圧の結果として生じる第２の識別可能な分極状態５０７でさえも、妨害電圧により生じる第４の識別可能な分極状態５０９から電気的になおも識別可能である。
【００７６】
従って本発明は、ドレイン−サブストレート電圧を印加することにより、相応の強誘電性トランジスタのヒステリシス曲線をプラトー領域がヒステリシス曲線中に形成されるように変化させるものであり、このことにより互いに電気的に識別不可能な未定義の分極状態の発生を回避するものであると理解することができる。
【００７７】
前記の実施態様に関連する幾つかの選択肢を以下でより詳細に説明する。
【００７８】
本発明は前記のメモリマトリクスの特定の形状に限定されるものではなく、特に４つのメモリセルを有するメモリマトリクスに限定されるものではない。本発明は任意の所望の配置のメモリマトリクスおよび任意の所望の幾つかのメモリセル、すなわちメモリマトリクスとして強誘電性トランジスタで使用できる。
【００７９】
更にメモリセルは幾つかのトランジスタ、特に幾つかの強誘電性トランジスタからなってよい。
【００８０】
以下の文献は本明細書中で引用されている。
【００８１】
【外１】
【図面の簡単な説明】
【図１】図１Ａは、それぞれ１つの強誘電性トランジスタを有する４つのメモリセルを有するメモリマトリクス（図１Ａ）を示しており、かつ本発明の１つの実施態様によるメモリセル中の状態を読み出すか、またはそこに記憶させる場合にメモリマトリクスの線に印加される相応の電圧を示す表（図１Ｂ）を示している。
【図２】図２は従来技術による強誘電性トランジスタから状態を読み出すか、またはそこに記憶させる場合に印加されるゲート電圧の関数として、慣用の強誘電性トランジスタのゲートにおける強誘電性分極のプロフィールを説明するダイアグラムを示している。
【図３】図３は本発明の例示される実施態様による強誘電性トランジスタの略図を示している。
【図４】図４は本発明の例示される実施態様による強誘電性トランジスタから状態を読み出すか、またはそこに記憶させるための個々の段階を説明するフローチャートを示している。
【図５】図５は本発明の例示される１つの実施態様による強誘電性トランジスタから状態を読み出すか、またはそこに記憶させる場合に印加されるゲート電圧の関数としての、慣用の強誘電性トランジスタのゲートにおける強誘電性分極のプロフィールを説明するダイアグラムを示している。
【図６】図６は本発明の例示される１つの実施態様による強誘電性トランジスタの出力特性を示している。
【符号の説明】
１００ メモリマトリクス、 １０１、１０２、１０３、１０４ メモリセル、 １０５ 第１の強誘電性トランジスタ、 １０６ 第２の強誘電性トランジスタ、 １０７ 第３の強誘電性トランジスタ、 １０８ 第４の強誘電性トランジスタ、 １０９ 第１のワード線、 １１０ 第２のワード線、 １１１ 第１のビット線、 １１２ 第２のビット線、 １１３ 第３のビット線、 １１４ 第４のビット線、 １１５ 第１の強誘電性トランジスタのゲート、 １１６ 第２の強誘電性トランジスタのゲート、 １１７ 第３の強誘電性トランジスタのゲート、 １１８ 第４の強誘電性トランジスタのゲート１１８、 １１９ 第１の強誘電性トランジスタのソース、 １２０ 第３の強誘電性トランジスタのソース、 １２１ 第１の強誘電性トランジスタのドレイン、 １２２第３の強誘電性トランジスタのドレイン、 １２３ 第２の強誘電性トランジスタのソース、 １２４ 第４の強誘電性トランジスタのソース、 １２５ 第２の強誘電性トランジスタのドレイン、 １２６ 第４の強誘電性トランジスタのドレイン、 １２７ 読み出し／記憶制御装置、 １２８ 第１の強誘電性トランジスタの電圧源、 １２９ 第２の強誘電性トランジスタの電圧源、 １３０ 第３の強誘電性トランジスタの電圧源、 １３１ 第４の強誘電性トランジスタの電圧源、 １５０ 第１の強誘電性トランジスタにおける第１の状態のメモリへの電圧、 １５１ 第１の強誘電性トランジスタにおける第２の状態のメモリへの電圧、 １５２ 第１の強誘電性トランジスタからの状態の読み出し、２００ ゲート電圧による強誘電性トランジスタのゲートにおける強誘電性分極のプロフィール、 ２０１ 強誘電性トランジスタのゲートにおける強誘電性分極、 ２０２ ゲート電圧、 ２０３ ヒステリシス曲線、 ２０４ 第１の安定分極状態、 ２０５ 第２の安定分極状態、 ２０６ 第１の識別不可能な分極状態、 ２０７ 第２の識別不可能な分極状態、 ３００ 強誘電性トランジスタ、 ３０１ 基板、 ３０２ ソース領域、 ３０３ ドレイン領域、 ３０４、３０５ 酸化ケイ素領域、 ３０６ ポリシリコン領域、 ３０７ ポリシリコン領域、 ３０８ 酸化ケイ素層、 ３０９ 金属層、 ３１０ 強誘電性中間層、 ３１１ チャネル領域、 ３１２ ゲート領域、 ３１３ 保護領域、 ４０１ 第１のワード線への記憶電圧の印加、 ４０２ 記憶電圧の印加と同時の他の強誘電性トランジスタへのドレイン−サブストレート電圧の印加、 ４０３ 第１のワード線への読み出し電圧の印加、 ４０４ 読み出し電圧の印加と同時の他の強誘電性トランジスタへのドレイン−サブストレート電圧の印加、 ５００ ゲート電圧による強誘電性トランジスタのゲートにおける強誘電性分極のプロフィール、 ５０１ 強誘電性トランジスタのゲートにおける強誘電性分極、 ５０２ ゲート電圧、 ５０３ ヒステリシス曲線、 ５０４、５０５ プラトー領域、 ５０６ 第１の識別可能な分極状態、 ５０７ 第２の識別可能な分極状態、 ５０８ 第３の識別可能な分極状態、 ５０９ 第４の識別可能な分極状態、 ６０１ 第１の出力特性、 ６０２ 第２の出力特性
Claims (8)
- メモリマトリクスに配置されている第１のメモリセルの強誘電性トランジスタから状態を読み出し、または該強誘電性トランジスタに状態を記憶させる方法であって、
前記メモリマトリクスは、前記第１のメモリセルと隣り合いかつ別の強誘電性トランジスタを備えた別の複数のメモリセルを有する形式の方法において、
状態を第１のメモリセルの強誘電性トランジスタから読み出すか、または当該の第１のメモリセルの強誘電性トランジスタに記憶し、
同時に前記のメモリマトリクスにて隣り合うメモリセルの別の強誘電性トランジスタにドレイン−サブストレート電圧を印加して、当該の隣り合うメモリセルの強誘電性トランジスタの閾値電圧を上昇させることを特徴とする、
強誘電性トランジスタから状態を読み出し、または該強誘電性トランジスタに状態を記憶させる方法。 - 前記の状態を読み出すまたは記憶するため、強誘電性トランジスタのゲート電極に読み出し／記憶電圧を印加することによって、状態を強誘電性トランジスタから読み出しまたは強誘電性トランジスタに記憶する、
請求項１記載の方法。 - 複数のトランジスタを、メモリマトリクス中の少なくとも１つのメモリセルに使用する、請求項１記載の方法。
- 約±３．３ボルトの電圧を、ドレイン−サブストレート電圧として使用する、請求項１記載の方法。
- メモリマトリクスにおいて、
該メモリマトリクスは、複数のメモリセルと、読み出し／記憶制御装置とを有しており、
前記複数のメモリセルは相互に接続されており、かつメモリセルの少なくとも一部は少なくとも１つの強誘電性トランジスタを有し、
前記読み出し／記憶制御装置を構成して、読み出し電圧または書き込み電圧を印加することによってそれぞれ、第１のメモリセルにおける強誘電性トランジスタから状態を読み出すか、または第１のメモリルセルにおける強誘電性トランジスタに状態を記憶させ、またメモリマトリクスにおける隣接メモリセルの強誘電性トランジスタにドレイン−サブストレート電圧を印加することによって、前記の第１のメモリセルと隣り合う複数のメモリセルの強誘電性トランジスタの閾値電圧を上昇させるようにしたことを特徴とする
メモリマトリクス。 - 読み出し／記憶制御装置は、読み出し／記憶電圧が強誘電性トランジスタのゲート電極に、状態の読み出しまたは記憶のために印加されるように構成されている、請求項５記載のメモリマトリクス。
- メモリマトリクス中の少なくとも１つのメモリセルが複数のトランジスタを有している、請求項５記載のメモリマトリクス。
- 読み出し／記憶制御装置は、約±３．３ボルトの電圧がドレイン−サブストレート電圧として使用されるように構成されている、請求項５記載のメモリマトリクス。
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