TWI503825B - 低臨界電壓之反熔絲裝置 - Google Patents

低臨界電壓之反熔絲裝置 Download PDF

Info

Publication number
TWI503825B
TWI503825B TW097143418A TW97143418A TWI503825B TW I503825 B TWI503825 B TW I503825B TW 097143418 A TW097143418 A TW 097143418A TW 97143418 A TW97143418 A TW 97143418A TW I503825 B TWI503825 B TW I503825B
Authority
TW
Taiwan
Prior art keywords
oxide
gate oxide
transistor
fuse
wells
Prior art date
Application number
TW097143418A
Other languages
English (en)
Other versions
TW200943304A (en
Inventor
Wlodek Kurjanowicz
Original Assignee
Sidense Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sidense Corp filed Critical Sidense Corp
Publication of TW200943304A publication Critical patent/TW200943304A/zh
Application granted granted Critical
Publication of TWI503825B publication Critical patent/TWI503825B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Read Only Memory (AREA)

Description

低臨界電壓之反熔絲裝置
本發明大體上有關於非揮發性記憶體。更明確而言，本發明有關於反熔絲裝置。
以下敘述內容中，「MOS」一詞意指任何FET或MIS電晶體、半電晶體或電容結構。為了簡化說明文中實施例，當文中提及閘極氧化物時，應能了解到其包括多種介電材料、氧化物或是氧化物和介電材料的組合。
在過去30年來，反熔絲技術(anti-fuse technology(引起許多發明家、IC設計者與製造商的注意。反熔絲是一種可改變導電狀態的結構，或者換句話說，是一種可從不導電狀態變成導電狀態的電子裝置。也就是說，可回應電應力(electric stress)使該雙態為高電阻和低電阻其中一者。反熔絲裝置可設置在一記憶陣列中，而形成周知的單次編程式(OTP)記憶體。
目前的反熔絲技術發展專注在三維薄膜結構和特殊的金屬間材料(inter-metal material)。此種反熔絲技術需要標準CMOS製程無法提供額外的處理步驟，因此阻礙了反熔絲在VLSI和ASIC設計中的應用，而可編程能力能有助於克服裝置壽命週期不斷縮短以及研發費用持續提高的問題。因此，業界需要一種可使用標準CMOS製程製造的可靠反熔絲結構。
在美國專利6667902號(潘姓專利權人)中揭露一種可利用標準CMOS製程製造的反熔絲記憶胞。潘姓專利權人試圖藉由導入連接電容且與字元線平行的多條「列程式線(row program line)」來改善典型平面DRAM類的反熔絲陣列。若被解碼，該些列程式線能使存取電晶體暴露於高編程電壓的情況減至最小，否則將產生已被編程的記憶胞。潘姓專利權人進一步在美國專利6671040號中藉著添加一可變電壓控制性編程電流(variable voltage controlling programming current)來改善其記憶胞陣列，且宣稱可控制閘極氧化物的崩潰程度，而可用於多階段式或類比儲存應用中。
第1圖為潘姓專利權人所揭露之反熔絲記憶胞的電路圖，第2與3圖則分別顯示第1圖之反熔絲記憶胞的平面圖與截面圖。第1圖之反熔絲記憶胞包含一傳通電晶體或存取電晶體10，用以將一位元線BL連接至反熔絲裝置12的底板。反熔絲裝置是一種閘極介電崩潰式的反熔絲裝置(gate dielectric breakdown based antifuse device)。字元線WL連接至存取電晶體10的閘極，以開啟該存取電晶體10，並且一胞板電壓Vcp連接至反熔絲裝置12的頂板，用以編程(programming，或稱程式化)反熔絲裝置12。
從第2與3圖可看出存取電晶體10以及反熔絲裝置12的佈局非常直接簡單。存取電晶體10的閘極14以及反熔絲裝置12的頂板16建構成具有相同的多晶矽層，該多晶矽層延伸整個主動區18。在主動區18中，每個多晶矽層下形成有一薄閘極氧化物20，亦稱為閘極介電質，用以將多晶矽層與下方的主動區電性隔離開來。在閘極14的兩側上是擴散區22與24，其中擴散區24連接至一位元線。雖然圖中未示出，但該領域中的習知技藝者將能了解到可應用例如側壁間隙壁形成製程、輕摻雜擴散(LDD)與擴散技術以及閘極矽化製程等標準CMOS處理製程來製造之。雖然廣泛使用典型的單一電晶體及電容胞結構，但為了節省半導體陣列面積以獲得高密度裝置，更希望使用唯有電晶體的反熔絲胞。此種唯電晶反熔絲裝置不僅可靠並且可利用低成本的CMOS製程來簡單製造。
業界中逐漸普遍使用閘極介電崩潰式反熔絲裝置作為較佳的單次編程(OTP)或仿多次編程式(emulated multiple time programmable，MTP)非揮發性記憶裝置。此類用於記憶體陣列中或作為單獨編程胞的反熔絲裝置是由至少兩個區域所構成。第一區域是高電壓崩潰區，第二區域則是低電壓崩潰區(或反熔絲區)。
第4圖顯示第1圖之反熔絲記憶胞之改良態樣的截面圖。如同第1圖之反熔絲記憶胞般，第4圖繪示一雙電晶體式反熔絲記憶胞30，其由一存取電晶體與一反熔絲電晶體串聯而成。存取電晶體包含位在一厚閘極氧化物34上的多晶矽閘極32，而該厚閘極氧化物34本身形成在通道36上。通道36的左側是一擴散區38，其連接至一位元線接觸窗40。通道36的右側是與反熔絲電晶體共用的共同擴散區42。反熔絲電晶體包含位於一薄閘極氧化物46上的多晶矽閘極44，而薄閘極氧化物46本身形成在通道48上。厚閘極氧化物34可相當於用於高電壓電晶體的閘極氧化物，同時薄閘極氧化物46可相當於用於低電壓電晶體的閘極氧化物。可獨立控制多晶矽閘極32與44，或是彼此相連接。例如，多晶矽閘極32連接至一字元線，且多晶矽閘極44能連接至一受控制的胞板電壓(Vcp)。兩個擴散區38和42可具有多個LDD區，可根據所使用的操作電壓來決定該些LDD區具有相同摻雜或不同摻雜。形成厚的場氧化物或淺溝渠隔離(STI)氧化物54和56，以將該記憶胞與其他的記憶胞及/或核心電路電晶體絕緣開來。在2007年6月13日申請的共有美國專利申請案11/762552號中描述另一種可用於非揮發性記憶陣列中的雙電晶體式反熔絲記憶胞。在進行編程操作過程中，在有大電場存在的情況下，該薄閘極氧化物46會崩潰，因而提高通道18和多晶矽閘極44之間產生電性傳導連接。電性傳導連接亦可稱為導電連結(conductive link)或反熔絲(anti-fuse)。
利用標準CMOS製程所製造的此反熔絲裝置使用高電壓(HV)或輸入/輸出(I/O)電晶體以及低電壓(LV)或核心電晶體，以分別實現厚介電區和薄介電區。HV和LV電晶體的製造包括諸如形成以及臨界電壓(Vt)調整佈植等多個製程步驟。
該領域中的習知技藝者將可了解到HV電晶體典型用於I/O電路中，例如輸入與輸出緩衝區，或是在需要比核心區域要低的漏電及/或較高操作電壓的電路中，在核心區域中可能使用LV電晶體。另一方面，LV電晶體典型作為核心電路電晶體，例如用於需要高速切換性能的電路。由於HV或LV電晶體是設計用於特殊應用，因此其電性特性是不同的。在雙電晶體式反熔絲記憶胞中，期望將由多晶矽閘極44所構成之反熔絲裝置的Vt減至最小。因此，使用LV電晶體製程來形成該反熔絲裝置。如第4圖所示，由多晶矽閘極44所構成之反熔絲裝置是形成在一低電壓p型井(P井-LV)50中，該低電壓p型井50具有特殊設定以用於LV電晶體的摻雜濃度、Vt佈值物以及閘極氧化物厚度。由多晶矽閘極32所構成的傳通閘極(pass gate)形成在一高電壓p型井(P井-HV)52中，該高電壓p型井52具有特殊設定以用於HV電晶體的摻雜濃度、Vt佈值物以及閘極氧化物厚度。因此，反熔絲裝置的Vt將與核心電路電晶體的Vt相同。
減少任何記憶體之成本的推動因素是記憶體陣列面積。相較於單電晶體式記憶胞而言(例如快閃記憶胞)，第4圖之雙電晶體式反熔絲記憶胞30是一種相對大型的記憶胞。單電晶體式反熔絲記憶胞揭示於共有的美國專利案7402855號中。
第5圖是美國專利案7402855號所揭示之單電晶體式反熔絲記憶胞的截面圖。反熔絲電晶體60包含形成在基材通道區64上的變化厚度閘極氧化物62、多晶矽閘極66、多個側壁間隙壁68、場氧化物區70、擴散區72以及位在擴散驅72中的LDD區74。圖中顯示位元線接觸窗76電性接觸該擴散區72。該變化厚度閘極氧化物62由一厚閘極氧化物和一薄閘極氧化物所構成，使得一部分的通道長度被厚閘極氧化物覆蓋住，並且其餘的通道長度則被薄閘極氧化物所覆蓋。因此，薄閘極氧化物的部分相當於單電晶體式反熔絲記憶胞的反熔絲裝置部分，而厚閘極氧化物的部分則相當於單電晶體反熔絲記憶胞的存取電晶體部分。通常，薄閘極氧化物是可能發生氧化物崩潰的區域。另一方面，與擴散區72相接的厚閘極氧化物邊緣界定出避免閘極氧化物崩潰的存取邊緣，並且閘極66與與擴散區72之間的電流則會流動以用於已編程的反熔絲電晶體。雖然厚閘氧化物部分延伸進入通道區的距離是取決遮罩等級，該厚氧化物部分較佳至少與同一晶片上之高電壓電晶體的最小長度等長。
在示出的範例中，擴散區72透過位元線接觸窗76連接至一位元線，或對於來自多晶矽閘極66之電流靈敏的其他連線，且擴散區72可經過摻雜以承載編程電壓或電流。此擴散區72形成在鄰近該變化厚度閘極氧化物62的厚氧化物部分之處。為了進一步保護反熔絲電晶體60的邊緣不受高電壓損害或發生漏電電流，可在製造過程中導入電阻器保護氧化物(PRO，亦可稱為金屬矽化物保護氧化層)，以進一步將金屬顆粒與側壁間隙壁68的邊緣間隔開來。較佳可在矽化製程中使用PRO，以避免一部分的擴散區72和一部分的多晶矽閘極66被矽化。已知金屬矽化物電晶體具有較高的漏電電流，從而具有較低的崩潰電壓。因此，若具有非金屬矽化物的擴散區72將可降低漏電。擴散區72可能進行摻雜形成相同或不同的擴散分布，以用於低電壓電晶體或高電壓電晶體或兩者的組合。
同樣地，期望能將位在變化厚度閘極氧化物63之薄閘極氧化物部分上的多晶矽閘極66所界定出之反熔絲裝置的Vt減至最小。因此，使用LV電晶體製程來形成該反熔絲裝置。如第5圖所示範者，由位在薄閘極氧化物部分上之多晶矽閘極66所構成的反熔絲裝置是形成在低電壓p型井(P井-LV)78中，該低電壓p型井具有為了LV電晶體而特殊設定的摻雜濃度、Vt佈值以及閘極氧化物厚度。由位在變化厚度閘極氧化物62之厚閘極氧化物部分上之多晶矽閘極66所構成的傳通閘極則形成在高電壓p型井(P井-HV)80中，該高電壓P型井具有為了HV電晶體而特殊設定的摻雜濃度、Vt佈值以及閘極氧化物厚度。因此，反熔絲裝置的Vt將與核心電路電晶體的Vt相同。
不幸的是，半導體裝置製造商可能具有用來製造技藝裝置核心電路之LV電晶體製程的多種集合類型(set type)，其中依據電路應用或功能的不同，其Vt控制佈值也不相同。半導體記憶裝置通常具有三個電路區。其一是將與半導體記憶裝置封裝插銷連接的I/O電路。其二是例如包括任何邏輯與控制電路的核心電路。其三則是含有多個記憶胞的記憶陣列。加上此問題，事實就是反熔絲通常是根據特定的LV電晶體製程所設計的，也就表示如果依據特定LV電晶體製程來製造該反熔絲裝置的話，則必須檢驗該反熔絲裝置能正常運作。如果製造商沒有適合用於該設計的LV電晶體製程的話，為了符合目前可取得的製程，必須重新設計反熔絲裝置。重新設計造成費用大幅提高。而當製造商引進新一代的製程時，又必須再次重新設計，以符合新的製造技術節點。例如，45奈米技術節點與20奈米技術節點的LV製程可能就不相同。
第5圖之反熔絲電晶體60的另一問題是在佈植井78和80時所帶來的遮罩對準誤差。由於變化厚度閘極氧化物66的薄閘極氧化物部分較小，任何遮罩對準誤差都將變得很明顯。這代表著可能會在厚閘極氧化物部分的下方形成太多井78，或是在薄閘極氧化物部分的下方形成太少井78。不論任何一種情況，都可能形成影響單電晶體式反熔絲記憶胞的正常運作。
另一重要議題則是反熔絲記憶裝置的可靠性，更明確而言是薄閘極氧化物的品質。薄閘極氧化物的品質會因為例如下方通道表面的狀況、通道表面處之摻雜物的均勻度和濃度以及佈植傷害等因素而受影響。通常，反熔絲裝置經歷越多製程步驟，製造出有缺陷之反熔絲裝置的機率越高。由於經過終端使用者製造之後的反熔絲記憶裝置已被編程，因此在編程之前，難以對該反熔絲記憶裝置的可靠度進行測試。也由於不慎被編程的反熔絲裝置或無法進行編程的反熔絲裝置都將造成系統故障，因此必須使薄閘極氧化物的品質提升到最大。在汽車工業中，這類故障可能造成災難性的後果。
有鑑於此，難以利用現有的CMOS製程製造出一致的低Vt反熔絲裝置。因此，希望能提供一種具有最小臨界電壓(Vt)同時又能簡單且低成本製造的反熔絲記憶胞。
本發明一目的是緩減或解決習知反熔絲技藝裝置的至少一缺點。
在第一態樣中，本發名提供一種記憶裝置。該記憶裝置包含一記憶陣列，且記憶陣列中含有多個反熔絲記憶胞以及一核心電晶體。每個反熔絲記憶胞都包含一存取電晶體和一反熔絲裝置。存取電晶體具有一形成在高電壓井中的厚閘極氧化物，該高電壓井可為n型和p型其中一型。反熔絲裝置具有一形成在高電壓井中的薄閘極氧化物，其中薄閘極氧化物的厚度小於厚閘極氧化物的厚度。核心電晶體具有一閘極氧化物，其厚度相當於該薄閘極氧化物，該核心電晶體形成在與該高電壓井同型的一低電壓井中。根據本發明態樣的多個實施例，在實質上與該高電壓井同型且相同摻雜分布(profile)的另一井中形成多個輸入/輸出電晶體，反熔絲裝置的臨界電壓低於該核心電晶體的臨界電壓，並且該厚閘極氧化物包含一中間氧化物，且該薄閘極氧化物沉積在該中間氧化物上。
在另一實施例中，薄閘極氧化物是熱成長在第一井的基材表面上，並且該厚閘極氧化物包含一中間氧化物，並且該熱成長氧化物位在該中間氧化物和基材表面之間。在又一實施例中，存取電晶體包含一第一擴散區和一第二擴散區，該第一擴散區電性連接至一位元線，且該第二擴散區電性連接至該反熔絲裝置，其中該存取電晶體的臨界電壓大於該核心電晶體和該反熔絲裝置的臨界電壓。在本發明實施例中，反熔絲裝置具有一變化厚度閘極氧化物，該變化厚度閘極氧化物具有一薄部分與一厚部分，該薄部分相當於該薄閘極氧化物，該厚部分相當於該厚閘極氧化物，使得該變化厚度閘極氧化物形成在單一個多晶矽閘極下方。此外，位於存取電晶體厚閘極氧化物以及可變厚度閘極氧化物之厚部分下方的多個通道區具有實質相同的Vt佈植。在又另一實施例中，存取電晶體的厚閘極氧化物相當於該變化厚度閘極氧化物的厚部分，以及該反熔絲裝置的薄閘極氧化物相當於該變化厚度閘極氧化物的薄部分，使得變化厚度閘極氧化物形成在單一個多晶矽閘極的下方。在此實施例中，反熔絲電晶體的臨界電壓低於存取電晶體和核心電晶體的臨界電壓。
在第二態樣中，本發名提供一種製造記憶裝置的方法。該方法包括：在一記憶陣列電路區中佈植多個第一井，且該些第一井可為n型和p型其中一型；在一核心電路區中佈植多個第二井，且該些第二井與該些第一井同型；形成一第一氧化物，以用於該記憶陣列電路區之該些第一井中的多個存取電晶體；以及，同時形成一第二氧化物，以用於該核心電路區之該些第二井中的多個核心電晶體和該記憶陣列電路區之該些第一井中的多個反熔絲裝置。在一實施例中，該些第一井是高電壓井，該些第二井是低電壓井。在另一實施例中，該同時形成的步驟包括於正在形成該第二氧化物的時候，增加該第一氧化物的厚度，該第二氧化物相當於該些反熔絲裝置的薄閘極氧化物。在此實施例中，該增加步驟包括同時在一基材表面上以及在該第一氧化物上沉積該第二氧化物，該第一氧化物和第二氧化物結合形成該些存取電晶體的厚閘極氧化物。或者，該增加步驟包括同時在一基材表面上以及該第一氧化物下方熱成長該第二氧化物，該第一氧化物和該第二氧化物結合形成該些存取電晶體的厚閘極氧化物。
在本發明態樣的又一實施例中，該方法更包括將該些第一井暴露於一高臨界電壓調整佈植，以調整該些存取電晶體和該些反熔絲裝置的臨界電壓。或者，該方法更包括將該些第一井暴露於一高臨界電壓調整佈植，以調整該些存取電晶體和該些反熔絲裝置的臨界電壓，同時遮住對應於該些反熔絲裝置的多個通道區，以避免受到該高臨界電壓調整佈植的佈植。或者，該方法更包括將該些第二井暴露於一低臨界電壓調整佈植，以調整該些核心電晶體的臨界電壓，同時避免該些反熔絲電晶體暴露於該低臨界電壓調整佈植。
根據另一實施例，佈植該些第一井的步驟包括同時在一輸入/輸出電路區中佈植該些第一井，並且該形成第一氧化物的步驟包括同時在該輸入/輸出電路區的該些第一井中形成多個輸入/輸出電晶體的第一氧化物。該增加步驟包括在該些輸入/輸出電晶體的第一氧化物上沉基該第二氧化物，該第一氧化物與該第二氧化物結合形成該些輸入/輸出電晶體的厚閘極氧化物。該暴露步驟可能包括將該些第一井暴露於一高臨界電壓調整佈植，以調整該些存取電晶體、該些反熔絲裝置以及該些輸入/輸出電晶體的臨界電壓。可能包含將該些第二井暴露於一低臨界電壓調整佈植以調整該些核心電晶體隻臨界電壓的步驟。
在一第三態樣中，本發明提供一種記憶裝置。該記憶裝置包含多個反熔絲記憶胞、多個輸入/輸出電晶體以及多個核心電晶體。該些反熔絲記憶胞位於一記憶陣列電路區中的多個第一井內，該些第一井為n型和p型其中一型。該些輸入/輸出電晶體位於一輸入/輸出區的該些第一井中。該些核心電晶體位於一核心電路區內的多個第二井中，該些第二井與該些第一井同型但具有與該些第一井不同的分布(profile)。根據第三態樣的多個實施例，每個反熔絲記憶胞包含一存取電晶體和一反熔絲裝置，並且存取電晶體以及輸入/輸出電晶體具有第一厚度的閘極氧化物。反熔絲裝置和核心電晶體具有第二厚度的閘極氧化物，且第二厚度小於第一厚度。存取電晶體以及輸入/輸出電晶體具有第一臨界電壓，反熔絲裝置則具有第二臨界電壓，且第二臨界電壓小於第一臨界電壓，以及核心電晶體具有第三臨界電壓，第三臨界電壓小於第一臨界電壓並且與該第二臨界電壓不同。
該領域中具有通常知識者在配合附圖來閱讀以下多個本發明特定實施例的說明之後，將可了解本發明的其他態樣與特徵。
本發明的多個實施例描述一種具有一反熔絲裝置的單次編程記憶胞，該反熔絲裝置具有不受核心電路製程製造技術所侷限的低臨界電壓。在一用來形成高電壓電晶體的高電壓井中形成一雙電晶體式記憶胞或是一單電晶體分割通道式記憶胞(single transistor split channel memory cell)，該雙電晶體式記憶胞具有一傳通電晶體以及一反熔絲裝置，該單電晶體分割通道式記憶胞具有一雙厚度閘極氧化物。該反熔絲裝置的臨界電壓不同於記憶裝置之核心電路中任何一個電晶體的臨界電壓，但是該反熔絲裝置的閘極氧化物厚度與核心電路中之電晶體的閘極氧化物厚度相同。傳通電晶體的臨界電壓與任何核心電路電晶體的臨界電壓都不相同，並且其閘極氧化物厚度與核心電路中任何電晶體的閘極氧化物厚度不相同。
更明確而言，本發明多個實施例可在無需使用任何額外的遮罩層或CMOS製程步驟的情況下所達成低的編程反熔絲裝置臨界電壓。此外，簡化了遮罩佈局，且將遮罩錯位(misalignment)以及閘極氧化物崩潰特性與遮罩相關的依賴性減至最小。
第6A圖是根據本發明一實施例的雙電晶體是反熔絲記憶胞之平面圖。反熔絲記憶胞100典型形成在一記憶陣列中，且包含一存取電晶體和一反熔絲電晶體。存取電晶體亦稱為傳通電晶體，其包含主動區102、位元線接觸窗104以及多晶矽閘極106。虛線107界定出將於製造過程中利用一厚閘極氧化物定義遮罩來形成厚閘極氧化物的區域。更明確而言，虛線107所圈圍的區域是將要形成厚氧化物的區域。反熔絲電晶體包含主動區102以及多晶矽閘極108。並且在該些多晶矽閘極106與108之間的主動區102中形戌一第一擴散區110，同時在多晶矽閘及106的另一側上的主動區102中形成一第二擴散區112。位元線接觸窗104與第二擴散區112電性接觸。存取電晶體和反熔絲電晶體兩者形成在一共同井114中。更明確而言，共同井114是一高電壓井，例如用於I/O電晶體的高電壓p型井。一厚閘極氧化物位於多晶矽閘極106下方且覆蓋住通道區(未示出)。一薄閘極氧化物位於多晶矽閘極108下方且覆蓋住通道區(未示出)，並且該薄閘極氧化物是將會局部崩潰而形成反熔絲的地方。
第6B圖是沿著線段B-B繪示反熔絲記憶胞100的截面圖。為了比較，第6B圖也顯示出將和反熔絲記憶胞100同樣形成在同一基材中之核心電路電晶體的截面圖。第6B圖清楚地繪出多晶矽閘極106下方的厚閘極氧化物116，以及多晶矽閘極108下方的薄閘極氧化物118。擴散區110和112具有延伸到鄰接多晶矽閘極106和108之側壁間隙壁下方的LDD區，且含有例如淺溝渠隔離(STI)120和122等場氧化物，用以將反熔絲記憶胞100與其他記憶胞或核心電路(例如核心電路電晶體130)絕緣開來。核心電路電晶體130包含一形成在薄閘極氧化物134上的多晶矽閘極132，以及擴散區136和138。擴散區具有延伸到鄰接多晶矽閘極132之側壁間隙壁下方的LDD區。核心電路電晶體130可代表用來操作記憶體陣列之核心電路中的所有電晶體，例如控制邏輯或解碼邏輯，並且形成在與井114不相同的井140中。更明確而言，由於核心電路電晶體130可能設計成高性能，因此井140將會是低電壓p型井(P井-LV)，而與高電壓p型井(P井-HV)114不相同。
以下將描述反熔絲記憶胞100的數個顯著特徵。反熔絲裝置的薄閘極氧化物118與核心電路電晶體的薄閘極氧化物134可能彼此相同，代表著薄閘極氧化物118和134具有實質相同的厚度。若在同一晶圓中存在著多種核心裝置類型(例如三閘極氧化物製程的情況)，反熔絲薄閘極氧化物118將與其中一種核心電晶體裝置的閘極氧化物相同。此外，閘極氧化物116的厚度通常與所有核心電路電晶體的閘極氧化物厚度不相同，並且通常與I/O電路電晶體的閘極氧化物厚度相同。可使用同一LV電晶體製程來同時成長薄閘極氧化物118和134。雖然薄閘極氧化物118和134是相同的，但反熔絲裝置與核心電路電晶體130的臨界電壓卻不相同。該領域中的習知技藝者了解到，核心電路電晶體130在擴散區136和138之間的通道140中具有一LV電晶體Vt佈植142，以提高來自於井140之原有Vt的臨界電壓(Vt)。然而，在厚閘極氧化物116和薄閘極氧化物118下方的通道區是暴露於相同的HV電晶體Vt調整佈植步驟中，因此會因為閘極氧化物厚度不同而產生不同的Vt佈植126和128。厚閘極氧化物116下方的通道區將會具有HV電晶體Vt佈植126，用以將I/O電晶體的Vt調整至期望值，例如0.6伏特。薄閘極氧化物118下方的通道區將具有Vt佈植128，所產生的Vt將會是厚閘極氧化物116之Vt值的一比例因子(scaled factor)。同樣地，此比例因子與厚閘極氧化物116和薄閘極氧化物118之間的厚度差異有關。或者，在HV電晶體調整佈植步驟中可遮蓋住薄閘極氧化物118下方的通道區，以避免在此區域中進行任何Vt調整佈植。因此，薄閘極氧化物部分118下方的Vt將會等於井114的原本Vt。
使用高電壓製程來製造反熔絲記憶胞的優點是高電壓CMOS製程是在引進新低電壓CMOS製程時能保持實質穩定。因此，若使用新的先進低電壓製程來製造核心電路以獲得更佳性能時，每個製程世代的反熔絲記憶胞將會具有實質穩定的特性。而無需因應低電壓製程的改變而重新設計反熔絲記憶胞。
上述示範的雙電晶體式反熔絲記憶胞100可能具有多晶矽閘極106和108，多晶矽閘極106和108彼此相連並且由一字元線來驅動，或者可如第1和2圖之雙電晶體式反熔絲記憶胞般分別使用字元線和Vcp線來個別驅動多晶矽閘極106和108。但在任一種情況中，此一記憶胞可能不適合用在藉著將記憶陣列的佔用面積減至最小來達到最小半導體使用面積的高密度應用中。在此類應用中，可使用第7A圖的單電晶體式反熔絲記憶胞。
第7A圖是根據本發明一實施例之單電晶體式反熔絲記憶胞的平面圖。反熔絲記憶胞200典型形成在一記憶陣列中，並且包含如前述美國專利7402855號之變化厚度閘極氧化層。反熔絲記憶胞200包含主動區202、位元線接觸窗204、多晶矽閘極206以及形成在主動區202中的擴散區208。位元線接觸窗205與擴散區208電性接觸。反熔絲記憶胞200形成在一共同井210中，該井210是高電壓井，例如用於I/O電晶體的高電壓p型井。共同井210可與第6B圖的共同井114相同。一變化厚度閘極氧化物位於多晶矽閘極206下方且覆蓋住通道區(未示出)。虛線211界定出將在製造製程中利用一厚閘極氧化物定義遮罩來形成厚閘極氧化物的地方。
第7B圖是沿著線段C-C繪示反熔絲記憶胞200的截面圖。為了比較，第7B圖亦顯示出與反熔絲記憶胞200形成在同一基材中的第6B圖之相同核心電路電晶體的截面圖。第7B圖清楚顯示出多晶矽閘極206下方的變化厚度閘極氧化物，其具有一厚閘極氧化物部分212和一薄閘極氧化物部分214。使用厚閘極氧化物定義遮罩211來界定出厚閘極氧化物部分212。擴散區208具有一延伸至與多晶矽閘極206相鄰之側壁間隙壁下方的LDD區，並且包含諸如淺溝渠隔離(STI)216和218等場氧化物，用以將反熔絲記憶胞200與其他記憶胞或核心電路(例如核心電路電晶體130)絕緣開來。核心電路電晶體130包含先前如第6B圖中所述相同元件編號的元件。同樣地，使核心電路電晶體130是用來操作記憶陣列之核心電路(例如控制邏輯或解碼邏輯)中的所有電晶體的代表範例，並且其形成在與井210不同的井140中。在此範例中，井140是低電壓p型井(P井-LV)，其不同於高電壓p型井(P井-HV)210。
以下將說明反熔絲記憶胞200的數個顯著特徵。變化厚度閘極氧化物的薄閘極氧化物部分214以及核心電路電晶體130的薄閘極氧化物134彼此相同，意指薄閘極氧化物214和134具有實質相同的厚度。美國專利7402855號教示在形成LV電晶體之薄閘極氧化物時，同時形成薄閘極氧化物部分214。雖然閘極氧化物214和134是相同的，反熔絲裝置與核心電路電晶體130的臨界電壓卻不相同。如前述討論的，核心電路電晶體130包含在擴散區136和138之間的通道中具有一LV電晶體Vt佈植142，以提高來自井140之原本Vt的臨界電壓(Vt)。擴散區208和STI 218之間的通道區暴露於相同的HV電晶體Vt調整佈植步驟，從而因為該變化厚度閘極氧化物的不同厚度而造成不同的Vt佈植220和222。
厚閘極氧化物部分212下方的通道區將具有HV電晶體Vt佈植220，用以將I/O電晶體的Vt調整至期望值，例如0.6伏特。薄閘極氧化物部分214下方的通道區將具有Vt佈植222，該Vt佈植222將會是厚閘極氧化物部分212之Vt的一比例因子。同樣地，此比例因子與厚閘極氧化物部分212和薄閘極氧化物部分214之間的厚度差異有關。或者，在HV電晶體調整佈植步驟中可遮蓋住薄閘極氧化物部分214下方的通道區，以避免在此區域中進行任何Vt調整佈植。因此，薄閘極氧化物部分214下方的Vt將會類似於井210之井摻雜所獲得原本Vt，但可能會因為遮罩錯位誤差所造成的HV電晶體Vt佈植而受到部分改變。反熔絲裝置的臨界電壓將比具有實質相同薄閘極氧化物厚度之核心電晶體的臨界電壓要低。
第8A圖顯示雙電晶體式反熔絲記憶胞的另一實施例。第8A圖是根據本發明實施例之雙電晶體式反熔絲記憶胞的平面圖。反熔絲記憶胞300典型形成在一記憶陣列中，且包含一存取電晶體和一反熔絲電晶體。存取電晶體如同第6A圖中所示者，並且包含主動區302、位元線接觸窗304與多晶矽閘極306。反熔絲電晶體可具有與第7A圖所示者相同的一變化厚度閘極氧化物，並且包含主動區302和多晶矽閘極308。第一擴散區310形成在介於多晶矽閘極306和308之間的主動區302中，同時第二擴散區312形成在多晶矽閘極306另一側上的主動區302中。位元線接觸窗305與第二擴散區312電性接觸。存取電晶體和反熔絲電晶體兩者形成在一共同井314中。更明確而言，共同井314是高電壓井，例如用於I/O電晶體的高電壓p型井。虛線315界定出將於製造過程中利用一厚閘極氧化物定義遮罩來形成厚閘極氧化物的區域。厚閘極氧化物位於多晶矽閘極306下方且覆蓋住通道區(未示出)。
第8B圖是沿著線段D-D繪示反熔絲記憶胞300的截面圖。為了做個比較，第8B圖亦顯示將與反熔絲記憶胞300形成在同一基材中之第6B圖的相同核心電路電晶體130。第8B圖清楚顯示多晶矽閘極306下方之厚閘極氧化物316，以及多晶矽閘極308下方具有一厚閘極氧化物部分318和薄閘極氧化物部分320的該變化厚度閘極氧化物。厚閘極氧化物316和薄閘極氧化物318皆使用該厚閘極氧化物定義遮罩315所界定而言。擴散區310和312具有延伸至鄰接多晶矽閘極306和308之側壁間隙壁下方的LDD區，並且包含例如STI 322和324等場氧化物用以將反熔絲記憶胞300與其他記憶胞或核心電路(例如核心電路電晶體130)絕緣隔開來。核心電路電晶體130包含先前第6B圖所述之相同編號的元件。
以下將說明反熔絲記憶胞300的數個顯著特徵。該變化厚度閘極氧化物的薄閘極氧化物部分320以及核心電路電晶體130的薄閘極氧化物134彼此相同，代表薄閘極氧化物134和薄閘極氧化物部分320具有實質相同厚度。雖然閘極氧化物320和134是相同的，但反熔絲裝置和核心電路電晶體130的臨界電壓卻不相同。如先前所述，核心電路電晶體130在擴散區136和138之間的通道140中包含一LV電晶體Vt佈植142，以提高來自井140之原本Vt的Vt。介於擴散區310和STI 324之間的通道區暴露於相同的HV電晶體Vt調整佈植步驟中，且因該變化厚度閘極氧化物的厚度差異而產生不同的Vt佈植326和328。厚閘極氧化物部分318下方的通道區將具有HV電晶體Vt佈植326，用以將I/O電晶體之Vt調整至期望值，例如0.6伏特。薄閘極氧化物部分320下方的通道區將具有將具有Vt佈植328，所產生的Vt會是厚閘極氧化物部分318之Vt值的一比例因子。同樣地，此比例因子與厚閘極氧化物部分318和薄閘極氧化物部分320之間的厚度差異有關。或者，在HV電晶體調整佈植步驟中可遮蓋住薄閘極氧化物部分320下方的通道區，以避免在此區域中進行任何Vt調整佈植。因此，薄閘極氧化物部分320下方的Vt將會等於井210的原本Vt。存取電晶體的厚閘極氧化物316比核心電路中任何電晶體的閘極氧化物之厚度要厚，但是具有與I/O電晶體實質相同的HV電晶體Vt佈植330。由於該些部分318和316的閘極氧化物厚度實質相同，因此，Vt佈植320和336也將實質相同。在此實施例中，厚閘極氧化物部分318和薄閘極氧化物部分320下方的通道係暴露於相同的HV電晶體Vt佈植步驟中。
先前所示的反熔絲記憶胞是可用於雙電晶體式和單電晶體式記憶胞之可能形狀的示範範例。其他可行形狀也可用於反熔絲記憶胞，例如共有之美國專利申請案公開號2007/0257331中所示者。美國專利申請案公開號2007/0257331教示具有最小薄閘極氧化物面積的反熔絲記憶胞形狀。因此，本發明的多個實施例也可能應用於美國專利申請案公開號2007/0257331中具有不同形狀的反熔絲記憶胞。
在第6B、7B和8B圖所示的所有反熔絲記憶胞實施例中，反熔絲記憶胞的所有電晶體都是形成在相同的高電壓井中，該高電壓井可能與用於I/O電晶體的高電壓井相同。由於高電壓井本身是設計使利用STI隔開來之相鄰裝置之間的漏電減至最小，因此可忽略掉反熔絲裝置的Vt佈植。其所產生的Vt低於同一半導體基材上任何核心電路電晶體的Vt。或者，反熔絲裝置具有多個通道，該些通道暴露於與存取電晶體之厚閘極氧化物或厚閘極氧化物部分所暴露的相同高電壓Vt佈植步驟中。此造成反熔絲裝置的Vt與任何核心電路電晶體的Vt不相同，而得到較佳控制或相對較低的Vt，以及/或是因離子佈植所造成的矽損傷較少。第6B、7B和8B圖之反熔絲記憶胞的製造是使用目前製造I/O電晶體以及核心電路電晶體的CMOS製程步驟，且無需任何額外的遮罩步驟，因此可將整個半導體裝置的製造成本降至最低。
第9A至9G圖顯示形成第6B圖之反熔絲記憶胞且同時形成核心電路電晶體之CMOS製程的各個步驟。第9A至9G圖所顯示的僅是數個特定步驟，用以顯示本發明之反熔絲記憶胞實施例與核心電路電晶體之間的差異。該領域中的習知技藝者可了解到其他未示出的步驟是用來形成電晶體的多個結構。在第9A圖中，STI氧化物400形成在記憶陣列區402、核心電路區404和I/O電路區(未顯示)中。佈植遮罩406形成在核心電路區404上，並且以p型離子來轟擊未被遮罩406覆蓋而暴露出來的基材，以形成高電壓p型井。注意到亦同時形成用於I/O電晶體結構的高電壓p型井。接著，執行用於記憶陣列區402和I/O電晶體的一選用性高電壓Vt調整佈植。且注意到，若使用HV井離子佈植就可直接達成期望的Vt大小，那麼高電壓Vt調整佈植可能就非必要。或者，在植入用來形成高電壓p型井的p型離子之後，將對應於反熔絲電晶體或裝置之通道區的區域遮蓋住，使得該區域不會受到任何高電壓Vt調整佈植。
在第9B圖中，具有P井-HV佈植和高電壓Vt調整佈植408的記憶陣列區402被遮罩410所覆蓋，因此對應於核心電路區404且未被遮罩410覆蓋的暴露基材受到p型離子轟擊，以形成低電壓p型井。隨後，執行用於核心電路區404的低電壓Vt調整佈植，其在第9C圖中顯示為低電壓Vt調整佈植412。第9C圖顯示出數個製程步驟所產生結構。首先，執行一驅入步驟(drive-in step)將植入的p型離子擴散到基材中，以形成高電壓p型井414和低電壓p型井416。其二，在記憶陣列區402和核心電路區404兩者的基材上成長出一中間氧化物418。其三，在該記憶陣列區402和I/O電路區(未顯示)之選定區域中的中間氧化物418上沉積一厚閘極氧化物(OD2)定義遮罩420，用以界定該些厚閘極氧化物。在核心電路區中沒有遮罩420之處則是表示該處內將沒有高電壓電晶體形成。在接續的氧化物蝕刻步驟中，任何未被遮罩420覆蓋的中間氧化物418都會被向下蝕刻至基材表面，準備用來形成薄閘極氧化物。
在第9D圖中，薄氧化物422形成在記憶陣列區402和核心電路區404中暴露出來的基材表面上。有兩種不同技術可用來形成薄氧化物422。其中一技術顯示於第9D圖，其係將薄氧化物422熱成長在暴露的基材表面上。在此技術中，薄氧化物422也將在中間氧化物418的下方成長，而將中間氧化物418向上推而遠離基材表面。中間氧化物418下方的成長速度比基材表面上沒有中間氧化物418覆蓋之該些區域中的成長速度要慢。雖然第9D圖中沒有繪出，但熱成長的薄氧化物會將中間氧化物418舉至基材表面上方。第二種技術則是在暴露出來的基材表面以及該中間氧化物418的暴露表面上沉積薄氧化物422。在任一種情況中，所產生的厚閘極氧化物將會是該中間氧化物加上中間氧化物下方熱成長的薄氧化物或是沉積在中間氧化物頂面上之薄氧化物的總合。
由於I/O電晶體希望具有厚的閘極氧化物，因此I/O電晶體區已具有該中間氧化物418。在成長該薄氧化物422之後，在整個基材上，包括記憶陣列區402、核心電路區404以及任何I/O電晶體區上，沉積閘極多晶矽424。如第9D圖所示，閘極多晶矽424沉積在薄氧化物422和較厚的中間氧化物418上。為了界定出閘極多晶矽424的特定形狀，可在閘極多晶矽424的選定區域上沉積一閘極遮罩426。在沉積閘極遮罩426之後，將所有未被閘極遮罩426覆蓋住而暴露出來的閘極多晶矽424蝕刻掉，而在記憶陣列區402、核心電路區404和I/O電路區中留下位於薄氧化物或厚(中間)氧化物上的多晶矽閘極堆疊。
第9E圖顯示在閘極多晶矽蝕刻步驟之後所產生的三種此類堆疊，其中兩個位在記憶陣列區402中，另一個則位在核心電路區404中。在記憶陣列區402中，由位於薄氧化物422上之間極多晶矽424所構成的該堆疊是反熔絲電晶體裝置，而位於厚(中間)氧化物418上的閘極多晶矽424則是存取電晶體。舉例而言，在核心電路區404中，由位於薄氧化物422上之閘極多晶矽424所構成的該堆疊是用於邏輯電路中的低電壓電晶體。在第9E圖中，一擴散遮罩428沉積在記憶陣列區402和I/O電路區上，以允許形成LDD區(未顯示)以及核心電路區404中所有低電壓電晶體之閘極多晶矽424鄰側的多個側壁間隙壁430。在形成該些側壁間隙壁430之後，將露出的基材暴露於n型擴散佈植中，以為核心電路區404中所有的低電壓電晶體形成源極和汲極擴散區。第9F圖顯示出核心電路區404中之低電壓電晶體的LDD區432和擴散區434，並且該些LDD區432和擴散區434具有特別為低電壓電晶體所設計的濃度。
在第9F圖中，已移除擴散遮罩428，並且以另一擴散遮罩436遮蓋住核心電路區404中的低電壓電晶體。此時，對記憶陣列區402的電晶體進行LDD佈植、形成側壁間隙壁438以及進行擴散區佈植。第9G圖顯示具有LDD區440和擴散區442的已完成反熔絲記憶胞，以及核心電路區404中已完成的低電壓電晶體。第9F圖顯示記憶陣列區402中用於高電壓電晶體的LDD區440和擴散區442，並且該LDD區440和擴散區442具有為高電壓電晶體特別設計的濃度。此時，讓該裝置的所有電晶體接受n型佈植擴散退火步驟，以活化該些已佈植的摻雜物，並且修復任何佈植損傷。需了解到，第9F圖的低電壓電晶體和反熔絲記憶胞與第6B圖中的對應者相同。至此，反熔絲記憶胞和所有其他電晶體的製造已完成，並且執行後續製程步驟以形成位元線接觸窗和用來連接該些電晶體裝置的導電路線。
第9A至9G圖顯示製造雙電晶體反熔絲記憶胞和低電壓核心電路電晶體之CMOS製造製程中的示範步驟。該反熔絲電晶體和低電壓核心電路電晶體具有利用相同閘極氧化物形成製程所形成的薄閘極氧化物，但是卻具有不同的Vt佈植和有效臨界值。由於整個高電壓p井414先接受一共同高電壓Vt佈植，因此存取電晶體和反熔絲電晶體具有相同的佈植，但是具有不同的有效Vt。更明確而言，高電壓Vt佈植是欲確保具有厚閘極氧化物之存取電晶體的有效Vt是一特定值，例如0.6伏特。由於反熔絲電晶體的閘極氧化物較薄，因此其有效Vt小於0.6伏特。在另一實施例中，位於反熔絲電晶體之薄氧化物422下方的通道被禁止接受高電壓Vt佈植，因此近一步降低其有效Vt。對低電壓核心電路電晶體進行低電壓Vt佈植，以確保其有效Vt處於一特定值，例如0.6伏特。在任何情況中，反熔絲電晶體的有效Vt將永遠不同於任何低電壓核心電路電晶體的Vt。
第10A至10G圖顯示用來形成第7B圖反熔絲記憶胞且同時形成核心電路電晶體之CMOS製程中的各個步驟。第10A至10G圖所顯示的僅是數個特定步驟，用以顯示本發明之反熔絲記憶胞實施例與核心電路電晶體之間的差異。該領域中的習知技藝者可了解到其他未示出的步驟是用來形成電晶體的多個結構。在第10A圖中，STI氧化物500形成在記憶陣列區502、核心電路區504和I/O電路區(未顯示)中。佈植遮罩506形成在核心電路區504上，並且以p型離子來轟擊未被遮罩506覆蓋而暴露出來的基材，以形成高電壓p型井。注意到亦同時形成用於I/O電晶體結構的高電壓p型井。接著，執行用於記憶陣列區502和I/O電晶體的高電壓Vt調整佈植。或者，在植入用來形成高電壓p型井的p型離子之後，將對應於反熔絲裝置部分之通道區的區域遮蓋住，使得此區域不會受到任何高電壓Vt調整佈植。
在第10B圖中，具有高電壓Vt調整佈植508的記憶陣列區502被遮罩510所覆蓋，因此對應於核心電路區504且未被遮罩510覆蓋的暴露基材受到p型離子轟擊，以形成低電壓p型井。隨後，執行用於核心電路區504的低電壓Vt調整佈植，其在第10C圖中顯示為低電壓Vt調整佈植512。此時需注意到，井的形成和Vt調整佈植製程中具有多個不同變異，以下將舉出一示範製程來說明之。舉例而言，低和高電壓電晶體兩者可使用同一個井佈植，但使用不同的Vt調整佈植。或者，低和高電壓電晶體可使用兩個獨立的井佈植，但兩井可使用相同的Vt調整佈植。甚至可能省略掉某些Vt調整佈植。當低和高電壓電晶體具有其自身的井佈植和Vt調整佈植，可獲得最大的靈活度(Maximum flexibility)。此可得到對於電晶體臨界電壓的準確度和井分布輪廓的高度控制。也可能遇到在一製程中取得不同高電壓電晶體的情況，因此每種不同類型的高電壓電晶體可能具有不同的井和Vt調整佈植。為了進一步提升經濟效益，可使用現有的遮罩，例如P井或擴散(LDD)遮罩來完成Vt調整佈植。
第10C圖顯示出數個製程步驟所產生結構。首先，執行一驅入步驟，將基材中已植入的p型離子擴散形成高電壓p型井514和低電壓p型井516。其二，在記憶陣列區502和核心電路區504兩者的基材上成長出一中間氧化物518。其三，在該記憶陣列區502和I/O電路區(未顯示)之選定區域中的中間氧化物518上沉積一厚閘極氧化物(OD2)定義遮罩520，用以界定厚閘極氧化物。在核心電路區中沒有遮罩520之處則是表示該處內將沒有高電壓電晶體形成。在接續的氧化物蝕刻步驟中，任何未被遮罩520覆蓋住的中間氧化物518都會被向下蝕刻至基材表面，準備用來形成薄閘極氧化物。
在第10D圖中，薄氧化物522成長在記憶陣列區502和核心電路區504中暴露出來的基材表面上。由於I/O電晶體希望具有厚的閘極氧化物，因此I/O電晶體區將已具有該中間氧化物518。在成長該薄氧化物522之後，在整個基材上，包括記憶陣列區502、核心電路區504以及任何I/O電晶體區上，沉積閘極多晶矽524。如第10D圖所示，閘極多晶矽524沉積在薄氧化物522和較厚的中間氧化物518上。為了界定出閘極多晶矽524的特定形狀，可在閘極多晶矽524的選定區域上沉積一閘極遮罩526。需注意的是，單電晶體式反熔絲記憶胞的變化厚度閘極氧化物是由核心電路區504中之閘極遮罩526的位置所界定的。更明確而言，核心電路區504中的閘極遮罩526覆蓋住薄閘極氧化物522和較厚的中間閘極氧化物518。在沉積閘極遮罩526之後，將所有未被閘極遮罩526覆蓋住而暴露出來的閘極多晶矽524蝕刻掉，而在記憶陣列區502、核心電路區504和I/O電路區中的薄氧化物和厚(中間)氧化物上留下多晶矽閘極堆疊。
第10E圖顯示在閘極多晶矽蝕刻步驟之後所產生的兩種此類堆疊，一個堆疊位在記憶陣列區502中，一個堆疊則位在核心電路區504中。在記憶陣列區502中，由位於薄氧化物522上之閘極多晶矽524所構成的該堆疊是反熔絲電晶體裝置。在核心電路區504中，由位於薄氧化物522上之閘極多晶矽524所構成的該堆疊是用於邏輯電路中的低電壓電晶體。在第10E圖中，一擴散遮罩528沉積在記憶陣列區502和I/O電路區上，以允許形成LDD區(未顯示)以及核心電路區504中所有低電壓電晶體之閘極多晶矽524鄰側的多個側壁間隙壁530。在形成該些側壁間隙壁530之後，將露出的基材暴露於n型擴散佈植中，以為核心電路區504中所有的低電壓電晶體形成源極和汲極擴散區。第10F圖顯示出核心電路區504中之低電壓電晶體的LDD區532和擴散區534，並且該些LDD區532和擴散區534具有特別為低電壓電晶體所設計的濃度。
在第10F圖中，已移除擴散遮罩528，並且以另一擴散遮罩536遮蓋住核心電路區504中的該些低電壓電晶體。此時，對記憶陣列區502的電晶體進行LDD佈植、形成多個側壁間隙壁538以及進行擴散區佈植。第10G圖顯示具有LDD區540和擴散區542的已完成反熔絲記憶胞，以及核心電路區504中已完成的低電壓電晶體。第10G圖顯示記憶陣列區502中用於高電壓電晶體的LDD區540和擴散區542，並且該LDD區540和擴散區542具有為高電壓電晶體特別設計的濃度。此時，讓該裝置的所有電晶體接受n型佈植物擴散退火步驟，以活化該些已佈植的摻雜物，並且修復任何佈植損傷。需了解到，第10F圖的低電壓電晶體和反熔絲記憶胞與第7B圖中的對應者相同。至此，反熔絲記憶胞和所有其他電晶體的製造已完成，並且執行後續製程步驟以形成位元線接觸窗和沉積用來連接該些電晶體裝置的導電路線。
第10A至10G圖顯示製造具有變化厚度閘極氧化物之單電晶體式反熔絲記憶胞和低電壓核心電路電晶體之CMOS製造製程中的示範步驟。由該單電晶體式反熔絲電晶體和低電壓核心電路電晶體所構成的反熔絲記憶裝置具有利用相同閘極氧化物形成製程所形成的薄閘極氧化物，但是卻具有不同的Vt佈植和有效臨界值。由於整個高電壓p井514先接受一共同高電壓Vt佈植，因此單電晶體式反熔絲記憶胞之反熔絲裝置部分以及存取電晶體具有相同的佈植，但是將具有不同的有效Vt。更明確而言，高電壓Vt佈植是欲確保具有厚閘極氧化物之存取電晶體部分的有效Vt是一特定值，例如0.6伏特。由於反熔絲裝置的閘極氧化物較薄，因此其有效Vt小於0.6伏特。在另一實施例中，位於該變化厚度閘極氧化物之薄氧化物522下方的區域被禁止接受高電壓Vt佈植，因此近一步降低其有效Vt。對低電壓核心電路電晶體進行低電壓Vt佈植，以確保具有效Vt是一特定值，例如0.6伏特。在任何情況中，反熔絲裝置的有效Vt將不同於任何低電壓核心電路電晶體的Vt。
第6B和7B圖之反熔絲記憶胞的製造製程概要整理成第11圖的流程圖。於步驟600形成用於記憶陣列區之反熔絲記憶胞以及I/O電路區之電晶體的多個井，其相當於第9A和10A圖所示的製造步驟。在井的離子佈植之後，於這些井中導入Vt調整佈植，其中該Vt調整佈植是設計用於高電壓電晶體。在此範例中，該些井是設計用於高電壓電晶體。在另一實施例中，遮蔽住薄氧化物下方的多個通道區，使得該些通道區不會受到任何的Vt調整佈植。在步驟602，佈植用於核心電路區的多個井，接著進行Vt調整佈植，其相當於第9B和10N圖所示之製造步驟。在步驟604成長厚閘極氧化物，以用記憶陣列區中該些反熔絲記憶胞之I/O電晶體和存取電晶體，其相當於第9C和10C圖所示的製造步驟。接著，於步驟606成長薄閘極氧化物，已用於記憶陣列區的反熔絲電晶體/裝置以及核心電路電晶體，其相當於第9D和10D圖所示的製造步驟。步驟606可包括熱成長該薄氧化物，或沉積該薄氧化物。在任一種情況中，由於所形成的薄閘極氧化物添加至該厚閘極氧化物上，因此增加了於步驟604之厚閘極氧化物的厚度。在最後步驟608，形成所有電晶體的多晶矽閘極，並且佈植該些I/O電晶體、反熔絲記憶胞電晶體和核心電路電晶體的擴散區。此步驟相當於第9D-9F以及10D-10F圖所示的製造步驟。
前述圖式顯示出一反熔絲記憶胞與記憶陣列中其他的反熔絲記憶胞絕緣隔開。第12至14圖顯示排列在一記憶陣列中多個根據本發明實施例之反熔絲記憶胞的平面佈局圖。
第13圖為根據本發明一實施例之雙電晶體式反熔絲記憶胞記憶陣列的平面佈局。該記憶陣列700中的各個雙電晶體式反熔絲記憶胞具有兩個彼此相連的多晶矽閘極106和108，並且具有與第6A和6B圖所示之反熔絲記憶胞100相同的結構。為了保持圖式清楚，圖中僅標示出一個反熔絲記憶胞的多晶矽閘極106和108。圖中顯示記憶陣列700包含六個反熔絲記憶胞，三個配置成第一列702，另外三個配置成第二列704。第一字元線WLi連接至第一列702的反熔絲記憶胞，且第二字元線WLi+1則連接到第二列704的反熔絲記憶胞。虛線705界定出在該記憶陣列中將在製造製程中利用厚閘極氧化物定義遮罩來形成厚閘極氧化物的多個區域。在第12圖所示結構中，列702和704中的每一對記憶胞共用一共同擴散區706以及一共用位元線接觸窗708。每個位元線接觸窗連接至一不同的位元線，例如位元線BLn、BLn+1和BLn+2。所有的反熔絲記憶胞形成在井710中，根據本發明實施例，該井710是高電壓p型井。可使用第9A-9G圖所示的製造步驟來形成記憶陣列700的該些反熔絲記憶胞。
第13圖為根據本發明一實施例所做之雙電晶體式反熔絲記憶胞記憶陣列的平面佈局圖。記憶陣列800中的每個雙電晶體式反熔絲記憶胞具有獨立控制的多晶矽閘極106和108，並且具有與第6A和6B圖所示之反熔絲記憶胞100相同的結構。在記憶陣列800，使用共同的多晶矽線來形成該列中每個反熔絲記憶胞的多晶矽閘極106和108。圖中顯示記憶陣列800包含六個反熔絲記憶胞，三個配置成第一列802，另外三個配置成第二列804。第一字元線WLi連接至該列802的多個多晶矽閘極106，同時一第一胞板電壓Vcpi連接至該列802的該些多晶矽閘極108。第二字元線WLi+1連接至該列804的多個多晶矽閘極106，同時一第二胞板電壓Vcpi+1連接至該列804的該些多晶矽閘極108。虛線805界定出在該記憶陣列中將在製造製程中利用一厚閘極氧化物定義遮罩來形成厚閘極氧化物的多個區域。在第13圖所示結構中，列802和804中的每一對記憶胞共用一共同擴散區806以及一共用位元線接觸窗808。每個位元線接觸窗連接至一不同的位元線，例如位元線BLn、BLn+1和BLn+2。所有的反熔絲記憶胞形成在井810中，根據本發明實施例，該井810是高電壓p型井。可使用第9A-9G圖所示的製造步驟來形成記憶陣列800的該些反熔絲記憶胞。
第14圖為根據本發明一實施例所做之單電晶體式反熔絲記憶胞記憶陣列的平面佈局圖。記憶陣列900中的每個單電晶體式反熔絲記憶胞具有一多晶矽閘極206以及具有與第7A和7B圖所示之反熔絲記憶胞200相同的結構。在記憶陣列900中，使用共同的多晶矽線來形成該列中每個反熔絲記憶胞的多晶矽閘極206。圖中顯示記憶陣列900包含16個反熔絲記憶胞，四個配置成一列，而分別配置出第一列902、第二列904、第三列906和第四列908。多個字元線WLi、WLi+1、WLi+2和WLi+3分別連接至該些列902、904、906和908的多晶矽閘極206。虛線905界定出在該記憶陣列中將在製造製程中利用一厚閘極氧化物定義遮罩來形成厚閘極氧化物的多個區域。在第14圖所示結構中，列902和904中的每一對記憶胞共用一共同擴散區910以及一共用位元線接觸窗912。每個位元線接觸窗連接至一不同的位元線，例如位元線BLn、BLn+1、BLn+2和BLn+3。列902和904的該些反熔絲記憶胞形成在第一井914中，且列906和908的該些反熔絲記憶胞形成在第二井916中。井916和916兩者可同樣是高電壓p型井，但利用位在字元線WLi+1和WLi+2間之基材中的STI氧化物將該些井彼此隔離開來。可使用第10A-10G圖所示的製造步驟來形成記憶陣列900的該些反熔絲記憶胞。
前述實施例可用來製造ROM反熔絲裝置，例如2007年12月20日申請且共有的PCT專利申請案公開號WO2008/077240中所揭露的反熔絲裝置。WO2008/077240案教示藉著在擴散區或通道至一電壓供應器之間製造一電性連結來編程一反熔絲記憶胞。
本發明的多個實施例顯示具有反熔絲記憶裝置的雙電晶體式和單電晶體式記憶胞，並且該些反熔絲裝置的臨界電壓與低電壓核心電路電晶體的臨界電壓不同。可藉著在用於高電壓電晶體(例如I/O電晶體)的井中形成反熔絲記憶胞，同時在典型用於低電壓電晶體的井中形成核心電路電晶體。由於對記憶陣列區域中的厚閘極氧化物電晶體和薄閘極氧化物電晶體兩者施用單一個Vt調整佈植和單一個LDD佈植，因此可消除掉該些可能具有不受控制之佈植濃度以及佈植傷害的區域。相較下，使用兩種不同井的反熔絲電晶體會因為遮罩錯位造成兩個或多個佈植區域彼此重疊而具有上述缺點。因此，反熔絲電晶體或反熔絲裝置具有較高品質的薄閘極氧化物可得到較低的有效臨界電壓和電阻，進而提供良好的崩潰特性。
總結，反熔絲記憶胞的薄閘極氧化物和厚閘極氧化物或世界電區域都形成在同一井中，或是形成在同型且相同摻雜分布的井中。核心電路電晶體、I/O電晶體或兩者可使用與記憶陣列區域之該些井不相同的井摻雜分布。反熔絲記憶胞的薄與厚閘極氧化物區可接收同樣的Vt調整或是Vt控制離子佈植，但薄閘極氧化物區和核心電路區則受不同的Vt控制離子佈植。反熔絲裝置的有效Vt將比至少一個同型且具有相同閘極氧化物厚度之核心電路電晶體的Vt要低。
以上展示的示範實施例顯示出在高電壓p井中形成反熔絲記憶胞，同時在低電壓p井中形成核心電路電晶體。或者，可在高電壓n井中形成反熔絲記憶胞，同時在低電壓n井中形成核心電路電晶體。
以上敘述內容，是做為說明之用，且舉出多項細節以提供對本發明該些實施例的透徹了解。然而，該領域中的習知技藝者將了解到這些特定細節內容對於實施本發明而言並非必要。在其他實施例中，以方塊圖的形式來繪示習知的電子結構和電路，以避免混淆本發明。例如，有關於文中實施例是否實施成軟體程序、硬體電路、韌體或其組合，文中並未提供特定細節說明。
本發明的上述多個實施例僅作為示範。當可在不偏離本發明範圍的情況下，對該些特定實施例做出各種變化與修飾，且本發明範圍是由後附申請專利範圍所界定。
10．．．傳通電晶體/存取電晶體
12．．．反熔絲裝置
14．．．閘極
16．．．頂板
18．．．主動區
20．．．薄閘極氧化物
22、24．．．擴散區
30．．．雙電晶體式反熔絲記憶胞
32．．．多晶矽閘極
34．．．厚閘極氧化物
36．．．通道
38．．．擴散區
40．．．位元線接觸窗
42．．．共同擴散區
44．．．多晶矽閘極
46．．．薄閘極氧化物
48．．．通道
50．．．低電壓p型井
52．．．高電壓p型井
54、56．．．淺溝渠隔離(STI)氧化物
60．．．反熔絲電晶體
62．．．變化厚度閘極氧化物
64．．．通道區
66．．．多晶矽閘極
68．．．側壁間隙壁
70．．．場氧化物區
72．．．擴散區
74．．．輕摻雜擴散(LDD)區
76．．．位元線接觸窗
78．．．低電壓p型井
80．．．高電壓p型井
100．．．反熔絲記憶胞
102．．．主動區
104．．．位元線接觸窗
106、108．．．多晶矽閘極
107．．．虛線
110．．．第一擴散區
112．．．第二擴散區
114．．．共同井
116．．．厚閘極氧化物
118．．．薄閘極氧化物
120、122．．．淺溝渠隔離
126、128．．．Vt佈植
130．．．核心電路電晶體
132．．．多晶矽閘極
134．．．薄閘極氧化物
136、138．．．擴散區
140．．．井
142．．．低電壓(LV)電晶體Vt佈植
300．．．反熔絲記憶胞
302．．．主動區
304．．．位元線接觸窗
306．．．多晶矽閘極
308．．．多晶矽閘極
310．．．第一擴散區
312．．．第二擴散區
314．．．共同井
315．．．虛線
316．．．厚閘極氧化物
318．．．薄閘極氧化物
320．．．薄閘極氧化物部分
322、324．．．STI
326、328．．．Vt佈植
330．．．HV電晶體Vt佈植
400．．．STI氧化物
402．．．記憶陣列區
404．．．核心電路區
406．．．佈植遮罩
408．．．高電壓Vt調整佈植
410．．．遮罩
412．．．低電壓Vt調整佈植
414．．．高電壓p型井
416．．．低電壓p型井
418．．．中間氧化物
420．．．厚閘極氧化物(OD2)定義遮罩
422．．．薄氧化物
424．．．閘極多晶矽
426．．．閘極遮罩
428．．．擴散遮罩
430．．．側壁間隙壁
432．．．LDD區
434．．．擴散區
436．．．擴散遮罩
438．．．側壁間隙壁
440．．．LDD區
442．．．擴散區
500．．．STI氧化物
502．．．記憶陣列區
504．．．核心電路區
506．．．佈植遮罩
508．．．高電壓Vt調整佈植
510．．．遮罩
512．．．低電壓Vt調整佈植
514．．．高電壓p型井
516．．．低電壓p型井
518．．．中間氧化物
520．．．厚閘極氧化物(OD2)定義遮罩
522．．．薄氧化物
524．．．閘極多晶矽
526．．．閘極遮罩
528．．．擴散遮罩
530．．．側壁間隙壁
532．．．LDD區
534．．．擴散區
536．．．擴散遮罩
538．．．側壁間隙壁
540．．．LDD區
542．．．擴散區
600、602、604、606、608．．．步驟
700．．．記憶陣列
702．．．第一列
704．．．第二列
705．．．虛線
706．．．共同擴散區
708．．．共用位元線接觸窗
710．．．井
800．．．記憶陣列
802．．．第一列
804．．．第二列
805．．．虛線
806．．．共同擴散區
808．．．共用位元線接觸窗
810．．．井
900．．．記憶陣列
902．．．第一列
904．．．第二列
906．．．第三列
908．．．第四列
910．．．共同擴散區
912．．．共用位元線接觸窗
914．．．第一井
916．．．第二井
以下將參照附圖來示範說明本發明的多個實施例。
第1圖為DRAM型反熔絲胞的電路圖；
第2圖為第1圖之DRAM型反熔絲胞的平面佈局；
第3圖為第2圖之DRAM型反熔絲胞沿著線段A-A截面圖；
第4圖是一雙電晶體式反熔絲記憶胞的截面圖；
第5圖是一單電晶體式反熔絲記憶胞的截面圖；
第6A圖是根據本發明一實施例之雙電晶體式反熔絲記憶胞的平面圖；
第6B圖是第6A圖之雙電晶體式反熔絲記憶胞沿著線段B-B繪示的截面圖；
第7A圖是根據本發明一實施例之單電晶體式反熔絲記憶胞的平面圖；
第7B圖是第7A圖之單電晶體式反熔絲記憶胞沿著線段C-C繪示的截面圖；
第8A圖是根據本發明一實施例之雙電晶體式反熔絲記憶胞替代例的平面圖；
第8B圖是第8A圖之雙電晶體式反熔絲記憶胞沿著線段D-D繪示的截面圖；
第9A至9G圖繪示根據本發明一實施例用來形成第6B圖之反熔絲記憶胞的COMS製程步驟；
第10A至10G圖繪示根據本發明一實施例用來形成第7B圖之反熔絲記憶胞的COMS製程步驟；
第11圖為概括了第6B和7B圖之反熔絲記憶胞製造製程的流程圖；
第12圖為根據本發明一實施例之雙電晶體式反熔絲記憶陣列的平面圖；
第13圖為根據本發明一實施例之雙電晶體式反熔絲記憶陣列替代例的平面圖；
第14圖為根據本發明一實施例之單電晶體式反熔絲記憶陣列的平面圖。
100．．．反熔絲記憶胞
104．．．位元線接觸窗
106、108．．．多晶矽閘極
110．．．第一擴散區
112．．．第二擴散區
114．．．共同井
116．．．厚閘極氧化物
118．．．薄閘極氧化物
120、122．．．淺溝渠隔離
126、128．．．Vt佈植
130．．．核心電路電晶體
132．．．多晶矽閘極
134．．．薄閘極氧化物
136、138．．．擴散區
140．．．井
142．．．低電壓(LV)電晶體Vt佈植

Claims (30)

  1. 一種記憶裝置，包括：一記憶陣列，該記憶陣列包含多個反熔絲記憶胞，該多個反熔絲記憶胞中之每個反熔絲記憶胞包含：一存取記憶體，具有形成在一高電壓井中的一厚閘極氧化物，該高電壓井具有一高電壓井分布，該高電壓井是n型與p型其中一型；及一反熔絲裝置，具有形成在該高電壓井中的一薄閘極氧化物，且該薄閘極氧化物的厚度小於該厚閘極氧化物的厚度；以及一核心電晶體，具有一閘極氧化物，且該閘極氧化物的厚度相當於該薄閘極氧化物的厚度，該核心電晶體形成在與該高電壓井同型的一低電壓井中，該低電壓井具有與該高電壓井分布不同的一低電壓井分布，且該低電壓井的濃度大於該高電壓井的濃度。
  2. 如申請專利範圍第1項所述之記憶裝置，更包括多個輸入/輸出電晶體，該些輸入/輸出電晶體形成在實質上與該高電壓井同型且相同摻雜分布的另一井中。
  3. 如申請專利範圍第1項所述之記憶裝置，其中該反熔絲裝置的臨界電壓低於該核心電晶體的臨界電壓。
  4. 如申請專利範圍第1項所述之記憶裝置，其中該厚閘極氧化物包含一中間氧化物，且該薄閘極氧化物沉積在該中間氧化物上。
  5. 如申請專利範圍第1項所述之記憶裝置，其中該薄閘極氧化物是熱成長在該第一井的一基材表面上。
  6. 如申請專利範圍第5項所述之記憶裝置，其中該厚閘極氧化物包含一中間氧化物，且該熱成長氧化物介在該中間氧化物和該基材表面之間。
  7. 如申請專利範圍第1項所述之記憶裝置，其中該存取電晶體包含一第一擴散區和一第二擴散區，該第一擴散區電性連接至一位元線，且該第二擴散區電性連接至該反熔絲裝置。
  8. 如申請專利範圍第7項所述之記憶裝置，其中該存取電晶體的臨界電壓大於該核心電晶體和該反熔絲裝置的臨界電壓。
  9. 如申請專利範圍第8項所述之記憶裝置，其中該反熔絲裝置具有一變化厚度閘極氧化物，該變化厚度閘極氧化物具有一薄部分和一厚部分，該薄部分相當於該薄閘極氧化物，且該厚部分相當於該厚閘極氧化物，該變化 厚度閘極氧化物形成在單個多晶矽閘極下方。
  10. 如申請專利範圍第9項所述之記憶裝置，其中位在該變化厚度閘極氧化物之該厚部分與該存取電晶體之厚閘極氧化物下方的多個通道區具有實質相同的Vt佈植。
  11. 如申請專利範圍第1項所述之記憶裝置，其中該存取電晶體之厚閘極氧化物相當於一變化厚度閘極氧化物的厚部分，以及該反熔絲裝置之薄閘極氧化物相當於該變化厚度閘極氧化物的薄部分，該變化厚度閘極氧化物形成在單個多晶矽閘極下方。
  12. 如申請專利範圍第11項所述之記憶裝置，其中該反熔絲電晶體具有一臨界電壓，其小於該存取電晶體和該核心電晶體的臨界電壓。
  13. 一種製造一記憶裝置的方法，包括以下步驟：在一記憶體陣列電路區中佈植多個第一井，該些第一井是n型和p型其中一型；在一核心電路區中佈植多個第二井，該些第二井與該些第一井同型，且該些第二井的濃度大於該些第一井的濃度；形成一第一氧化物，以用於該記憶體陣列電路區之該些第一井中的多個存取電晶體；以及 同時形成一第二氧化物，以用於該核心電路區之該些第二井中的多個核心電晶體，以及用於該記憶陣列電路區之該些第一井中的多個反熔絲裝置。
  14. 如申請專利範圍第13項所述之方法，其中該些第一井是高電壓井，以及該些第二井是低電壓井。
  15. 如申請專利範圍第13項所述之方法，其中該同時形成步驟包括當正在形成該第二氧化物時，增加該第一氧化物的厚度，該第二氧化物相當於該些反熔絲裝置的薄閘極氧化物。
  16. 如申請專利範圍第15項所述之方法，其中該增加步驟包括同時在一基材表面上以及在該第一氧化物上沉積該第二氧化物，該第一氧化物和該第二氧化物結合形成該些存取電晶體的厚閘極氧化物。
  17. 如申請專利範圍第15項所述之方法，其中該增加步驟包括同時在一基材表面上以及該第一氧化物下方熱成長該第二氧化物，該第一氧化物和該第二氧化物結合形成該些存取電晶體的厚閘極氧化物。
  18. 如申請專利範圍第13項所述之方法，更包括將該些第一井暴露於一高臨界電壓調整佈植，以調整該些存取 電晶體與該些反熔絲裝置的臨界電壓。
  19. 如申請專利範圍第13項所述之方法，更包括將該些第一井暴露於一高臨界電壓調整佈植，用以調整該些存取電晶體和該些反熔絲裝置的臨界電壓，同時遮住對應於該些反熔絲裝置的多個通道區以避免受到該高臨界電壓調整佈植的佈植。
  20. 如申請專利範圍第13項所述之方法，更包括將該些第二井暴露於一低臨界電壓調整佈植，用以調整該些核心電晶體的臨界電壓，同時避免該些反熔絲電晶體暴露於該低臨界電壓調整佈植。
  21. 如申請專利範圍第16項所述之方法，其中佈植該些第一井的步驟包括同時佈植一輸入/輸出電路區中的該些第一井。
  22. 如申請專利範圍第21項所述之方法，其中形成一第一氧化物的步驟包括同時形成該輸入/輸出電路區之該些第一井中多個輸入/輸出電晶體的該第一氧化物。
  23. 如申請專利範圍第22項所述之方法，其中該增加步驟包括在該些輸入/輸出電些體的該第一氧化物上沉積該第二氧化物，該第一氧化物和該第二氧化物結合形成 該些輸入/輸出電晶體的厚閘極氧化物。
  24. 如申請專利範圍第22項所述之方法，其中該暴露步驟包括將該些第一井暴露於一高臨界電壓調整佈植，用以調整該些存取電晶體、該些反熔絲裝置以及該些輸入/輸出電晶體的臨界電壓。
  25. 如申請專利範圍第24項所述之方法，更包括將該些第二井暴露於一低臨界電壓調整佈植，用以調整該些核心電晶體的臨界電壓。
  26. 一種記憶裝置，包括：多個反熔絲記憶胞，位於一記憶陣列電路區的多個第一井中，該些第一井是n型和p型其中一型且具有一第一井分布；多個輸入/輸出電晶體，位於該記憶裝置之一輸入/輸出區的該些第一井中；以及多個核心電晶體，位於一核心電路區內的多個第二井中，該些第二井與該些第一井同型，且具有與該第一井分布不同的一第二井分布，該些第二井的濃度大於該些第一井的濃度。
  27. 如申請專利範圍第26項所述之記憶裝置，其中每一個該些反熔絲記憶胞含有一存取電晶體和一反熔絲裝 置。
  28. 如申請專利範圍第27項所述之記憶裝置，其中該存取電晶體與該些輸入/輸出電晶體具有第一厚度的閘極氧化物。
  29. 如申請專利範圍第28項所述之記憶裝置，其中該反熔絲裝置與該些核心電晶體具有第二厚度的閘極氧化物，該第二厚度小於該第一厚度。
  30. 如申請專利範圍第29項所述之記憶裝置，其中該存取電晶體與該些輸入/輸出電晶體具有一第一臨界電壓，該反熔絲裝置具有一第二臨界電壓，且該第二臨界電壓小於該第一臨界電壓，以及該些核心電晶體具有一第三臨界電壓，該第三臨界電壓小於該第一臨界電壓且與該第二臨界電壓不同。
TW097143418A 2008-04-04 2008-11-10 低臨界電壓之反熔絲裝置 TWI503825B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US4251108P 2008-04-04 2008-04-04

Publications (2)

Publication Number Publication Date
TW200943304A TW200943304A (en) 2009-10-16
TWI503825B true TWI503825B (zh) 2015-10-11

Family

ID=41132447

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097143418A TWI503825B (zh) 2008-04-04 2008-11-10 低臨界電壓之反熔絲裝置

Country Status (9)

Country Link
US (1) US8933492B2 (zh)
JP (2) JP5657522B2 (zh)
KR (1) KR101637046B1 (zh)
CN (1) CN102057441B (zh)
BR (1) BRPI0906054A2 (zh)
CA (1) CA2646367C (zh)
IL (1) IL208416A (zh)
TW (1) TWI503825B (zh)
WO (1) WO2009121182A1 (zh)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123572B2 (en) * 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
US8933492B2 (en) * 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
JP2009267229A (ja) * 2008-04-28 2009-11-12 Elpida Memory Inc 半導体装置及びその製造方法
US8208312B1 (en) 2009-09-22 2012-06-26 Novocell Semiconductor, Inc. Non-volatile memory element integratable with standard CMOS circuitry
US8199590B1 (en) 2009-09-25 2012-06-12 Novocell Semiconductor, Inc. Multiple time programmable non-volatile memory element
US8134859B1 (en) 2009-09-25 2012-03-13 Novocell Semiconductor, Inc. Method of sensing a programmable non-volatile memory element
JP5590842B2 (ja) * 2009-09-29 2014-09-17 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体記憶装置の制御方法
US9129687B2 (en) 2009-10-30 2015-09-08 Sidense Corp. OTP memory cell having low current leakage
US8937357B2 (en) * 2010-03-01 2015-01-20 Broadcom Corporation One-time programmable semiconductor device
CN103050495B (zh) * 2011-10-14 2016-06-15 无锡华润上华科技有限公司 Otp存储单元及其制作方法
US8735986B2 (en) * 2011-12-06 2014-05-27 International Business Machines Corporation Forming structures on resistive substrates
US9842802B2 (en) 2012-06-29 2017-12-12 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
US9502424B2 (en) 2012-06-29 2016-11-22 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
KR101950002B1 (ko) * 2012-07-30 2019-02-20 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20140058220A (ko) * 2012-11-06 2014-05-14 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 및 그 제조 방법
US9917168B2 (en) 2013-06-27 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide semiconductor field effect transistor having variable thickness gate dielectric
KR101523138B1 (ko) * 2013-09-04 2015-05-26 주식회사 동부하이텍 프로그램 가능한 메모리
US20150129975A1 (en) 2013-11-13 2015-05-14 Globalfoundries Singapore Pte. Ltd. Multi-time programmable device
CN104681558B (zh) * 2013-12-03 2017-11-07 珠海创飞芯科技有限公司 Otp器件结构及其加工方法
CN104716171B (zh) * 2013-12-11 2018-07-06 中国科学院微电子研究所 半导体设置及其制造方法
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
CA2887223C (en) * 2014-04-03 2016-02-09 Sidense Corp. Anti-fuse memory cell
US9202815B1 (en) * 2014-06-20 2015-12-01 Infineon Technologies Ag Method for processing a carrier, a carrier, and a split gate field effect transistor structure
KR102169197B1 (ko) 2014-09-16 2020-10-22 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이
KR102358054B1 (ko) 2014-09-29 2022-02-04 삼성전자주식회사 일회적 프로그램 가능 메모리 셀들을 구비하는 메모리 장치
US9496048B2 (en) 2015-03-12 2016-11-15 Qualcomm Incorporated Differential one-time-programmable (OTP) memory array
CN107615391A (zh) 2015-04-12 2018-01-19 Neo半导体公司 Cmos反熔丝单元
KR20160125114A (ko) 2015-04-21 2016-10-31 에스케이하이닉스 주식회사 이-퓨즈를 구비하는 반도체장치 및 그 제조 방법
TWI606448B (zh) 2015-07-29 2017-11-21 國立交通大學 介電質熔絲型記憶電路及其操作方法
US9799662B2 (en) * 2015-08-18 2017-10-24 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
US9673208B2 (en) * 2015-10-12 2017-06-06 Silicon Storage Technology, Inc. Method of forming memory array and logic devices
US10032783B2 (en) * 2015-10-30 2018-07-24 Globalfoundries Singapore Pte. Ltd. Integrated circuits having an anti-fuse device and methods of forming the same
US10014066B2 (en) * 2015-11-30 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness
US10163916B2 (en) * 2015-12-16 2018-12-25 NEO Semiconductor, Inc. Compact anti-fuse memory cell using CMOS process
US9773792B1 (en) * 2016-03-25 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. One-time programming cell
US9806084B1 (en) * 2016-06-06 2017-10-31 International Business Machines Corporation Anti-fuse with reduced programming voltage
KR102495452B1 (ko) 2016-06-29 2023-02-02 삼성전자주식회사 반도체 장치
US10032784B2 (en) * 2016-07-27 2018-07-24 Synopsys, Inc. One-time programmable bitcell with native anti-fuse
DE102016115939B4 (de) * 2016-08-26 2021-05-27 Infineon Technologies Ag Einmal programmierbare Speicherzelle und Speicheranordnung
US10395745B2 (en) 2016-10-21 2019-08-27 Synposys, Inc. One-time programmable bitcell with native anti-fuse
TWI704675B (zh) * 2016-10-31 2020-09-11 新加坡商馬維爾亞洲私人有限公司 製造具有優化的柵極氧化物厚度的記憶體器件
KR20180066785A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 안티-퓨즈 소자 및 그 안티-퓨즈 소자를 포함한 메모리 소자
US10446562B1 (en) 2017-01-10 2019-10-15 Synopsys, Inc. One-time programmable bitcell with partially native select device
US9935014B1 (en) 2017-01-12 2018-04-03 International Business Machines Corporation Nanosheet transistors having different gate dielectric thicknesses on the same chip
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
CN109585450B (zh) * 2017-09-28 2020-11-03 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法
US10615166B2 (en) 2017-12-19 2020-04-07 International Business Machines Corporation Programmable device compatible with vertical transistor flow
CN109103189B (zh) * 2018-07-11 2021-08-24 上海华虹宏力半导体制造有限公司 由n型电容耦合晶体管构成的一次可编程器件
KR102606814B1 (ko) * 2018-12-28 2023-11-29 에스케이하이닉스 주식회사 안티 퓨즈를 구비한 반도체장치 및 그 제조 방법
US11296096B2 (en) * 2019-11-08 2022-04-05 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid junctions
US11217595B2 (en) * 2020-01-15 2022-01-04 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid device and hybrid junction for select transistor
TWI718861B (zh) * 2020-02-04 2021-02-11 億而得微電子股份有限公司 低電壓反熔絲元件
US11404426B2 (en) * 2020-02-04 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling trap formation to improve memory window in one-time program devices
US11158641B2 (en) * 2020-02-12 2021-10-26 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid devices and hybrid junctions
US11018143B1 (en) * 2020-03-12 2021-05-25 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid low-voltage devices
CN113496987B (zh) 2020-04-08 2024-03-29 长鑫存储技术有限公司 反熔丝器件及反熔丝单元
TWI744130B (zh) * 2020-12-09 2021-10-21 億而得微電子股份有限公司 低成本低電壓反熔絲陣列
US11984479B2 (en) 2021-02-17 2024-05-14 Analog Devices International Unlimited Company Hybrid field-effect transistor

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667902B2 (en) * 2001-09-18 2003-12-23 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6671040B2 (en) * 2001-09-18 2003-12-30 Kilopass Technologies, Inc. Programming methods and circuits for semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6924535B2 (en) * 2002-03-06 2005-08-02 Seiko Epson Corporation Semiconductor device with high and low breakdown voltage transistors
US20060030107A1 (en) * 2004-08-09 2006-02-09 Chih-Feng Huang CMOS compatible process with different-voltage devices
US20060244099A1 (en) * 2004-05-06 2006-11-02 Wlodek Kurjanowicz Split-channel antifuse array architecture
US20060292754A1 (en) * 2005-06-28 2006-12-28 Min Won G Antifuse element and method of manufacture
US20070076463A1 (en) * 2005-09-30 2007-04-05 Ali Keshavarzi Dual gate oxide one time programmable (OTP) antifuse cell
US20070257331A1 (en) * 2004-05-06 2007-11-08 Sidense Corporation Anti-fuse memory cell

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7025A (en) * 1850-01-15 Buckle
US6029A (en) * 1849-01-16 Method of directing the scoops in dredging machines
JPH04323867A (ja) 1991-04-23 1992-11-13 Citizen Watch Co Ltd 半導体不揮発性メモリとその書き込み方法
JP2001196470A (ja) 2000-01-13 2001-07-19 Sharp Corp 半導体装置の製造方法
US8933492B2 (en) * 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667902B2 (en) * 2001-09-18 2003-12-23 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6671040B2 (en) * 2001-09-18 2003-12-30 Kilopass Technologies, Inc. Programming methods and circuits for semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6924535B2 (en) * 2002-03-06 2005-08-02 Seiko Epson Corporation Semiconductor device with high and low breakdown voltage transistors
US20060244099A1 (en) * 2004-05-06 2006-11-02 Wlodek Kurjanowicz Split-channel antifuse array architecture
US20070257331A1 (en) * 2004-05-06 2007-11-08 Sidense Corporation Anti-fuse memory cell
US20060030107A1 (en) * 2004-08-09 2006-02-09 Chih-Feng Huang CMOS compatible process with different-voltage devices
US20060292754A1 (en) * 2005-06-28 2006-12-28 Min Won G Antifuse element and method of manufacture
US20070076463A1 (en) * 2005-09-30 2007-04-05 Ali Keshavarzi Dual gate oxide one time programmable (OTP) antifuse cell

Also Published As

Publication number Publication date
JP2015043464A (ja) 2015-03-05
CN102057441B (zh) 2016-01-20
WO2009121182A1 (en) 2009-10-08
BRPI0906054A2 (pt) 2015-06-30
JP2011517067A (ja) 2011-05-26
CA2646367A1 (en) 2009-03-11
IL208416A0 (en) 2010-12-30
JP5657522B2 (ja) 2015-01-21
CA2646367C (en) 2010-11-09
KR20110014581A (ko) 2011-02-11
IL208416A (en) 2014-01-30
US20090250726A1 (en) 2009-10-08
KR101637046B1 (ko) 2016-07-06
US8933492B2 (en) 2015-01-13
JP5947361B2 (ja) 2016-07-06
TW200943304A (en) 2009-10-16
CN102057441A (zh) 2011-05-11

Similar Documents

Publication Publication Date Title
TWI503825B (zh) 低臨界電壓之反熔絲裝置
US9496265B2 (en) Circuit and system of a high density anti-fuse
US20120211841A1 (en) Otp memory cell having low current leakage
KR100304678B1 (ko) 배선을형성한후에수소이온으로문턱전압을변경시키는것이가능한전계효과트랜지스터를구비한반도체장치제조방법
US6087707A (en) Structure for an antifuse cell
US9991120B2 (en) Dilution doped integrated circuit resistors
KR101612610B1 (ko) 반도체 장치의 제조 방법
US8766374B2 (en) One-time programmable semiconductor device
US10090311B1 (en) Cost-free MTP memory structure with reduced terminal voltages
US20170018557A1 (en) Method for processing a carrier, a carrier, and a split gate field effect transistor structure
US6647542B2 (en) Efficient fabrication process for dual well type structures
US7960777B2 (en) Multi-valued mask ROM
US7060564B1 (en) Memory device and method of simultaneous fabrication of core and periphery of same
US7271449B2 (en) Semiconductor device having triple-well structure
JP2002343882A (ja) 半導体素子の接合形成方法
TWI451481B (zh) 離子佈值方法及半導體元件之製造方法
US20150008976A1 (en) Anti-fuse and method for operating the same
KR100521444B1 (ko) 임베디드 비휘발성 메모리 및 그 제조방법
KR20010029997A (ko) 반도체 기억장치 및 그 제조방법
KR19990086886A (ko) 반도체 소자의 제조 방법