CN102057441B - 低阈值电压反熔丝器件 - Google Patents

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Abstract

提供了独立于核心电路工艺制造技术的一次性可编程存储单元，该一次性可编程存储单元具有带有低阈值电压的反熔丝器件。具有通道晶体管和反熔丝器件的双晶体管存储单元或具有双重厚度栅氧化层的单晶体管存储单元形成在高压阱中，该高压阱是为高压晶体管形成的。反熔丝器件的阈值电压不同于存储器件的核心电路中任何晶体管的阈值电压，但是具有与核心电路中的晶体管相同的栅氧化层厚度。通道晶体管具有与核心电路中的任何晶体管的阈值电压不同的阈值电压，并且具有不同于核心电路中任何晶体管的栅氧化层厚度。通过省略用于在I/O电路中制造的高压晶体管的阈值调整注入中的一些或全部，降低反熔丝器件的阈值电压。

Description

低阈值电压反熔丝器件
相关申请的交叉引用
本申请要求2008年4月4日提交的第61/042,511号美国临时专利申请的优先权的权益，其全部内容通过引用并入本文。
技术领域
本发明概括地涉及非易失性存储器。更具体地，本发明涉及反熔丝器件。
背景技术
在下面的描述中，术语MOS用于表示任何的FET或MIS晶体管、半晶体管或电容器结构。为了简化实施方式的描述，从这里开始，对栅氧化层的引用应该被理解为包括电介质材料、氧化物、或氧化物与电介质材料的组合。
在过去的三十年中，反熔丝技术已经吸引了很多发明者、IC设计者和制造商的显著关注。反熔丝是可改变到导电状态的结构，或者换句话说，反熔丝是从不导电状态改变为导电状态的电子器件。等同地，二元状态可以是响应于电应力(如编程电压或编程电流)的高电阻和低电阻中的任一种。反熔丝器件可以被布置在存储阵列中，由此形成普遍公知的一次性可编程(OTP)存储器。
目前的反熔丝开发集中在三维薄膜结构和特殊的金属间材料。这种反熔丝技术需要在标准CMOS工艺中不可利用的附加的处理步骤，这阻止了反熔丝在典型的VLSI和ASIC设计中的应用，这里，可编程性可以帮助克服不断缩短的器件寿命周期和不断上升的芯片开发成本的问题。因此，在工业上对使用标准CMOS工艺的可靠反熔丝结构存在明显的需要。
在第6,667,902号美国专利(Peng)中公开了一种可使用标准CMOS工艺制造的反熔丝存储单元。Peng尝试通过引入连接到电容器并与字线平行前进的“行编程线(rowprogramline)”来改进传统的平面类DRAM型的反熔丝阵列。如果被译码，那么行编程线可以使存取晶体管对高编程电压的暴露最小化，暴露可能通过已编程的单元以其它方式发生。Peng在第6,671,040号美国专利中通过增加可变电压控制编程电流进一步改进了他的阵列，可变电压控制编程电流依其所述控制栅氧化层击穿的程度，允许多电平或模拟存储应用。
图1是Peng中所公开的反熔丝存储单元的电路图，而图2和3分别示出了图1中示出的反熔丝存储单元的平面图和剖面图。图1的反熔丝存储单元包括用于将位线BL耦接到反熔丝器件12的底板的通路晶体管或存取晶体管10。反熔丝器件12被认为是基于栅介质击穿的反熔丝器件。字线WL耦接到存取晶体管10的栅极，以打开存取晶体管10，并且单元板电压Vcp耦接到反熔丝器件12的顶板，以对反熔丝器件12编程。
从图2和3中可以看出，存取晶体管10和反熔丝器件12的布局是非常直接和简单的。存取晶体管10的栅极14和反熔丝器件12的顶板16由跨越有源区18延伸的同一多晶硅层构造。在每个多晶硅层下面的有源区18中形成了用于将多晶硅与下面的有源区电隔离的薄栅氧化层20(也称为栅介质)。在栅极14的两侧中任一侧上是扩散区22和24，其中扩散区24耦接到位线。虽然未示出，但是本领域技术人员将理解，可以使用标准的CMOS工艺，如侧墙隔离形成、轻掺杂扩散(LDD)以及扩散和栅硅化(diffusionandgatesilicidation)。虽然广泛使用了传统的单晶体管和电容单元配置，但是由于对于高密度应用可以获得半导体阵列面积节省，所以仅晶体管反熔丝单元是进一步期望的。这种仅晶体管反熔丝对于使用低成本CMOS工艺制造来说应该是可靠而简单的。
工业上，基于栅介质击穿的反熔丝器件作为优选的OTP或模拟的可多次编程(MTP)的非易失性存储器正获得普及。在存储阵列中使用的或作为单独可编程单元使用的这种反熔丝器件由至少两个区组成。第一个是高压击穿区，第二个是低压击穿区(或反熔丝区)。
图4是图1中示出的反熔丝存储单元的改进版本的剖面图。正如图1的反熔丝存储单元一样，图4示出了双晶体管反熔丝存储单元300，其由与反熔丝晶体管串联的存取晶体管组成。存取晶体管包括位于厚栅氧化层34上的多晶硅栅32，厚栅氧化层34本身形成在沟道36上面。在沟道36左侧的是电连接至位线触点40的扩散区38。在沟道36右侧的是与反熔丝晶体管共享的公共扩散区42。反熔丝晶体管包括位于薄栅氧化层46上的多晶硅栅44，薄栅氧化层46本身形成在沟道48上。厚栅氧化层34可以对应于用于高压晶体管的氧化层，而薄栅氧化层46可以对应于用于低压晶体管的氧化层。多晶硅栅32和44可以被独立地控制，或者可选地可以彼此相连。例如，多晶硅栅32可以耦接到字线，而多晶硅栅44可以耦接到受控的单元板电压(VCP)。扩散区38和42两者可以具有LDD区，依赖于待使用的期望的工作电压，LDD区可以被相同地掺杂或不同地掺杂。形成了厚场氧化层或浅槽隔离(STI)氧化层54或56，以使存储单元与其他存储单元和/或核心电路晶体管隔离。共同拥有的2007年6月13日提交的第11/762,552号美国专利申请描述了可以用于非易失性存储阵列的可选双晶体管反熔丝存储单元。在编程操作期间在大电场存在的情况下，薄栅氧化层46旨在击穿，由此在沟道48和多晶硅栅44之间产生导电连接。该导电连接可以被称为导电链接或反熔丝。
在标准CMOS工艺中实现的这种反熔丝器件利用高压(HV)晶体管或输入/输出(I/O)晶体管和低压(LV)晶体管或核心晶体管来实现分别厚介电区和薄介电区。HV晶体管和LV晶体管的制造包括工艺步骤，如阱形成和阈值电压(Vt)调整注入。本领域技术人员将理解，HV晶体管通常用于I/O电路，如输入和输出缓冲器，或者用于与可以使用LV晶体管的核心区相比需要较低泄漏和/或较高工作电压的电路。另一方面LV晶体管通常用于核心晶体管，或者用于例如需要高速开关性能的电路。因此，HV晶体管和LV晶体管的电特性是不同的，因为它们为特定应用而设计。在双晶体管反熔丝存储单元30中，由多晶硅栅44组成的反熔丝器件的Vt最小是值得期望的。因此，使用LV晶体管工艺形成反熔丝器件。如通过示例在图4中所示，由多晶硅栅44组成的反熔丝器件形成在低压p-型阱(PWELL-LV)50中，低压p-型阱50具有专门为LV晶体管设置的掺杂浓度、Vt注入和栅氧化层厚度。由多晶硅栅32组成的通栅形成在高压p-型阱(PWELL-HV)52中，高压p-型阱52具有专门为HV晶体管设置的掺杂浓度、Vt注入和栅氧化层厚度。因此，反熔丝器件的Vt将与核心晶体管的Vt相同。
减少任何存储器的成本的驱动因素是存储阵列面积。当与单晶体管存储单元(例如闪存单元)相比时，图4的双晶体管反熔丝存储单元30是相对大的存储单元。在共同拥有的第7,402,855号美国专利中描述了单晶体管反熔丝存储单元。
图5是在共同拥有的第7,402,855号美国专利中公开的单晶体管反熔丝存储单元的剖面图。反熔丝晶体管60包括在衬底沟道区64上形成的厚度变化栅氧化层62、多晶硅栅66、侧墙隔离68、场氧化区70、扩散区72、以及扩散区72中的LDD区74。示出位线触点76与扩散区72电接触。厚度变化栅氧化层62由厚栅氧化层和薄栅氧化层组成，使得沟道长度的一部分由厚栅氧化层覆盖，沟道长度的剩余部分由薄栅氧化层覆盖。从这里开始，薄栅氧化层部分对应于单晶体管反熔丝存储单元的反熔丝器件部分，而厚栅氧化层部分对应于单晶体管反熔丝存储单元的存取晶体管部分。通常，薄栅氧化层是氧化层击穿可以发生的区域。另一方面与扩散区72接触的厚栅氧化层边缘限定了存取边缘，在存取边缘处防止栅氧化层击穿，在栅极66和扩散区72之间的电流流向编程的反熔丝晶体管。虽然厚栅氧化层部分延伸进入沟道区内的距离依赖于掩模级别(maskgrade)，但是将厚栅氧化层部分优选地形成为至少与在相同芯片上形成的高压晶体管的最小长度一样长。
在当前示出的实施例中，扩散区72通过位线触点76连接至位线或用于感应来自多晶硅栅66的电流的其他线，并且可以被掺杂成适应编程电压或编程电流。邻近厚度变化栅氧化层62的厚栅氧化层部分形成该扩散区72。为了进一步保护反熔丝晶体管60的边缘免受高压损害或电流泄漏，在制造工艺期间可以引入电阻保护氧化层(RPO)，以进一步使金属微粒与侧墙隔离68的边缘隔离，电阻保护氧化层还被称为硅化物保护氧化层。在硅化工艺期间优选地使用该RPO，以阻止仅扩散区72的一部分和多晶硅栅66的一部分被硅化。众所周知的是，硅化晶体管已知具有更高泄漏，因此具有较低击穿电压。因此具有未硅化的扩散区72将减少泄漏。可以对于低压晶体管或高压晶体管或低压晶体管和高压晶体管的组合掺杂扩散区72，导致相同或不同的扩散分布。
再次，使由在厚度变化栅氧化层62的薄栅氧化层部分上面的多晶硅栅66的那部分限定的反熔丝器件的Vt最小化是值得期望的。因此，使用LV晶体管工艺形成反熔丝器件。如通过示例在图5中所示，由在薄栅氧化层部分上面的多晶硅栅66组成的反熔丝器件形成在低压p-型阱PWELL-LV78中，低压p-型阱PWELL-LV78具有专门为LV晶体管设置的掺杂浓度、Vt注入和栅氧化层厚度。由在厚度变化栅氧化层62的厚栅氧化层部分上面的多晶硅栅66组成的通栅形成在高压p-型阱PWELL-HV80中，高压p-型阱PWELL-HV80具有专门为HV晶体管设置的掺杂浓度、Vt注入和栅氧化层厚度。因此，反熔丝器件的Vt将与核心电路晶体管的Vt相同。
不幸的是，用于制造半导体器件的铸造可能已经设置了多种用于制造存储器件的核心电路的LV晶体管工艺，其中依赖于电路应用或者功能，Vt控制注入是不同的。半导体存储器件通常具有三个电路区。第一个是连接到半导体存储器件的封装引脚的I/O电路。第二个是包括例如任何逻辑电路和控制电路的核心电路。第三个是包括存储单元的存储阵列。使该问题复杂化的是下面的事实，即反熔丝通常是根据特定的LV晶体管工艺而设计的，这意味着如果根据那个特定的LV晶体管工艺制造反熔丝器件，那么反熔丝器件已经有能力正常工作。如果铸造没有适于设计的LV晶体管工艺，那么需要重新设计反熔丝器件以便使它适于可用工艺。这种重新设计招致显著的成本开销，当铸造引入新一代工艺以适应新的制造技术节点(technologynode)时，这种重新设计再次是必要的。例如，45nm技术节点的LV工艺可能不同于20nm技术节点的LV工艺。
与图5的反熔丝晶体管60有关的另一个问题是与阱78和80的注入关联的掩模对准误差。因为厚度变化栅氧化层66的薄栅氧化层部分小，所以任何掩模对准误差变得显著。这意味着，在厚栅氧化层部分下面能够形成太多的阱78，或者在薄栅氧化层部分下面能够形成太少的阱78。在两者中任一种情况下，更可能形成影响单晶体管反熔丝存储单元的正常工作的缺陷。
另一重要问题是反熔丝存储器件的可靠性，更具体地是薄栅氧化层的质量。薄栅氧化层的质量由下面的沟道表面的状况、沟道表面处的掺杂剂的杂质浓度和均匀性、以及注入损伤(仅列出一些因素)影响。一般地，反熔丝器件暴露于的工艺步骤越多，产生有缺陷的反熔丝器件的可能性越高。因为基于反熔丝的存储器件是由最终用户在制造之后编程的，所以在编程前面难以测试反熔丝器件的可靠性。因此，应该使薄栅氧化层的质量最大化，因为被不慎地编程的反熔丝器件或者不可编程的反熔丝器件将可能引起系统的故障。在汽车业中，这种故障可能具有灾难性后果。
因此，用现有CMOS工艺难以制造始终低Vt反熔丝器件。因此，期望提供具有最小Vt的同时制造起来简单且成本低廉的基于反熔丝的存储单元。
发明内容
本发明的目的是避免或减轻前面的反熔丝存储器件的至少一个缺陷。
在第一方面，本发明提供了存储器件。所述存储器件包括存储阵列和核心晶体管，所述存储阵列包括多个反熔丝存储单元。所述多个反熔丝存储单元中的每一个包括存取晶体管和反熔丝器件。所述存取晶体管具有在高压阱形成的厚栅氧化层，其中所述高压阱是n-型和p-型中的一种。所述反熔丝器件具有在所述高压阱中形成的薄栅氧化层，其中所述薄栅氧化层具有小于所述厚栅氧化层的厚度。所述核心晶体管具有在厚度上与所述薄栅氧化层对应的栅氧化层，其中所述核心晶体管形成在具有与所述高压阱相同类型的低压阱中。根据本方面的实施方式，存在在另一个阱中形成的输入/输出晶体管，所述另一个阱在类型和掺杂分布方面与所述高压阱基本相同，所述反熔丝器件具有比所述核心晶体管更低的阈值电压，并且所述厚栅氧化层包括中间氧化层和沉积在所述中间氧化层上的所述薄栅氧化层。
在另一实施方式中，所述薄栅氧化层热生长在所述第一阱的衬底表面上，并且所述厚栅氧化层包括中间氧化层和在所述中间氧化层和所述衬底表面之间热生长的氧化层。在进一步的实施方式中，存取晶体管包括电连接到位线的第一扩散区以及电连接到所述反熔丝器件的第二扩散区，其中所述存取晶体管具有高于所述核心晶体管和所述反熔丝器件的阈值电压。在本实施方式中，所述反熔丝器件具有厚度变化栅氧化层，所述厚度变化栅氧化层具有对应于所述薄栅氧化层的薄部分和对应于所述厚栅氧化层的厚部分，使得所述厚度变化栅氧化层形成在单个多晶硅栅的下面。此外，在所述厚度变化栅氧化层的所述厚部分和存取晶体管厚栅氧化层下面的沟道区具有基本相同的Vt注入。在又一实施方式中，存取晶体管厚栅氧化层对应于厚度变化栅氧化层的厚部分，并且反熔丝器件薄栅氧化层对应于所述厚度变化栅氧化层的薄部分，使得所述厚度变化栅氧化层形成在单个多晶硅栅的下面。在该实施方式中，所述反熔丝晶体管具有低于所述存取晶体管和所述核心晶体管的阈值电压。
在第二方面，本发明提供了制造存储器件的方法。所述方法包括在存储阵列电路区中注入第一阱，所述第一阱是n-型和p-型其中之一；在核心电路区中注入第二阱，所述第二阱是与所述第一阱相同的类型；为所述存储阵列电路区的所述第一阱中的存取晶体管形成第一氧化层；以及同时为所述核心电路区的所述第二阱中的核心晶体管和为所述存储阵列电路区的所述第一阱中的反熔丝器件形成第二氧化层。在一个实施方式中，所述第一阱是高压阱，所述第二阱是低压阱。在另一实施方式中，同时形成的步骤包括当形成所述第二氧化层时增加所述第一氧化层的厚度，所述第二氧化层对应于所述反熔丝器件的薄栅氧化层。在该实施方式中，增加包括同时在衬底表面和所述第一氧化层上沉积所述第二氧化层，所述第一氧化层和所述第二氧化层的组合形成所述存取晶体管的厚栅氧化层。可替换地，增加包括同时在衬底表面上和在所述第一氧化层下面热生长所述第二氧化层，所述第一氧化层和所述第二氧化层的组合形成所述存取晶体管的厚栅氧化层。
在本方面的进一步实施方式中，所述方法进一步包括使所述第一阱暴露于高阈值电压调整注入，以调整所述存取晶体管和所述反熔丝器件的阈值电压。可替换地，所述方法进一步包括使所述第一阱暴露于高阈值电压调整注入，以调整所述存取晶体管和所述反熔丝器件的阈值电压，并对与所述反熔丝器件对应的沟道区进行掩模，以阻止所述高压阈值电压调整注入的注入。可替换地，所述方法进一步包括使所述第二阱暴露于低阈值电压调整注入，以调整所述核心晶体管的阈值电压，并阻止所述反熔丝晶体管暴露于所述低阈值电压调整注入。
根据另一实施方式，注入所述第一阱的步骤包括在输入/输出电路区中同时注入所述第一阱，形成第一氧化层的步骤包括在所述输入/输出电路区的所述第一阱中同时形成输入/输出晶体管的所述第一氧化层。增加步骤可以包括在所述输入/输出晶体管的所述第一氧化层上沉积所述第二氧化层，所述第一氧化层和所述第二氧化层的组合形成所述输入/输出晶体管的厚栅氧化层。暴露步骤包括使所述第一阱暴露于高阈值电压调整注入，以调整所述存取晶体管、所述反熔丝器件以及所述输入/输出晶体管的阈值电压。可以包括使所述第二阱暴露于低阈值电压调整注入以调整所述核心晶体管的阈值电压的附加步骤。
在第三方面，本发明提供了存储器件。所述存储器件包括反熔丝存储单元、输入/输出晶体管、以及核心晶体管。所述反熔丝存储单元在存储阵列电路区的第一阱中，所述第一阱是n-型和p-型其中之一。所述输入/输出晶体管在输入/输出区的所述第一阱中。所述核心晶体管在核心电路区的第二阱中，所述第二阱是与第一阱相同的类型，并具有与所述第一阱不同的分布。根据第三方面的实施方式，所述反熔丝存储单元中的每一个包括存取晶体管和反熔丝器件，所述存取晶体管和所述输入/输出晶体管具有带有第一厚度的栅氧化层。所述反熔丝器件和所述核心晶体管具有带有第二厚度的栅氧化层，所述第二厚度小于所述第一厚度。所述存取晶体管和所述输入/输出晶体管具有第一阈值电压，所述反熔丝器件具有小于所述第一阈值电压的第二阈值电压，并且所述核心晶体管具有小于所述第一阈值电压且不同于所述第二阈值电压的第三阈值电压。
当结合附图审查本发明的具体实施方式的下列描述时，本发明的其他方面和特征将对本领域技术人员来说变得显而易见。
附图说明
现在将关于附图通过实施例描述本发明的实施方式，其中：
图1是DRAM型反熔丝单元的电路图；
图2是图1的DRAM型反熔丝单元的平面布局；
图3是图2的DRAM型反熔丝单元沿线A-A得到的剖面图；
图4是双晶体管反熔丝存储单元的剖面图；
图5是单晶体管反熔丝存储单元的剖面图；
图6A是根据本发明的实施方式的双晶体管反熔丝存储单元的平面图；
图6B是图6A的双晶体管反熔丝存储单元沿线B-B得到的剖面图；
图7A是根据本发明的实施方式的单晶体管反熔丝存储单元的平面图；
图7B是图7A的单晶体管反熔丝存储单元沿线C-C得到的剖面图；
图8A是根据本发明的实施方式的可替换的双晶体管反熔丝存储单元的平面图；
图8B是图8A的双晶体管反熔丝存储单元沿线D-D得到的剖面图；
图9A至图9G示出了根据本发明的实施方式用于形成图6B的反熔丝存储单元的CMOS工艺步骤；
图10A至图10G示出了根据本发明的实施方式用于形成图7B的反熔丝存储单元的CMOS工艺步骤；
图11是概括了用于形成图6B和7B的反熔丝存储单元的制造工艺的流程图；
图12是根据本发明的实施方式的双晶体管反熔丝存储阵列的平面图；
图13是根据本发明的实施方式的可替换的双晶体管反熔丝存储阵列的平面图；以及
图14是根据本发明的实施方式的单晶体管反熔丝存储阵列的平面图。
具体实施方式
本发明的实施方式描述了独立于核心电路工艺制造技术的一次性可编程存储单元，该一次性可编程存储单元具有带有低阈值电压的反熔丝器件。在用于形成高压晶体管的高压阱中形成了具有通道晶体管和反熔丝器件的双晶体管存储单元或者具有双重厚度栅氧化层的单晶体管分裂沟道存储单元。反熔丝器件的阈值电压不同于存储器件的核心电路中任何晶体管的阈值电压，但是具有与核心电路中的晶体管相同的栅氧化层厚度。通道晶体管具有不同于任一核心电路晶体管的阈值电压，并且具有不同于核心电路中的任一晶体管的栅氧化层厚度。
具体地，本发明的实施方式在没有任何附加的掩模层或CMOS工艺步骤的情况下实现了低可编程反熔丝器件阈值电压。而且，简化了掩模布局并且使栅氧化层击穿特征的掩模未对准和掩模依赖最小化。
图6A是根据本发明的实施方式的双晶体管反熔丝存储单元的平面图。反熔丝存储单元100通常形成于存储阵列中，并且包括存取晶体管和反熔丝晶体管。存取晶体管，也被称为通路晶体管(passtransistor)，包括有源区102、位线触点104以及多晶硅栅106。虚线轮廓107限定了区域，在该区域中在制造工艺期间通过厚栅氧化层限定掩模形成厚栅氧化层。更具体地，由虚线轮廓107所围绕的区域标明了待形成厚氧化层的区域。反熔丝晶体管包括有源区102和多晶硅栅108。在有源区102中在多晶硅栅106和108之间形成了第一扩散区110，而在有源区102中在多晶硅栅106的另一侧上形成了第二扩散区112。位线触点104与第二扩散区112电接触。存取晶体管和反熔丝晶体管形成在公共阱114中。更具体地，公共阱114是高压阱，如用于I/O晶体管的高压p-型阱。在多晶硅栅106下面并覆盖沟道区(未示出)的是厚栅氧化层。在多晶硅栅108下面并覆盖沟道区(未示出)的是薄栅氧化层，期望用于形成反熔丝的局部击穿在薄栅氧化层中。
图6B是沿线B-B得到的反熔丝存储单元100的剖面图。为了对比，图6B还示出了将与反熔丝存储单元100形成在同一衬底内的核心电路晶体管的剖面图。图6B清楚地示出了在多晶硅栅106下面的厚栅氧化层116和在多晶硅栅108下面的薄栅氧化层118。扩散区110和112具有在邻近多晶硅栅106和108的侧墙隔离下面延伸的LDD区，并且场氧化层(如STI120和122)被包括在内，以使反熔丝存储单元100与其他存储单元或核心电路(如核心电路晶体管130)隔离。核心电路晶体管130包括在薄栅氧化层134上面形成的多晶硅栅132，以及扩散区136和138。扩散区具有在邻近多晶硅栅132的侧墙隔离下面延伸的LDD区。该核心电路晶体管130可以代表为了使存储阵列(例如控制逻辑或译码逻辑)工作而在核心电路中使用的所有晶体管，并且形成在不同于阱114的阱140中。更具体地，因为核心电路晶体管130可能为高性能而设计，所以阱140将是不同于高压p-型阱(PWELL-HV)114的低压p-型阱(PWELL-LV)。
现在描述反熔丝存储单元100的几个新颖特征。反熔丝器件的薄栅氧化层118和核心电路晶体管130的薄栅氧化层134可以彼此相同，这意味着它们形成有基本相同的厚度。如果多个核心器件类型存在于同一晶片中(如在三栅氧化层工艺的情况下)，那么反熔丝薄栅氧化层118将与核心晶体管器件其中之一的栅氧化层相同。而且，栅氧化层厚度116通常不同于所有核心电路晶体管的厚度，并且通常与I/O电路晶体管的栅氧化层厚度相同。这是通过使用相同的LV晶体管工艺同时生长薄栅氧化层118和134来实现的。虽然薄栅氧化层118和134是相同的，但是反熔丝器件和核心电路晶体管130的阈值电压是不同的。本领域技术人员理解，核心电路晶体管130在沟道140中在扩散区136和138之间具有LV晶体管Vt注入142，以从由阱140引起的原生Vt升高Vt。然而，在厚栅氧化层116和薄栅氧化层118下面的沟道区暴露于相同的HV晶体管Vt调整注入步骤，由此导致由栅氧化层的不同厚度引起的不同Vt注入126和128。在厚栅氧化层116下面的沟道区将具有HV晶体管Vt注入126，其用于将I/O晶体管的Vt调整至期望值，例如0.6伏特。在薄栅氧化层118下面的沟道区将具有Vt注入128，其导致Vt成为与厚栅氧化层116相对应的结果Vt的比例因子。再次，该比例因子与厚栅氧化层116和薄栅氧化层118之间的厚度差异有关。可替换地，在HV晶体管Vt调整注入步骤期间，可以对在薄栅氧化层118下面的沟道区加掩模，由此阻止任何Vt调整注入到该区域内。因此，在薄栅氧化层部分118下面的Vt将是由阱140引起的原生Vt。
使用高压工艺制造反熔丝存储单元的优势是下面的事实：当引入每个新的低压CMOS工艺时，高压CMOS工艺基本上保持不变。因此，如果使用新的先进的低压工艺制造核心电路以便获得提高的性能，那么反熔丝存储单元将具有从一代工艺到一代工艺保持基本不变的特性。因此，当低压工艺改变时，不需要重新设计反熔丝存储单元。
上述示例性双晶体管反熔丝存储单元100可以具有彼此相连的并由字线驱动的多晶硅栅106和108，或者它们可以通过使用分离的字线和Vcp线以与图1和图2的双晶体管反熔丝存储单元相同方式分别驱动。在两者任一种情况下，这种存储单元可能都不适于通过使存储阵列脚印(footprint)最小化来要求最少地使用半导体区域的高密度应用。在这种应用中，可以使用图7A的单晶体管反熔丝存储单元。
图7A是根据本发明的实施方式的单晶体管反熔丝存储单元的平面图。反熔丝存储单元200通常形成于存储阵列中，并且包括前面描述的第7,402,855号美国专利的厚度变化栅氧化层。反熔丝存储单元200包括有源区202、位线触点204、多晶硅栅206以及在有源区202中形成的扩散区208。位线触点204与扩散区208电接触。反熔丝存储单元200形成在公共阱210中，公共阱210是高压阱，如用于I/O晶体管的高压p-型阱。公共阱210可以与图6B的公共阱114相同。在多晶硅栅206下面并覆盖沟道区(未示出)的是厚度变化栅氧化层。虚线轮廓211限定了区域，在该区域中在制造工艺期间通过厚栅氧化层限定掩模形成厚栅氧化层。
图7B是沿线C-C得到的反熔丝存储单元200的剖面图。为了对比，图7B还示出了将与反熔丝存储单元200形成在同一衬底中的图6B中示出的相同的核心电路晶体管130的剖面图。图7B清楚地示出了在多晶硅栅206下面的厚度变化栅氧化层，厚度变化栅氧化层具有厚栅氧化层部分212和薄栅氧化层部分214。使用厚栅氧化层限定掩模211限定厚栅氧化层部分212。扩散区208具有在邻近多晶硅栅206的侧墙隔离下面延伸的LDD区，并且场氧化层(如STI216和218)被包括在内，以使反熔丝存储单元200与其他存储单元或核心电路(如核心电路晶体管130)隔离。核心电路晶体管130包括前面在图6B中描述的相同编号的要素。再次，该核心电路晶体管130可以代表为了使存储阵列(例如控制逻辑或译码逻辑)工作而在核心电路中使用的所有晶体管，并且形成于不同于阱210的阱140中。在本实施例中，阱140是不同于高压p-型阱(PWELL-HV)210的低压p-型阱(PWELL-LV)。
现在描述反熔丝存储单元200的几个新颖特征。厚度变化栅氧化层的薄栅氧化层部分214和核心电路晶体管130的薄栅氧化层134彼此相同，这意味着它们形成有基本相同的厚度。第7,402,855号美国专利教导了在形成用于LV晶体管的薄栅氧化层的同时首先形成了薄栅氧化层部分214。虽然栅氧化层214和134是相同的，但是反熔丝器件和核心电路晶体管130的阈值电压是不同的。如上所述，核心电路晶体管130在沟道中在扩散区136和138之间包括LV晶体管Vt注入142，以从由阱140引起的原生Vt升高Vt。在扩散区208和STI218之间的沟道区暴露于相同的HV晶体管Vt调整注入步骤，由此导致由于厚度变化栅氧化层的不同厚度引起的不同Vt注入220和222。在厚栅氧化层部分212下面的沟道区将具有HV晶体管Vt注入220，其用于将I/O晶体管的Vt调整至期望值，例如0.6伏特。在薄栅氧化层214下面的沟道区将具有Vt注入222，其导致Vt成为与厚栅氧化层部分212相对应的结果Vt的比例因子。再次，该比例因子与厚栅氧化层部分212和薄栅氧化层部分214之间的厚度差异有关。可替换地，在HV晶体管Vt调整注入步骤期间，可以对薄栅氧化层部分214下面的沟道区加掩模，由此阻止任何Vt调整注入到该区域内。因此，在薄栅氧化层部分214下面的Vt将与由阱210的阱掺杂确定的原生Vt类似，但是由于掩模对准误差的原因由HV晶体管Vt注入部分地修改。反熔丝器件的阈值电压将低于具有基本相同薄栅氧化层厚度的核心晶体管的阈值电压。
图8A中示出的是双晶体管反熔丝存储单元的可替换实施方式。图8A是根据本发明的实施方式的双晶体管反熔丝存储单元的平面图。反熔丝存储单元300通常形成于存储阵列中，并且包括存取晶体管和反熔丝晶体管。存取晶体管可以与图6A中所示的存取晶体管相同，并且包括有源区302、位线触点304以及多晶硅栅306。反熔丝晶体管可以具有与图7A中所示的厚度变化栅氧化层相同的厚度变化栅氧化层，并且包括有源区302和多晶硅栅308。在有源区302中在多晶硅栅306和308之间形成了第一扩散区310，而在有源区302中在多晶硅栅306的另一侧上形成了第二扩散区312。位线触点304与第二扩散区312电接触。存取晶体管和反熔丝晶体管形成在公共阱314中。更具体地，公共阱314是高压阱，如用于I/O晶体管的高压p-型阱。虚线轮廓315限定了区域，在该区域中在制造工艺期间通过厚栅氧化层限定掩模形成厚栅氧化层。在多晶硅栅306下面并覆盖沟道区(未示出)的是厚栅氧化层。
图8B是沿线D-D得到的反熔丝存储单元300的剖面图。为了对比，图8B还示出了将与反熔丝存储单元300形成在同一衬底内的图6B中示出的相同的核心电路晶体管130的剖面图。图8B清楚地示出了在多晶硅栅306下面的厚栅氧化层316和在多晶硅栅308下面的具有厚栅氧化层部分318和薄栅氧化层部分320的厚度变化栅氧化层。厚栅氧化层316和厚栅氧化层部分318都是使用厚栅氧化层限定掩模315限定的。扩散区310和312具有在邻近多晶硅栅306和308的侧墙隔离下面延伸的LDD区，并且场氧化层(如STI322和324)被包括在内，以使反熔丝存储单元300与其他存储单元或核心电路(如核心电路晶体管130)隔离。核心电路晶体管130包括前面在图6B中描述的相同编号的要素。
现在描述反熔丝存储单元300的几个新颖特征。厚度变化栅氧化层的薄栅氧化层部分320和核心电路晶体管130的薄栅氧化层134彼此相同，这意味着它们形成有基本相同的厚度。虽然栅氧化层320和134是相同的，但是反熔丝器件和核心电路晶体管130的阈值电压是不同的。如上所述，核心电路晶体管130在沟道140中在扩散区136和138之间包括LV晶体管Vt注入142，以从由阱140引起的原生Vt升高Vt。在扩散区310和STI324之间的沟道区暴露于相同的HV晶体管Vt调整注入步骤，由此导致由于厚度变化栅氧化层的不同厚度而引起的不同Vt注入326和328。在厚栅氧化层部分318下面的沟道区将具有HV晶体管Vt注入326，其用于将I/O晶体管的Vt调整至期望值，例如0.6伏特。在薄栅氧化层部分320下面的沟道区将具有Vt注入328，其导致Vt成为与厚栅氧化层部分318相对应的结果Vt的比例因子。再次，该比例因子与厚栅氧化层部分318和薄栅氧化层部分320之间的厚度差异有关。可替换地，在HV晶体管Vt调整注入步骤期间，可以对薄栅氧化层部分320下面的沟道区加掩模，由此阻止任何Vt调整注入到该区域内。因此，在薄栅氧化层部分320下面的Vt将是由阱210引起的原生Vt。存取晶体管的厚栅氧化层316比核心电路中任何晶体管的栅氧化层更厚，但是具有与I/O晶体管基本上相同的HV晶体管Vt注入330。由于部分318和316的栅氧化层厚度基本上相同，因此Vt注入320和336将基本上相同。在本实施方式中，在厚栅氧化层318和薄栅氧化层部分320下面的沟道暴露于相同的HV晶体管Vt注入步骤。
前面示出的反熔丝存储单元是双晶体管反熔丝存储单元和单晶体管反熔丝存储单元的可能形状的示例。可以使用反熔丝存储单元的其他可能形状，如在共同拥有的第2007/0257331号美国专利公开中所示。第2007/0257331号美国专利公开教导了使薄栅氧化层区最小化的反熔丝存储单元形状。因此，本发明的实施方式可以应用于具有在第2007/0257331号美国专利公开中示出的可选形状的反熔丝存储单元。
在图6B、7B和8B中示出的所有反熔丝存储单元实施方式中，反熔丝存储单元的所有晶体管形成在相同的高压阱中，其中高压阱可以与用于I/O晶体管的高压阱相同。因为高压阱被固有地设计为使由STI分隔的相邻器件之间的泄漏最小，所以可以省略反熔丝器件的Vt注入。这导致了Vt比同一半导体衬底上的任何核心电路晶体管更低。可替换地，反熔丝器件具有暴露于同一高压Vt注入步骤的沟道，厚栅氧化层存取晶体管或厚栅氧化层部分暴露于该同一高压Vt注入步骤。这导致了反熔丝器件的Vt不同于任何核心电路晶体管的Vt，导致了较好控制的或相对更低的Vt和/或由离子注入引起的较低的硅损伤。图6B、7B和8B中示出的反熔丝存储单元的制造使用了用于制造I/O晶体管和核心电路晶体管的现有CMOS工艺步骤，而没有任何附加的掩模步骤，由此使整个半导体器件的制造成本最小化。
图9A至图9G示出了用于形成图6B的反熔丝存储单元的CMOS工艺中的多个步骤，同时形成了核心电路晶体管。在图9A到图9G中只示出了特定步骤，以说明本发明的反熔丝存储单元实施方式和核心电路晶体管之间的差异。本领域技术人员理解，为形成晶体管的结构而执行其它未例示的步骤。在图9A中，STI氧化层400已经形成在存储阵列区402、核心电路区404以及I/O电路区(未示出)中。在核心电路区404上面形成了注入掩模406，并且使用p-型离子轰击掩模406未覆盖的暴露衬底，以形成高压p-型阱。注意的是，同时形成了用于I/O晶体管结构的高压p-型阱。随后，执行用于存储阵列区402和I/O晶体管的可选高压Vt调整注入。注意的是，如果使用HV阱离子注入直接实现了期望的Vt水平，则高压Vt调整注入可能是不必要的。可替换地，在已经注入了用于形成高压p-型阱的p-型离子之后，可以对与反熔丝晶体管或器件的沟道区对应的区域加掩模，使得该区域不接收任何高压Vt调整注入。
在图9B中，具有PWELL-HV注入和高压Vt调整注入408的存储阵列区402被掩模410覆盖，以便使用用于形成低压p-型阱的p-型离子轰击与掩模410未覆盖的核心电路区404对应的暴露的衬底。随后，执行用于核心电路区404的低压Vt调整注入，其在图9C中被示出为低压Vt调整注入412。图9C中示出的结构产生自几个工艺步骤。首先，执行灌入步骤，以在衬底内扩散所注入的p-型离子，以形成HVp-型阱414和LVp-型阱416。其次，在存储阵列区402和核心电路区404二者的衬底上面生长中间氧化层418。第三，在存储阵列区402和I/O电路区(未示出)的选择区域中在中间氧化层418上沉积厚栅氧化层(OD2)限定掩模420，以限定厚栅氧化层。在核心电路区中没有掩模420意味着在核心电路区中没有高压晶体管形成。在下面的氧化层蚀刻步骤中，对掩模420未覆盖的任何中间氧化层418向下蚀刻到衬底表面，作为薄栅氧化层形成的准备。
在图9D中，在存储阵列区402和核心电路区404中在暴露的衬底表面上形成薄氧化层422。存在可以用于形成薄氧化层422的两种不同技术。第一技术是图9D中示出的技术，其中使薄氧化层422热生长在暴露的衬底表面上。在该技术中，薄氧化层422还将在中间氧化层418下面生长，其推动中间氧化层418向上并远离衬底表面。在中间氧化层418下面的生长速度比没有中间氧化层418覆盖衬底表面的区域中的生长速度更低。虽然在图9D中没有示出，但是中间氧化层418被热生长的薄氧化层提升到衬底表面上面。第二技术是在暴露的衬底表面和中间氧化层418的暴露表面上面沉积薄氧化层422。在两者中任一情况下，生成的厚栅氧化层将是中间氧化层加上从中间氧化层下面生长的薄氧化层或加上在中间氧化层上部沉积的薄氧化层的总和。
因为希望I/O晶体管具有厚栅氧化层，所以I/O晶体管区将已经具有中间氧化层418。在薄氧化层422的生长之后，在包括存储阵列区402、核心电路区404以及任何的I/O晶体管区的整个衬底上面沉积栅多晶硅424。如图9D中所示，栅多晶硅424被沉积在薄氧化层422和更厚的中间氧化层418上面。为了限定栅多晶硅424的具体形状，在栅多晶硅424的选择的区域上面沉积栅掩模426。在栅掩模426的沉积之后，蚀刻掉栅掩模426未覆盖的所有暴露的栅多晶硅424，在存储阵列区402、核心电路区404以及I/O电路区中在薄氧化层或厚(中间)氧化层上面留下多晶硅栅的堆叠。
图9E示出了由栅多晶硅蚀刻步骤产生的三个这种堆叠，两个在存储阵列区402中，一个在核心电路区404中。在存储阵列区402中，由在薄氧化层422上面的栅多晶硅424组成的堆叠是反熔丝晶体管器件，而在厚(中间)氧化层418上面的栅多晶硅424是存取晶体管。在核心电路区404中，由在薄氧化层422上面的栅多晶硅424组成的堆叠是例如在逻辑电路中使用的低压晶体管。在图9E中，扩散掩模428被沉积在存储阵列区402以及I/O电路区上面，由此允许形成LDD区(未示出)和与核心电路区404中所有低压晶体管的栅多晶硅424邻近的侧墙隔离430。在形成侧墙隔离430之后，使所暴露的衬底暴露于n-型扩散注入，以形成用于核心电路区404中所有低压晶体管的源扩散区和漏扩散区。用于核心电路区404中低压晶体管的生成的LDD区432和扩散区434被示出在图9F中，并且具有专门为低压晶体管设计的杂质浓度。
在图9F中，扩散掩模428已被移除，并且核心电路区404中的低压晶体管覆盖有另一扩散掩模436。现在，使存储阵列区402的晶体管暴露于LDD注入、侧墙隔离438的形成以及扩散区注入。图9G示出了具有LDD区440和扩散区442的所完成的反熔丝存储单元以及在核心电路区404中的所完成的低压晶体管。用于存储阵列区402中的高压晶体管的生成的LDD区440和扩散区442被示出在图9F中，并且具有专门为高压晶体管设计的杂质浓度。在该点上，使器件的所有晶体管经受n-型注入扩散退火，以激活所注入的杂质并使任何注入损伤愈合。注意的是，图9F的反熔丝存储单元和低压晶体管与图6B中所示相应的反熔丝存储单元和低压晶体管相同。完成了反熔丝存储单元和所有其他晶体管的制造，并且将执行随后的工艺步骤，以形成位线触点并沉积用于互相连接晶体管器件的导电迹线。
图9A至图9G示出了用于形成双晶体管反熔丝存储单元和低压核心电路晶体管的CMOS制造工艺中的示例步骤。反熔丝晶体管和低压核心电路晶体管具有使用相同的栅氧化层形成工艺形成的薄栅氧化层，但是具有不同的Vt注入和有效阈值。因为整个高压p-阱414最初经受共同的高压Vt注入，所以存取晶体管和反熔丝晶体管具有相同的注入，但是将具有不同的有效Vt。更具体地，高压Vt注入旨在确保具有厚栅氧化层的存取晶体管的有效Vt处于指定值，例如0.6伏特。因此，反熔丝晶体管的有效Vt小于0.6伏特，因为反熔丝晶体管的栅氧化层更薄。在可替换实施方式中，可以禁止在反熔丝晶体管的薄氧化层422下面的沟道接收高压Vt注入，由此进一步降低了其有效Vt。低压核心电路晶体管经受低压Vt注入，低压Vt注入旨在确保低压核心电路晶体管的有效Vt处于指定值，例如0.6伏特。在任何情况下，反熔丝晶体管的产生的有效Vt将总是不同于任何低压核心电路晶体管的有效Vt。
图10A至图10G示出了用于形成图7B的反熔丝存储单元的CMOS工艺中的多个步骤，同时形成了核心电路晶体管。在图10A到图10G中只示出了特定步骤，以说明本发明的反熔丝存储单元实施方式和核心电路晶体管之间的差异。本领域技术人员理解，为形成晶体管的结构而执行其它未例示的步骤。在图10A中，STI氧化层500已经形成在存储阵列区502、核心电路区504以及I/O电路区(未示出)中。在核心电路区504上面形成了注入掩模506，并且使用p-型离子轰击掩模506未覆盖的暴露衬底，以形成高压p-型阱。注意的是，同时形成了用于I/O晶体管结构的高压p-型阱。随后，执行用于存储阵列区502和I/O晶体管的高压Vt调整注入。可替换地，在已经注入了用于形成高压p-型阱的p-型离子，可以对与反熔丝器件部分的沟道区对应的区域加掩模，使得该区域不接收任何高压Vt调整注入。
在图10B中，具有高压Vt调整注入508的存储阵列区502被掩模510覆盖，以便使用用于形成低压p-型阱的p-型离子轰击与掩模510未覆盖的核心电路区504对应的暴露的衬底。随后，执行用于核心电路区504的低压Vt调整注入，其在图10C中被示出为低压Vt调整注入512。此时应该注意的是，在阱的形成和Vt调整注入工艺中存在不同的变化，其中上述顺序是一个示例工艺。例如，对于低压晶体管和高压晶体管可以使用相同的阱注入，但是可以使用不同的Vt调整注入。可替换地，对于低压晶体管和高压晶体管可以使用两个不同的阱注入，而对于两个阱使用相同的Vt调整注入。甚至可能省略某些Vt调整注入。当低压晶体管和高压晶体管两者都具有它们自己的阱注入和Vt调整注入时，获得最大的灵活性。这可能是期望的，以获得对晶体管阈值电压的阱分布和精确度的高度控制。可能存在工艺中可利用不同高压晶体管的情况，因此每个不同类型的高压晶体管可能具有不同的阱和Vt调整注入。为了提高成本效益，可以使用现有掩模(例如P-阱或扩散(LDD)掩模)来进行Vt调整注入。
图10C中示出的结构产生自几个工艺步骤。首先，执行灌入步骤以在衬底内扩散所注入的p-型离子，以形成高压p-型阱514和低压p-型阱516。其次，在存储阵列区502和核心电路区504二者的衬底上面生长中间氧化层518。第三，在存储阵列区502和I/O电路区(未示出)的选择区域中在中间氧化层518上沉积厚栅氧化层(OD2)限定掩模520，以限定厚栅氧化层。在核心电路区中没有掩模520意味着在核心电路区中没有高压晶体管形成。在下面的氧化层蚀刻步骤中，对掩模520未覆盖的任何中间氧化层518向下蚀刻到衬底表面，作为薄栅氧化层形成的准备。
在图10D中，在存储阵列区502和核心电路区504中在暴露的衬底表面上生长薄氧化层522。因为希望I/O晶体管具有厚栅氧化层，所以I/O晶体管区将已经具有中间氧化层518。在薄氧化层522的生长之后，在包括存储阵列区502、核心电路区504以及任何的I/O晶体管区的整个衬底上面沉积栅多晶硅524。如图10D所示，栅多晶硅524被沉积在薄氧化层522和更厚的中间氧化层518上面。为了限定栅多晶硅524的具体形状，在栅多晶硅524的选择的区域上面沉积栅掩模526。注意的是，现在通过在核心电路区504中放置栅掩模526来限定单晶体管反熔丝存储单元的厚度变化栅氧化层。更具体地，核心电路区504中的栅掩模526既覆盖薄氧化层522又覆盖较厚的中间栅氧化层518。在栅掩模526的沉积之后，蚀刻掉栅掩模526未覆盖的所有暴露的栅多晶硅524，在存储阵列区502、核心电路区504以及I/O电路区中薄氧化层和厚(中间)氧化层上面留下多晶硅栅的堆叠。
图10E示出了由栅多晶硅蚀刻步骤产生的两个这种堆叠，一个在存储阵列区502中，一个在核心电路区504中。在存储阵列区502中，由在厚度变化栅氧化层518和522上面的栅多晶硅524组成的堆叠是反熔丝晶体管器件。在核心电路区504中，由在薄氧化层522上面的栅多晶硅524组成的堆叠是例如在逻辑电路中使用的低压晶体管。在图10E中，扩散掩模528被沉积在存储阵列区502以及I/O电路区上面，由此允许形成LDD区(未示出)和与核心电路区504中所有低压晶体管的栅多晶硅524邻近的侧墙隔离530。在形成侧墙隔离530之后，使所暴露的衬底暴露于n-型扩散注入，以形成用于核心电路区504中所有低压晶体管的源扩散区和漏扩散区。用于核心电路区504中低压晶体管的生成的LDD区532和扩散区534被示出在图10F中，并且具有专门为低压晶体管设计的杂质浓度。
在图10F中，扩散掩模528已被移除，并且核心电路区504中的低压晶体管覆盖有另一扩散掩模536。现在，使存储阵列区502的晶体管暴露于LDD注入、侧墙隔离538的形成以及扩散区注入。图10G示出了具有LDD区540和扩散区542的所完成的反熔丝存储单元以及在核心电路区504中的所完成的低压晶体管。用于存储阵列区502中的高压晶体管的生成的LDD区540和扩散区542被示出在图10F中，并且具有专门为高压晶体管设计的杂质浓度。在该点上，使器件的所有晶体管经受n-型注入扩散退火，以激活所注入的杂质并使任何注入损伤愈合。注意的是，图10F的反熔丝存储单元和低压晶体管与图7B中所示相应的反熔丝存储单元和低压晶体管相同。完成了反熔丝存储单元和所有其他晶体管的制造，并且将执行随后的工艺步骤，以形成位线触点并沉积用于互相连接晶体管器件的导电迹线。
图10A至图10G示出了用于形成具有厚度变化栅氧化层的单晶体管反熔丝存储单元和低压核心电路晶体管的CMOS制造工艺中的示例步骤。单晶体管反熔丝存储单元的反熔丝器件和低压核心电路晶体管具有使用相同的栅氧化层形成工艺形成的薄栅氧化层，但是具有不同的Vt注入和有效阈值。因为整个高压p-阱514最初经受共同的高压Vt注入，所以单晶体管反熔丝存储单元的存取晶体管部分和反熔丝器件部分两者具有相同的注入，但是将具有不同的有效Vt。更具体地，高压Vt注入旨在确保具有厚栅氧化层的存取晶体管部分的有效Vt处于指定值，例如0.6伏特。因此，反熔丝器件的有效Vt小于0.6伏特，因为反熔丝器件的栅氧化层更薄。在可替换实施方式中，可以禁止在厚度变化栅氧化层的薄氧化层522下面的区域接收高压Vt注入，由此进一步降低了其有效Vt。低压核心电路晶体管经受低压Vt注入，低压Vt注入旨在确保低压核心电路晶体管的有效Vt处于指定值，例如0.6伏特。在任何情况下，反熔丝器件的产生的有效Vt将总是不同于任何低压核心电路晶体管的有效Vt。
用于形成图6B和7B的反熔丝存储单元的制造工艺被归纳在图11的流程图中。在步骤600中形成用于存储阵列区中反熔丝存储单元和I/O电路区中晶体管的阱，步骤600对应于图9A和图10A中示出的制造步骤。在阱离子注入后，将Vt调整注入引入到这些阱中，其中Vt调整注入是为高压晶体管设计的。在本实施例中，阱是为高压晶体管设计的。在可替换实施方式中，可以对薄氧化层下面的沟道区加掩模，使得它们不接收任何Vt调整注入。在步骤602，注入用于核心电路区的阱，接着进行Vt调整注入，步骤602对应于图9B和图10B中示出的制造步骤。在步骤604，为存储阵列区中的反熔丝存储单元的I/O晶体管和存取晶体管生长厚栅氧化层，步骤604对应于图9C和图10C中示出的制造步骤。然后，在步骤606，为存储阵列区中的反熔丝晶体管/器件和核心电路晶体管生长薄栅氧化层，步骤606对应于图9D和图10D中示出的制造步骤。步骤606可以包括热生长薄氧化层或薄氧化层的沉积。在两者中任一种情况下，在步骤604中生长的厚栅氧化层在厚度上增加，因为所形成的薄栅氧化层被增加到厚栅氧化层。最后在步骤608，形成用于所有晶体管的多晶硅栅，并且注入了用于I/O晶体管、反熔丝存储单元晶体管和核心电路晶体管的扩散区。这对应于图9D-9F和图10D-10F中示出的制造步骤。
前面的图示出了存储阵列中与其他反熔丝存储单元隔离的一个反熔丝存储单元。图12至14是在存储阵列中布置的本实施方式的多个反熔丝存储单元的平面图布局图示。
图12是根据本发明实施方式的双晶体管反熔丝存储器件存储阵列的平面图布局。存储阵列700中的每个双晶体管反熔丝存储单元具有彼此相连的多晶硅栅106和108，并且具有与图6A和图6B的反熔丝存储单元100相同的结构。为了保持绘图的清晰，只注释了一个反熔丝存储单元的多晶硅栅106和108。示出存储阵列700包括六个反熔丝存储单元，其中，三个被布置在第一行702，另外三个被布置在第二行704。第一字线WLi连接到行702的反熔丝存储单元，而第二字线WLi+1连接到行704的反熔丝存储单元。虚线轮廓705限定了存储阵列中的区域，在该区域中，在制造工艺期间通过厚栅氧化层限定掩模形成厚栅氧化层。在图12中所示的配置中，来自行702和704的每一对存储单元共享公共扩散区706和公共位线触点708。每个位线触点连接到不同的位线，如位线BLn、BLn+1以及BLn+2。所有反熔丝存储单元形成在阱710中，根据本实施方式阱710是高压p-型阱。存储阵列700的反熔丝存储单元可以使用图9A-9G中示出的制造步骤来形成。
图13是根据本发明实施方式的双晶体管反熔丝存储单元存储阵列的平面图布局。存储阵列800中的每个双晶体管反熔丝存储单元具有单独控制的多晶硅栅106和108，并且具有与图6A和图6B的反熔丝存储单元100相同的结构。在存储阵列800中，形成每个反熔丝存储单元的多晶硅栅106和108的多晶硅线是对该行的所有反熔丝存储单元公用的。示出存储阵列800包括六个反熔丝存储单元，其中，三个被布置在第一行802，另外三个被布置在第二行804。第一字线WLi连接到行802的多晶硅栅106，而第一单元板电压VCPi连接到行802的多晶硅栅108。第二字线WLi+1连接到行804的多晶硅栅106，而第二单元板电压VCPi+1连接到行804的多晶硅栅108。虚线轮廓805限定了存储阵列中的区域，在该区域中，在制造工艺期间通过厚栅氧化层限定掩模形成厚栅氧化层。在图13所示的配置中，来自行802和804的每一对存储单元共享公共扩散区806和公共位线触点808。每个位线触点连接到不同的位线，如位线BLn、BLn+1以及BLn+2。所有反熔丝存储单元形成在阱810中，根据本实施方式阱810是高压p-型阱。存储阵列800的反熔丝存储单元可以使用图9A-9G中示出的制造步骤来形成。
图14是根据本发明实施方式的单晶体管反熔丝存储元件存储阵列的平面图布局。存储阵列900中每个单晶体管反熔丝存储单元具有一个多晶硅栅206，并且具有与图7A和图7B的反熔丝存储单元200相同的结构。在存储阵列900中，形成每个反熔丝存储单元的多晶硅栅206的多晶硅线是对该行的所有反熔丝存储单元公用的。示出存储阵列900包括十六个反熔丝存储单元，其中，在第一行902、第二行904、第三行906和第四行908中的每一行中布置了四个。字线WLi、WLi+1、WLi+2和WLi+3分别连接到行902、904、906和908的多晶硅栅206。虚线轮廓909限定了存储阵列中的区域，在该区域中，在制造工艺期间通过厚栅氧化层限定掩模形成厚栅氧化层。在图14中所示的配置中，来自行902和904的每一对存储单元共享公共扩散区910和公共位线触点912。每个位线触点连接到不同的位线，如位线BLn、BLn+1、BLn+2以及BLn+3。行902和904的反熔丝存储单元形成在第一阱914中，而行906和908的反熔丝存储单元形成在第二阱916中。阱914和916两者可以是相同的高压p-型阱，但是通过在WLi+1和WLi+2之间在衬底中形成的STI氧化层彼此隔离。存储阵列900的反熔丝存储单元可以使用图10A-10G中示出的制造步骤来形成。
前面描述的实施方式可以用于对ROM反熔丝器件进行掩模，如在共同拥有的2007年12月20日提交的第WO2008/077240号PCT专利公开中公开的那些。WO2008/077240指导了可以通过在反熔丝存储单元的扩散区或沟道之间制造到电源的电连接来对反熔丝存储单元编制程序。
本发明的实施方式示出了双晶体管存储单元和单晶体管存储单元，双晶体管存储单元和单晶体管存储单元具有与低压核心电路晶体管不同的带有阈值电压的反熔丝器件。这通过在用于高压晶体管(如I/O晶体管)的阱中形成反熔丝存储单元来实现，而在通常用于低压晶体管的阱中形成核心电路晶体管。因为单Vt调整注入和单LDD注入被应用于存储阵列区中的厚栅氧化层晶体管和薄栅氧化层晶体管，所以消除了可能的不受控的注入杂质浓度和注入损伤的区域。相比之下，使用两个不同阱的反熔丝晶体管暴露于由掩模未对准导致的前述劣势，导致两个或多个注入区彼此重叠。因此，用于反熔丝晶体管或反熔丝器件的更高质量薄栅氧化层导致更低的有效阈值和阻抗，由此提供良好的击穿特性。
总之，反熔丝存储单元的薄栅氧化层和厚栅氧化层或介电区域可以形成在同一阱中，或者形成在具有相同类型和掺杂分布的阱中。核心电路晶体管、I/O晶体管、或者核心电路晶体管和I/O晶体管两者使用与存储阵列区的阱不同的阱掺杂分布。反熔丝存储单元的薄栅氧化层和厚栅氧化层可以接收相同的Vt调整、或控制离子注入，但是薄栅氧化区和核心电路区接收不同的Vt控制离子注入。反熔丝器件的有效Vt将低于具有相同类型的并具有相同栅氧化层厚度的至少一个核心电路晶体管。
前面提出的示例性实施方式示出了在高压p-阱中形成的反熔丝存储单元，而核心电路晶体管形成在低压p-阱中。可替换地，可以在高压n-阱中形成反熔丝存储单元，而在低压n-阱中形成核心电路晶体管。
在前面的描述中，为了说明而解释了多个细节，以便提供对本发明实施方式的充分理解。然而，对本领域技术人员来说将显而易见的是，为实践本发明这些具体细节不是必需的。在其他实例中，以框图形式示出了公知的电结构和电路，以便不使本发明模糊不清。例如，没有提供关于本文所描述的本发明的实施方式是否被实现为软件程序、硬件电路、固件程序或软件程序、硬件电路和固件程序的组合的具体细节。
本发明的上述实施方式仅旨在作为示例。在不脱离仅仅由本发明的权利要求书限定的本发明范围的情况下，本领域技术人员可以对具体实施方式进行替代、修改和改变。

Claims (29)

1.一种存储器件，包括：
存储阵列，包括多个反熔丝存储单元，所述多个反熔丝存储单元中的每一个均包括：
具有厚栅氧化层的存取晶体管，在高压阱中形成，所述高压阱是n-型和p-型中的一种，以及
具有薄栅氧化层的反熔丝器件，在所述高压阱中形成，所述薄栅氧化层具有小于所述厚栅氧化层的厚度的厚度；以及
核心晶体管，具有在厚度上与所述薄栅氧化层对应的栅氧化层，所述核心晶体管形成在具有与所述高压阱相同类型的低压阱中。
2.如权利要求1所述的存储器件，进一步包括：
在另一个阱中形成的输入/输出晶体管，所述另一个阱在类型和掺杂分布方面与所述高压阱基本相同。
3.如权利要求1所述的存储器件，其中，所述反熔丝器件具有比所述核心晶体管低的阈值电压。
4.如权利要求1所述的存储器件，其中，所述厚栅氧化层包括中间氧化层和沉积在所述中间氧化层上的所述薄栅氧化层。
5.如权利要求1所述的存储器件，其中，所述薄栅氧化层热生长在所述高压阱的衬底表面上。
6.如权利要求5所述的存储器件，其中，所述厚栅氧化层包括中间氧化层和在所述中间氧化层和所述衬底表面之间热生长的氧化层。
7.如权利要求1所述的存储器件，其中，所述存取晶体管包括电连接至位线的第一扩散区以及电连接至所述反熔丝器件的第二扩散区。
8.如权利要求7所述的存储器件，其中，所述存取晶体管具有高于所述核心晶体管和所述反熔丝器件的阈值电压。
9.如权利要求8所述的存储器件，其中，所述反熔丝器件具有厚度变化栅氧化层，所述厚度变化栅氧化层具有对应于所述薄栅氧化层的薄部分和对应于所述厚栅氧化层的厚部分，所述厚度变化栅氧化层形成在单个多晶硅栅的下面。
10.如权利要求9所述的存储器件，其中，在所述厚度变化栅氧化层的所述厚部分和所述存取晶体管的厚栅氧化层下面的沟道区具有基本相同的阈值电压注入。
11.如权利要求1所述的存储器件，其中，所述存取晶体管的厚栅氧化层对应于厚度变化栅氧化层的厚部分，所述反熔丝器件的薄栅氧化层对应于所述厚度变化栅氧化层的薄部分，所述厚度变化栅氧化层形成在单个多晶硅栅的下面。
12.如权利要求11所述的存储器件，其中，所述反熔丝器件具有低于所述存取晶体管和所述核心晶体管的阈值电压。
13.一种制造存储器件的方法，包括：
在存储阵列电路区中注入高压阱，所述高压阱是n-型和p-型其中之一；
在核心电路区中注入低压阱，所述低压阱与所述高压阱类型相同；
为所述存储阵列电路区的所述高压阱中的存取晶体管形成第一氧化层；以及
同时为所述核心电路区的所述低压阱中的核心晶体管和为所述存储阵列电路区的所述高压阱中的反熔丝器件形成第二氧化层。
14.如权利要求13所述的方法，其中，同时形成第二氧化层的步骤包括在形成所述第二氧化层时增加所述第一氧化层的厚度，所述第二氧化层对应于所述反熔丝器件的薄栅氧化层。
15.如权利要求14所述的方法，其中，增加所述第一氧化层的厚度的步骤包括同时在衬底表面上和所述第一氧化层上沉积所述第二氧化层，所述第一氧化层和所述第二氧化层的组合形成所述存取晶体管的厚栅氧化层。
16.如权利要求14所述的方法，其中，增加所述第一氧化层的厚度的步骤包括同时在衬底表面上和在所述第一氧化层下面热生长所述第二氧化层，所述第一氧化层和所述第二氧化层的组合形成所述存取晶体管的厚栅氧化层。
17.如权利要求13所述的方法，进一步包括：
使所述高压阱暴露于高阈值电压调整注入，以调整所述存取晶体管和所述反熔丝器件的阈值电压。
18.如权利要求13所述的方法，进一步包括：
使所述高压阱暴露于高阈值电压调整注入，以调整所述存取晶体管和所述反熔丝器件的阈值电压，并且对与所述反熔丝器件对应的沟道区进行掩模，以阻止所述高阈值电压调整注入的注入。
19.如权利要求13所述的方法，进一步包括：
使所述低压阱暴露于低阈值电压调整注入，以调整所述核心晶体管的阈值电压，并阻止所述反熔丝器件暴露于所述低阈值电压调整注入。
20.如权利要求15所述的方法，其中，注入所述高压阱的步骤包括在输入/输出电路区中同时注入所述高压阱。
21.如权利要求20所述的方法，其中，形成第一氧化层的步骤包括在所述输入/输出电路区的所述高压阱中同时形成输入/输出晶体管的所述第一氧化层。
22.如权利要求21所述的方法，其中，增加所述第一氧化层的厚度的步骤包括在所述输入/输出晶体管的所述第一氧化层上沉积所述第二氧化层，所述第一氧化层和所述第二氧化层的组合形成所述输入/输出晶体管的厚栅氧化层。
23.如权利要求17所述的方法，其中，使所述高压阱暴露于高阈值电压调整注入的步骤包括使所述高压阱暴露于所述高阈值电压调整注入，以调整所述存取晶体管、所述反熔丝器件以及所述输入/输出晶体管的阈值电压。
24.如权利要求13所述的方法，进一步包括：
使所述低压阱暴露于低阈值电压调整注入，以调整所述核心晶体管的阈值电压。
25.一种存储器件，包括：
反熔丝存储单元，在存储阵列电路区的高压阱中，所述高压阱是n-型和p-型其中之一并且具有高压阱分布；
输入/输出晶体管，在输入/输出区的所述高压阱中；以及
核心晶体管，在核心电路区的低压阱中，所述低压阱与所述高压阱类型相同，并具有与所述高压阱的分布不同的分布。
26.如权利要求25所述的存储器件，其中，所述反熔丝存储单元中的每一个均包括存取晶体管和反熔丝器件。
27.如权利要求26所述的存储器件，其中，所述存取晶体管和所述输入/输出晶体管具有栅氧化层，所述栅氧化层具有第一厚度。
28.如权利要求27所述的存储器件，其中，所述反熔丝器件和所述核心晶体管具有栅氧化层，该栅氧化层具有第二厚度，所述第二厚度小于所述第一厚度。
29.如权利要求28所述的存储器件，其中，所述存取晶体管和所述输入/输出晶体管具有第一阈值电压，所述反熔丝器件具有小于所述第一阈值电压的第二阈值电压，并且所述核心晶体管具有小于所述第一阈值电压且不同于所述第二阈值电压的第三阈值电压。
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123572B2 (en) * 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
US8933492B2 (en) * 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
JP2009267229A (ja) * 2008-04-28 2009-11-12 Elpida Memory Inc 半導体装置及びその製造方法
US8208312B1 (en) 2009-09-22 2012-06-26 Novocell Semiconductor, Inc. Non-volatile memory element integratable with standard CMOS circuitry
US8199590B1 (en) 2009-09-25 2012-06-12 Novocell Semiconductor, Inc. Multiple time programmable non-volatile memory element
US8134859B1 (en) 2009-09-25 2012-03-13 Novocell Semiconductor, Inc. Method of sensing a programmable non-volatile memory element
JP5590842B2 (ja) * 2009-09-29 2014-09-17 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体記憶装置の制御方法
US9129687B2 (en) 2009-10-30 2015-09-08 Sidense Corp. OTP memory cell having low current leakage
US8937357B2 (en) * 2010-03-01 2015-01-20 Broadcom Corporation One-time programmable semiconductor device
CN103050495B (zh) * 2011-10-14 2016-06-15 无锡华润上华科技有限公司 Otp存储单元及其制作方法
US8735986B2 (en) * 2011-12-06 2014-05-27 International Business Machines Corporation Forming structures on resistive substrates
US9842802B2 (en) 2012-06-29 2017-12-12 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
US9502424B2 (en) 2012-06-29 2016-11-22 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
KR101950002B1 (ko) * 2012-07-30 2019-02-20 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20140058220A (ko) * 2012-11-06 2014-05-14 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 및 그 제조 방법
US9917168B2 (en) 2013-06-27 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide semiconductor field effect transistor having variable thickness gate dielectric
KR101523138B1 (ko) * 2013-09-04 2015-05-26 주식회사 동부하이텍 프로그램 가능한 메모리
US20150129975A1 (en) 2013-11-13 2015-05-14 Globalfoundries Singapore Pte. Ltd. Multi-time programmable device
CN104681558B (zh) * 2013-12-03 2017-11-07 珠海创飞芯科技有限公司 Otp器件结构及其加工方法
CN104716171B (zh) * 2013-12-11 2018-07-06 中国科学院微电子研究所 半导体设置及其制造方法
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
CA2887223C (en) * 2014-04-03 2016-02-09 Sidense Corp. Anti-fuse memory cell
US9202815B1 (en) * 2014-06-20 2015-12-01 Infineon Technologies Ag Method for processing a carrier, a carrier, and a split gate field effect transistor structure
KR102169197B1 (ko) 2014-09-16 2020-10-22 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이
KR102358054B1 (ko) 2014-09-29 2022-02-04 삼성전자주식회사 일회적 프로그램 가능 메모리 셀들을 구비하는 메모리 장치
US9496048B2 (en) 2015-03-12 2016-11-15 Qualcomm Incorporated Differential one-time-programmable (OTP) memory array
CN107615391A (zh) 2015-04-12 2018-01-19 Neo半导体公司 Cmos反熔丝单元
KR20160125114A (ko) 2015-04-21 2016-10-31 에스케이하이닉스 주식회사 이-퓨즈를 구비하는 반도체장치 및 그 제조 방법
TWI606448B (zh) 2015-07-29 2017-11-21 國立交通大學 介電質熔絲型記憶電路及其操作方法
US9799662B2 (en) * 2015-08-18 2017-10-24 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
US9673208B2 (en) * 2015-10-12 2017-06-06 Silicon Storage Technology, Inc. Method of forming memory array and logic devices
US10032783B2 (en) * 2015-10-30 2018-07-24 Globalfoundries Singapore Pte. Ltd. Integrated circuits having an anti-fuse device and methods of forming the same
US10014066B2 (en) * 2015-11-30 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness
US10163916B2 (en) * 2015-12-16 2018-12-25 NEO Semiconductor, Inc. Compact anti-fuse memory cell using CMOS process
US9773792B1 (en) * 2016-03-25 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. One-time programming cell
US9806084B1 (en) * 2016-06-06 2017-10-31 International Business Machines Corporation Anti-fuse with reduced programming voltage
KR102495452B1 (ko) 2016-06-29 2023-02-02 삼성전자주식회사 반도체 장치
US10032784B2 (en) * 2016-07-27 2018-07-24 Synopsys, Inc. One-time programmable bitcell with native anti-fuse
DE102016115939B4 (de) * 2016-08-26 2021-05-27 Infineon Technologies Ag Einmal programmierbare Speicherzelle und Speicheranordnung
US10395745B2 (en) 2016-10-21 2019-08-27 Synposys, Inc. One-time programmable bitcell with native anti-fuse
TWI704675B (zh) * 2016-10-31 2020-09-11 新加坡商馬維爾亞洲私人有限公司 製造具有優化的柵極氧化物厚度的記憶體器件
KR20180066785A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 안티-퓨즈 소자 및 그 안티-퓨즈 소자를 포함한 메모리 소자
US10446562B1 (en) 2017-01-10 2019-10-15 Synopsys, Inc. One-time programmable bitcell with partially native select device
US9935014B1 (en) 2017-01-12 2018-04-03 International Business Machines Corporation Nanosheet transistors having different gate dielectric thicknesses on the same chip
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
CN109585450B (zh) * 2017-09-28 2020-11-03 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法
US10615166B2 (en) 2017-12-19 2020-04-07 International Business Machines Corporation Programmable device compatible with vertical transistor flow
CN109103189B (zh) * 2018-07-11 2021-08-24 上海华虹宏力半导体制造有限公司 由n型电容耦合晶体管构成的一次可编程器件
KR102606814B1 (ko) * 2018-12-28 2023-11-29 에스케이하이닉스 주식회사 안티 퓨즈를 구비한 반도체장치 및 그 제조 방법
US11296096B2 (en) * 2019-11-08 2022-04-05 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid junctions
US11217595B2 (en) * 2020-01-15 2022-01-04 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid device and hybrid junction for select transistor
TWI718861B (zh) * 2020-02-04 2021-02-11 億而得微電子股份有限公司 低電壓反熔絲元件
US11404426B2 (en) * 2020-02-04 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling trap formation to improve memory window in one-time program devices
US11158641B2 (en) * 2020-02-12 2021-10-26 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid devices and hybrid junctions
US11018143B1 (en) * 2020-03-12 2021-05-25 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid low-voltage devices
CN113496987B (zh) 2020-04-08 2024-03-29 长鑫存储技术有限公司 反熔丝器件及反熔丝单元
TWI744130B (zh) * 2020-12-09 2021-10-21 億而得微電子股份有限公司 低成本低電壓反熔絲陣列
US11984479B2 (en) 2021-02-17 2024-05-14 Analog Devices International Unlimited Company Hybrid field-effect transistor

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7025A (en) * 1850-01-15 Buckle
US6029A (en) * 1849-01-16 Method of directing the scoops in dredging machines
JPH04323867A (ja) 1991-04-23 1992-11-13 Citizen Watch Co Ltd 半導体不揮発性メモリとその書き込み方法
JP2001196470A (ja) 2000-01-13 2001-07-19 Sharp Corp 半導体装置の製造方法
US6798693B2 (en) * 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
WO2003025944A1 (en) * 2001-09-18 2003-03-27 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP2003258118A (ja) * 2002-03-06 2003-09-12 Seiko Epson Corp 半導体装置
CA2520140C (en) 2004-05-06 2007-05-15 Sidense Corp. Split-channel antifuse array architecture
US7755162B2 (en) * 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
US7205201B2 (en) * 2004-08-09 2007-04-17 System General Corp. CMOS compatible process with different-voltage devices
US7553704B2 (en) * 2005-06-28 2009-06-30 Freescale Semiconductor, Inc. Antifuse element and method of manufacture
US7280425B2 (en) * 2005-09-30 2007-10-09 Intel Corporation Dual gate oxide one time programmable (OTP) antifuse cell
US8933492B2 (en) * 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device

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