KR20050039085A - 임베디드 비휘발성 메모리 및 그 제조방법 - Google Patents
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Abstract
저밀도 및 저가격의 임베디드 비휘발성 메모리 셀을 구현하기 위해, 본 발명에서는 소자분리영역 및 활성영역이 정의된 제1도전형의 반도체 기판 내에 형성된 제2도전형의 웰; 제2도전형 웰의 내부에 형성되고 비트 라인 방향에 평행하며, 소자분리영역 및 제2도전형의 웰에 의해 둘러싸여 있는 제1도전형의 웰; 제1도전형 웰 상부의 반도체 기판 상에 형성된 터널링 산화막; 터널링 산화막 상에 형성되고, 워드 라인 방향에 평행하며, 제1게이트, 유전체층, 및 제2게이트가 순차 형성되어 이루어진 적층게이트 구조를 포함하는 임베디드 비휘발성 메모리를 제공한다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로 더욱 상세하게는 저밀도 및 저가격의 임베디드 비휘발성 메모리를 제조하는 방법에 관한 것이다.
임베디드 비휘발성 메모리(embedded nv(non volatile) Memory)는 비휘발성 메모리 소자와 이를 구동하기 위한 논리회로(logic circuit)를 단일칩에 함께 형성한 것이며, 로직의 기본 기술과 비휘발성 메모리 기술을 접목하여 제조된다.
임베디드 비휘발성 메모리는 여러 가지 타입이 있으며 용도에 따라 적절한 것으로 선택하여 사용하고 있다.
임베디드 비휘발성 메모리의 종류로는, 게이트로 작용하는 다결정실리콘층이 단일층인 싱글폴리 이이프롬(single poly EEPROM), 두 개의 다결정실리콘층이 수직으로 적층된 적층게이트(stack gate, ETOX), 싱글폴리 EEPROM과 적층게이트의 중간에 해당하는 듀얼폴리(dual poly) EEPROM과 분리게이트(split gate) 등이 있다.
일반적으로, 적층게이트 타입은 셀 크기가 가장 작은 반면에 회로가 복잡하여 고밀도, 고성능용으로 적합하나, 저밀도용으로는 적합하지 못하다. 저밀도용으로는 EEPROM이 주로 사용된다. 일 예로 싱글폴리 EEPROM은 로직 공정에서 2개정도의 마스크 공정을 추가하면 제작 가능한 반면에, 셀 크기가 적층게이트의 약 200배 가량에 달하므로 고밀도용으로는 적합하지 않는 것이다.
싱글폴리 EEPROM과 적층게이트의 중간에 해당하는 듀얼폴리 EEPROM과 분리게이트 등은 공정이 복잡하다는 단점이 있다.
따라서 저밀도용의 임베디드 비휘발성 메모리를 저가격으로 제조하는 새로운 구조의 임베디드 비휘발성 메모리 셀, 특히 적층게이트 구조를 사용한 저밀도 및 저가격의 임베디드 비휘발성 메모리 셀이 절실히 요구되고 있는 실정이다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 저밀도 및 저가격의 임베디드 비휘발성 메모리 셀을 구현하는 것이다.
본 발명의 다른 목적은 적층게이트 구조를 사용하여 저밀도, 저가격의 임베디드 비휘발성 메모리 셀을 구현하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 소자분리영역 및 활성영역이 정의된 제1도전형의 반도체 기판 내에 형성된 제2도전형의 웰; 제2도전형 웰의 내부에 형성되고 비트 라인 방향에 평행하며, 소자분리영역 및 제2도전형의 웰에 의해 둘러싸여 있는 제1도전형의 웰; 제1도전형 웰 상부의 반도체 기판 상에 형성된 터널링 산화막; 터널링 산화막 상에 형성되고, 워드 라인 방향에 평행하며, 제1게이트, 유전체층, 및 제2게이트가 순차 형성되어 이루어진 적층게이트 구조를 포함하는 임베디드 비휘발성 메모리를 제공한다.
제1도전형의 웰 내부에는 금속 비트 라인이 형성되는데, 이 금속 비트 라인은 소자분리영역 및 제2도전형의 웰에 의해 둘러싸여 이웃끼리 서로 분리되어 있는 것이 특징이다.
유전체층은 제1산화막, 질화막, 및 제2산화막으로 이루어진 ONO층이며, 여기서 제1산화막의 두께는 10-50Å이고, 질화막의 두께는 50-160Å이며, 제2산화막의 두께는 10-80Å인 것이 바람직하다.
반도체 기판이 p타입 실리콘 웨이퍼일 때, 제2도전형의 웰은 5족 원소 이온이 주입된 n 웰이며, 제1도전형의 웰은 3족 원소 이온이 주입된 p웰이다.
문턱 전압을 높이기 위해서는 게이트에 +4 ~ +10 V를 인가하고 제1도전형의 웰에 -4 ~ -10 V를 인가하며, 문턱 전압을 낮추기 위해서는 게이트에 -4 ~ -10 V를 인가하고 제1도전형의 웰에 +4 ~ +10 V를 인가하는 것이 바람직하다.
이러한 본 발명에 따른 임베디드 비휘발성 메모리는, 소자분리영역 및 활성영역이 정의된 제1도전형의 반도체 기판 내에 제2도전형의 웰을 형성하는 단계; 제2도전형 웰의 내부에, 비트 라인 방향에 평행하고 소자분리영역 및 제2도전형의 웰에 의해 둘러싸인 제1도전형의 웰을 형성하는 단계; 제1도전형 웰 상부의 반도체 기판 상에 터널링 산화막을 형성하는 단계; 터널링 산화막 상에 제1게이트, 유전체층, 및 제2게이트를 순차 형성하여 워드 라인 방향에 평행한 적층게이트 구조를 형성하는 단계를 순차 수행하여 제조된다.
이 때 제1도전형의 웰을 형성하는 단계에서는, 소자분리영역의 일부를 차폐시키는 감광막 패턴을 마스크로 이용하여 차폐된 소자분리영역의 일부를 제외한 반도체 기판 상에 불순물 이온을 주입하는 것이 바람직하다.
제2도전형의 웰을 형성하는 단계에서는 반도체 기판의 상면 전체에 불순물 이온을 주입하는 것이 바람직하다.
반도체 기판이 p타입 실리콘 웨이퍼일 때, 제2도전형의 웰은 5족 원소의 불순물 이온을 주입하는 것에 의해 형성되고, 제1도전형의 웰은 3족 원소의 불순물 이온을 주입하는 것에 의해 형성된다.
유전체층으로는 제1산화막, 질화막, 및 제2산화막을 순차 형성하며, 이 때 제1산화막은 열산화법에 의해 10-50Å의 두께로 형성하고, 질화막은 화학기상증착(CVD) 방법에 의해 50-160Å의 두께로 형성하며, 제2산화막은 화학기상증착(CVD) 방법에 의해 10-80Å의 두께로 형성하는 것이 바람직하다.
터널링 산화막층을 형성하는 단계에서는, 반도체 기판의 상면 전체에 터널링 산화막을 형성한 후 선택적으로 식각하여 제1도전형 웰 상부의 반도체 기판 상에 터널링 산화막을 목적하는 폭으로 남기는 것이 바람직하다.
이하, 본 발명에 따른 임베디드 메모리의 구성에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 임베디드 비휘발성 메모리를 도시한 평면도이고, 도 2a는 도 1을 비트라인 방향으로 잘라서 본 단면도이며, 도 2c는 도 1을 워드라인 방향으로 잘라서 본 단면도이다.
이들 도면에 도시된 바와 같이, 반도체 기판(100)에는 소자분리영역으로서 얕은 트렌치 격리구조(shallow trench isolation : STI, 이하 STI라 칭함)(10)이 형성되어 있어서 STI(10)를 소자분리영역으로, STI(10)를 제외한 기판을 소자가 형성되는 활성영역으로 구분되어 있다.
이 때 소자 간 격리시키는 소자분리영역은 상술한 STI로 반드시 한정될 필요는 없으며, 로코스(LOCOS : local oxidation of silicon) 또는 딥트렌치(DTI)를 포함하여 다른 격리구조도 적용가능하다. 다만, 로코스에 비해서는 STI가 소자의 고집적화에 유리하고, DTI에 비해서는 STI가 제조 용이한 이유 등으로 STI가 선호된다.
이와 같이 소자분리영역 및 활성영역이 정의된 반도체 기판 내부의 전체 영역에는 소자 형성의 기초가 되는 웰이 형성되어 있는데, 반도체 기판(100)이 제1도전형이라고 할 때 반도체 기판(100)과 반대 도전형인 제2도전형의 웰(20)로 칭한다.
제2도전형 웰(20)의 내부에는 비트 라인 방향에 평행하고 제2도전형의 웰(20)과는 반대 도전형을 가지는 제1도전형의 웰(30)이 형성되어 있다. 이 때 제2도전형의 웰(30)은 STI(10) 및 제1도전형의 웰(20)에 의해 둘러싸여 있어서 이웃끼리 서로 분리되어 있는 것이 특징이다.
이후 제2도전형의 웰(30)에는 금속 비트 라인이 형성될 것이므로, 금속 비트 라인 역시 STI(10) 및 제1도전형의 웰(20)에 의해 둘러싸여 이웃하는 비트라인들이 서로 분리되고, 따라서 각각의 비트라인 별로, 즉 비트바이비트(bit-by-bit)로 독립적인 신호 처리가 가능해지는 것이다.
만약, 반도체 기판(100)이 p타입일 때, 제1도전형 웰(10)은 n웰이고 제2도전형 웰(30)은 p웰이다.
웰은 일반적으로 불순물 이온의 주입에 의해 형성된다. 따라서, 반도체 기판(100)이 p타입 실리콘 웨이퍼일 때, 반도체 기판(100)의 내부 전체에는 5족 원소 이온이 확산된 제1도전형(n) 웰(20)이 형성되어 있고, 제1도전형(n) 웰(20)의 내부에는 3족 원소 이온이 확산된 제2도전형(p) 웰(30)이 이웃끼리 서로 분리되도록 형성되어 있는 것이다.
제1도전형 웰(30) 상부의 반도체 기판 상에는 터널링 산화막(40)이 형성되어 있고, 터널링 산화막(40) 상에는 워드 라인 방향에 평행한 적층게이트 구조가 형성되어 있다.
적층게이트 구조는 제1게이트(플로팅 게이트)(50), 유전체층(50), 및 제2게이트(콘트롤 게이트)(60)가 순차 적층된 구조이고, 이 때 유전체층(50)은 제1산화막, 질화막, 및 제2산화막으로 이루어진 ONO층이다.
ONO층에서 제1산화막의 두께는 10-50Å이고, 질화막의 두께는 50-160Å이며, 제2산화막의 두께는 10-80Å인 것이 바람직하다.
제2게이트(70)에 전압을 인가하기 위해 비트 라인 방향으로는 셀 당 하나씩의 드레인 컨택(80)이 형성되어 있고, 워드 라인 방향으로는 공통소스 컨택(90)이 형성되어 있다. 이 때 드레인 컨택(8)은 각각의 비트라인 별로 독립적으로 전압을 인가할 수 있도록 웰 픽업(well-pick up)이 잡혀있다.
이하, 본 발명에 따른 임베디드 비휘발성 메모리의 제조방법에 대해 상세히 설명한다.
먼저, 제1도전형의 반도체 기판(100) 내에 소자분리영역으로서 STI(10)를 형성하여 STI(10)를 제외한 기판을 소자가 형성되는 활성영역으로 정의한다.
소자 간 격리시키는 소자분리영역은, 앞에서 설명한 바와 같이 반드시 STI로 한정할 필요는 없으며, 로코스 또는 DTI를 포함하여 다른 격리구조를 적용할 수도 있다.
다음, 제1도전형의 반도체 기판(100)의 상면 전체에 반도체 기판(100)과 반대 도전형을 가지는 제2도전형의 불순물 이온을 주입하여 제2도전형의 웰(20)을 형성한다.
만약, 반도체 기판(100)으로 p타입 실리콘 웨이퍼를 사용할 경우 인(P)과 같은 5족 원소 이온을 주입하여 n웰을 형성할 수 있다.
다음, STI(10)의 일부를 차폐시키는 감광막 패턴을 마스크로 이용하여 차폐된 STI(10)의 일부를 제외한 반도체 기판(100) 상에 제1도전형의 웰(20)과 반대 도전형을 가지는 제1도전형의 불순물 이온을 주입하여 제1도전형의 웰(30)을 형성한다.
이 때 제1도전형의 웰(30)은 비트 라인 방향에 평행하고 STI(10) 및 제2도전형의 웰(20)에 의해 둘러싸이도록 형성하여 이웃하는 제1도전형의 웰(30)들을 서로 분리시킨다.
만약, 반도체 기판(100)으로 p타입 실리콘 웨이퍼를 사용할 경우 붕소(B)와 같은 3족 원소 이온을 주입하여 p웰을 형성할 수 있다.
다음, 반도체 기판(100)의 상면 전체에 터널링 산화막(40)을 형성한 후 선택적으로 식각하여 제1도전형 웰(30) 상부의 반도체 기판 상에 터널링 산화막(40)을 목적하는 폭으로 남긴다.
다음, 터널링 산화막(40) 상에 워드라인과 평행한 방향으로 적층게이트 구조를 형성한다. 즉, 터널링 산화막(40) 상에 제1게이트(플로팅 게이트)(50), 유전체층(60), 및 제2게이트(콘트롤 게이트)(70)를 순차 형성하고, 이 때 유전체층(60)으로는 제1산화막, 질화막, 및 제2산화막을 순차 형성한다.
제1산화막은 열산화법에 의해 10-50Å의 두께로 형성할 수 있고, 질화막은 화학기상증착(CVD) 방법에 의해 50-160Å의 두께로 형성할 수 있으며, 제2산화막은 화학기상증착(CVD) 방법에 의해 10-80Å의 두께로 형성할 수 있다.
이후에는 제1도전형의 웰(30)에 비트 라인 방향으로 드레인 컨택(80)을 형성하고, 워드 라인 방향으로는 공통소스 컨택(90)을 형성한다.
비트라인(BL) 방향으로의 게이트(50) 두께를 D1이라 하고, 비트라인 방향으로의 이웃하는 게이트(50) 간 거리를 D2, 그리고 비트라인 방향으로의 공통소스(90)를 사이에 둔 게이트(50) 간 거리를 D3라 하며, 또한, 워드라인(WL) 방향으로 드러나는 STI(10) 간 거리를 W1이라 하고, 워드라인 방향으로 드러나는 제1도전형 웰(30)의 폭을 W2, 그리고 워드라인 방향으로의 제1도전형 웰(30) 간 거리를 W3라 할 때, 셀 하나의 크기는 (D1 + D2/2 + D3/2) × (W2+W3)로 계산된다.
본 발명의 일 실시예에서는 0.18㎛ 급 공정을 적용하여, D1은 0.3㎛, D2는 0.6㎛, D3는 0.6㎛이고, W1은 0.3㎛, W2는 1.0㎛, W3는 2㎛으로 제조하였으며, 따라서 셀 하나의 크기가 0.9×3.0 = 2.7㎛2인 임베디드 비휘발성 메모리를 제조하였다.
종래 적층게이트 구조의 경우 DUV 광원을 이용한 공정을 3 스텝 사용하였으나, 본 발명의 일 실시예와 같은 셀 크기라면 추가적인 DUV 공정을 i-라인으로 대체할 수 있으므로 공정 마진을 확보할 수 있고 공정비용이 절감되는 장점이 있다.
상술한 바와 같은 구성을 가지는 본 발명에 따른 임베디드 비휘발성 메모리에서는 게이트(50)와 제1도전형의 웰(30)이 만나는 지점에서 프로그래밍(programming), 소거(erase), 및 읽기(read) 동작이 일어난다. 이 때 프로그래밍 및 소거는 모두 F-N 터널링 방식으로 진행된다.
프로그래밍 시에는 제2게이트(콘트롤 게이트)(50)에 약 +7V를, 제1도전형의 웰(30)에 약 -7V를 인가하여 제1게이트(플로팅 게이트)(40) 내에 전자를 주입한다. 소거 시에는 이와는 반대로 제2게이트(콘트롤 게이트)(50)에 약 -7V를, 제1도전형의 웰(30)에 약 +7V를 인가하여 제1게이트(플로팅 게이트)(40) 내에 주입되어 있던 전자를 제1도전형의 웰(30)로 빼내어준다.
본 발명의 동작 전압의 경우 일반적인 적층게이트 구조보다 커플링 비를 월등하게 높일 수 있어서 낮은 게이트 전압 및 웰 전압을 사용할 수 있다.
또한, 고밀도용 적층게이트의 경우 캠(CAM) 셀의 개념을 사용하여 소거 및 프로그래밍에 대하여 베리파이(verify)를 설정하고 있고, 이러한 베리파이 때문에 많은 시간을 소비하나, 본 발명의 경우 F-N 터널링을 사용하여 진행하고 또한 임베디드의 경우 고속을 요구하지 않으므로 수십 msec 정도의 시간으로 프로그래밍 및 소거를 진행한다면 베리파이를 적용하지 않아도 된다.
제2게이트 및 제1도전형의 웰에 인가하는 전압의 범위는 다음과 같다.
문턱 전압을 높이기 위해서는 게이트(50)에 +4 ~ +10 V를 인가하고 제1도전형의 웰(30)에 -4 ~ -10 V를 인가하며, 문턱 전압을 낮추기 위해서는 게이트(50)에 -4 ~ -10 V를 인가하고 제1도전형의 웰(30)에 +4 ~ +10 V를 인가한다.
상술한 바와 같이 본 발명에서는 트리플(triple) 웰 구조를 적용한 적층게이트 플래쉬 소자를 통해 비트 바이 비트로 프로그래밍 및 소거를 가능하게 한다.
표 1과 표 2는 각각 기존의 임베디드 비휘발성 메모리의 여러 가지 타입에 대한 칩 크기 및 로직 기술 대비 추가되는 마스크 공정 수를 계산하여 나타낸 것이다. 표 1에는 본 발명에서와 같이 트리플 웰 구조를 적용한 싱글폴리 SONOS 플래쉬 소자의 경우를 함께 나타내었으며, 이 때 트리플 웰 싱글폴리의 경우 본 발명의 일 실시예와 거의 비슷한 수준의 크기를 가지는 것이다. 표 2에는 본 발명의 일 실시예에 따른 경우를 함께 나타내었다.
| 셀(코어) 크기 | 셀 밀도에 따른 칩 크기 | |||||||
| 예상 셀크기 | 코어크기(mm2; 1M) | 어레이 크기(mm2; 1M) | 1K | 10K | 100K | 1M | 10M | |
| 싱글폴리 EEPROM | 100 | 0.72 | 100.72 | 1.47 | 2.38 | 11.44 | 102 | 1008 |
| 듀얼폴리 EEPROM | 11.23 | 0.72 | 11.95 | 1.38 | 1.49 | 2.57 | 13.3 | 120 |
| 적층게이트(ETOX) | 0.28 | 0.72 | 1 | 2.87 | 2.88 | 2.97 | 3.87 | 12.87 |
| 분리 게이트 | 0.6 | 0.72 | 1.32 | 2.12 | 2.13 | 2.25 | 3.44 | 15.32 |
| 트리플웰 싱글폴리 | 2.016 | 0.72 | 2.88 | 1.37 | 1.40 | 1.66 | 4.25 | 30.17 |
| 로직기술 대비 추가되는 공정 수 | ||||
| 광원 : DUV | 광원 : i-라인 | 총합계 | ||
| 종래 | 싱글폴리 EEPROM | 0 | 2 | 2 |
| 듀얼폴리 EEPROM | 2 | 8 | 10 | |
| 적층게이트 (ETOX) | 3 | 7 | 10 | |
| 분리 게이트 | 3 | 7 | 10 | |
| 본발명 | 실시예 | 0 | 4 | 4 |
표1 및 2에 나타난 바와 같이, 가장 공정이 간단한 싱글폴리 EEPROM의 경우 셀 밀도 100K를 이상에서는 칩 크기가 너무 커져서 경쟁력이 없으며, 종래 적층게이트의 경우 셀 밀도 1M 이상에서 경쟁력이 있으나 로직기술 대비 추가되는 공정 수가 너무 많다는 단점이 있다.
이에 반해 본 발명의 경우 저밀도에서 칩 크기가 작을 뿐만 아니라, 추가공정 수도 비교적 작아서 저가격으로 소자를 제조할 수 있다.
상술한 바와 같이, 본 발명에서는 트리플 웰 구조를 채용하여 비트 바이 비트로 프로그래밍 및 소거를 가능하게 하는 적층게이트 플래쉬 소자를 제조하며, 이를 통해 저밀도 및 저가격의 임베디드 비휘발성 메모리 셀을 구현하는 효과가 있다.
도 1은 본 발명에 따른 임베디드 비휘발성 메모리를 도시한 평면도이고,
도 2a는 도 1을 비트라인 방향으로 잘라서 본 단면도이며,
도 2c는 도 1을 워드라인 방향으로 잘라서 본 단면도이다.
Claims (16)
- 소자분리영역 및 활성영역이 정의된 제1도전형의 반도체 기판 내에 형성된 제2도전형의 웰;상기 제2도전형 웰의 내부에 형성되고 비트 라인 방향에 평행하며, 상기 소자분리영역 및 상기 제2도전형의 웰에 의해 둘러싸여 있는 제1도전형의 웰;상기 제1도전형 웰 상부의 반도체 기판 상에 형성된 터널링 산화막;상기 터널링 산화막 상에 형성되고, 워드 라인 방향에 평행하며, 제1게이트, 유전체층, 및 제2게이트가 순차 형성되어 이루어진 적층게이트 구조;를 포함하는 임베디드 비휘발성 메모리.
- 제 1 항에 있어서,상기 제1도전형의 웰 내부에 형성되는 금속 비트 라인을 더 포함하고, 상기 금속 비트 라인은 상기 소자분리영역 및 상기 제2도전형의 웰에 의해 둘러싸여 이웃끼리 서로 분리되어 있는 임베디드 비휘발성 메모리.
- 제 1 항에 있어서,상기 유전체층은 제1산화막, 질화막, 및 제2산화막으로 이루어진 임베디드 비휘발성 메모리.
- 제 3 항에 있어서,상기 제1산화막의 두께는 10-50Å이고, 질화막의 두께는 50-160Å이며, 제2산화막의 두께는 10-80Å인 임베디드 비휘발성 메모리.
- 제 1 항에 있어서,상기 반도체 기판은 p타입 실리콘 웨이퍼이고, 상기 제2도전형의 웰은 5족 원소 이온이 주입된 n 웰이며, 상기 제1도전형의 웰은 3족 원소 이온이 주입된 p웰인 임베디드 비휘발성 메모리.
- 제 1 항에 있어서,문턱 전압을 높이기 위해서는 상기 게이트에 +4 ~ +10 V를 인가하고 상기 제1도전형의 웰에 -4 ~ -10 V를 인가하며,문턱 전압을 낮추기 위해서는 상기 게이트에 -4 ~ -10 V를 인가하고 상기 제1도전형의 웰에 +4 ~ +10 V를 인가하는 임베디드 비휘발성 메모리.
- 소자분리영역 및 활성영역이 정의된 제1도전형의 반도체 기판 내에 제2도전형의 웰을 형성하는 단계;상기 제2도전형 웰의 내부에, 비트 라인 방향에 평행하고 상기 소자분리영역 및 상기 제2도전형의 웰에 의해 둘러싸인 제1도전형의 웰을 형성하는 단계;상기 제1도전형 웰 상부의 반도체 기판 상에 터널링 산화막을 형성하는 단계;상기 터널링 산화막 상에 제1게이트, 유전체층, 및 제2게이트를 순차 형성하여 워드 라인 방향에 평행한 적층게이트 구조를 형성하는 단계를 포함하는 임베디드 비휘발성 메모리의 제조방법.
- 제 7 항에 있어서,상기 제1도전형의 웰을 형성하는 단계에서는, 상기 소자분리영역의 일부를 차폐시키는 감광막 패턴을 마스크로 이용하여 상기 차폐된 소자분리영역의 일부를 제외한 반도체 기판 상에 불순물 이온을 주입하는 임베디드 비휘발성 메모리의 제조방법.
- 제 7 항에 있어서,상기 제2도전형의 웰을 형성하는 단계에서는 상기 반도체 기판의 상면 전체에 불순물 이온을 주입하는 임베디드 비휘발성 메모리의 제조방법.
- 제 7 항에 있어서,상기 반도체 기판은 p타입 실리콘 웨이퍼이고, 상기 제2도전형의 웰을 형성하는 단계에서는 5족 원소의 불순물 이온을 주입하는 임베디드 비휘발성 메모리의 제조방법.
- 제 7 항에 있어서,상기 반도체 기판은 p타입 실리콘 웨이퍼이고, 상기 제1도전형의 웰을 형성하는 단계에서는 3족 원소의 불순물 이온을 주입하는 임베디드 비휘발성 메모리의 제조방법.
- 제 7 항에 있어서,상기 유전체층으로는 제1산화막, 질화막, 및 제2산화막을 순차 형성하는 임베디드 비휘발성 메모리의 제조방법.
- 제 12 항에 있어서,상기 제1산화막은 열산화법에 의해 10-50Å의 두께로 형성하는 임베디드 비휘발성 메모리의 제조방법.
- 제 12 항에 있어서,상기 질화막은 화학기상증착(CVD) 방법에 의해 50-160Å의 두께로 형성하는 임베디드 비휘발성 메모리의 제조방법.
- 제 12 항에 있어서,상기 제2산화막은 화학기상증착(CVD) 방법에 의해 10-80Å의 두께로 형성하는 임베디드 비휘발성 메모리의 제조방법.
- 제 7 항에 있어서,상기 터널링 산화막을 형성하는 단계에서는, 상기 반도체 기판의 상면 전체에 상기 터널링 산화막을 형성한 후 선택적으로 식각하여 상기 제1도전형 웰 상부의 반도체 기판 상에 상기 터널링 산화막을 목적하는 폭으로 남기는 임베디드 비휘발성 메모리의 제조방법.
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| KR1020030074447A KR100613276B1 (ko) | 2003-10-23 | 2003-10-23 | 임베디드 비휘발성 메모리 및 그 제조방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100748003B1 (ko) * | 2006-08-31 | 2007-08-08 | 동부일렉트로닉스 주식회사 | 임베디드 비휘발성 메모리 및 그 제조방법 |
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2003
- 2003-10-23 KR KR1020030074447A patent/KR100613276B1/ko not_active IP Right Cessation
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| KR100748003B1 (ko) * | 2006-08-31 | 2007-08-08 | 동부일렉트로닉스 주식회사 | 임베디드 비휘발성 메모리 및 그 제조방법 |
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