KR100655943B1 - 이중 전압 플래시 집적 회로 제조 방법 - Google Patents
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Abstract
다수의 얕은 트렌치 분리 영역들 및 플로팅 게이트 구조를 갖는 반도체 기판 상에 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법이 제공된다. 제 1 유전체층이 형성된 다음, 제 1, 2 저 전압 디바이스들을 위한 반도체 기판의 영역들을 노출시키기 위하여 제 1 유전체층의 일부분이 제거된다. 제 2 유전체층이 제 1 유전체층 및 반도체 기판 상에 형성된 다음, 제 2 저 전압 디바이스를 위한 반도체 기판의 영역을 노출시키기 위하여 제 2 유전체층의 일부가 제거된다. 제 3 유전체층이 제 2 유전체층 상에 형성되어, 제 1, 2 및 3 유전체층들을 포함하는 플로팅 게이트와, 제 1, 2 및 3 유전체층들을 포함하는 제 1 전압 디바이스와, 제 2 및 3 유전체층들을 포함하는 제 2 전압 디바이스와, 그리고 제 3 유전체층을 포함하는 제 3 전압 디바이스를 형성한다.
반도체 제조 공정, 스택 게이트, 플래시 메모리, 마스크 감소, 트렌치 영역
Description
도 1A 내지 1D는 교번적인 유전체층들이 증착된 후의 중간 제조 단계에서의 웨이퍼의 다양한 단면들을 예시한다.
도 2A 내지 2D는 포토레지스트층이 증착되어 처리되고, 교번적인 유전 물질들이 일부 제거된 후의 웨이퍼의 다양한 단면들을 예시한다.
도 3A 내지 3D는 포토레지스트층이 증착되어 처리되고, 임플란트가 수행된 후의 웨이퍼의 다양한 단면들을 예시한다.
도 4A 내지 4D는 포토레지스트층이 증착되어 처리되고, 임플란트가 수행된 후의 웨이퍼의 다양한 단면들을 예시한다.
도 5A 내지 5D는 유전체층이 증착되고, 포토레지스트층이 증착되어 처리되고, 그리고 임플란트가 수행된 후의 웨이퍼들의 다양한 단면들을 예시한다.
도 6A 내지 6D는 포토레지스트층이 증착되어 처리되고, 임플란트가 수행된 후의 웨이퍼의 다양한 단면들을 예시한다.
도 7A 내지 7D는 포토레지스트층이 증착되어 처리되고, 임플란트가 수행된 후의 웨이퍼의 다양한 단면들을 예시한다.
도 8A 내지 8D는 포토레지스트층이 증착되어 처리되고, 임플란트가 수행된 후의 웨이퍼의 다양한 단면들을 예시한다.
도 9A 내지 9D는 포토레지스트층이 증착되어 처리되고, 유전체층이 제거된 후의 웨이퍼의 다양한 단면들을 예시한다.
도 10A 내지 10D는 포토레지스트층이 증착되어 처리되고 유전체층이 증착된 후의 웨이퍼의 다양한 단면들을 예시한다.
도 11A 내지 11D는 반도체 물질이 증착된 후의 웨이퍼의 다양한 단면들을 예시한다.
<도면의 주요 부분에 대한 부호의 설명>
11: 메모리 셀 12: 고 전압 디바이스
13, 14: 저 전압 디바이스 16: 반도체 기판
18: 트렌치 분리 영역 20: 산화막층
22: 플로팅 게이트 24: ONO 층
26: ONO 마스크 28: 하부 산화막층
30: N-웰 마스크 32: N-웰 임플란테이션
34: P-웰 마스크 36: P-웰 임플란테이션
38: 제 1 게이트 산화막층 40: 제 1 전압 P-채널 Vt 마스크
42: P-채널 Vt 임플란테이션 44: 제 1 전압 N-채널 Vt 마스크
46: N-채널 Vt 임플란테이션 48: 제 2 전압 P-채널 Vt 마스크
50: P-채널 Vt 임플란테이션 52: 제 2 전압 N-채널 Vt 마스크
54: N-채널 Vt 임플란테이션 58: 제 2 게이트 산화막
60: 폴리실리콘층
본 발명은 일반적으로 이중 전압 플래시 메모리 집적 회로들의 제조에 관한 것으로서, 특히 마스크 단계들이 감소되고 일반적인 공정이 이용될 수 있는 방법에 관한 것이다.
플래시 전기적으로-소거가능하고 프로그램가능한 판독 전용 메모리들(플래시 EEPROMs)은 열 전자 주입에 의해 프로그램되고 파울러-노드하임 터널링에 의해 소거되는 비휘발성 메모리 디바이스들의 부류이다. 플래시 EEPROMs은 바이트 또는 워드 단위로 판독/프로그램되며, 전체적으로 소거되거나(완전한 칩 소거) 또는 전체 어레이의 특정한 부분에 의해 부분적으로 소거된다(섹터 소거). 이러한 집적 회로들은 일반적으로 동작을 위하여 이중 전압을 요구하며, 플래시 메모리 셀들과 함께 이러한 이중 전압을 이용하는 주변 반도체 디바이스들을 갖는다.
각 메모리 셀은 반도체 기판(즉, 실리콘 다이 또는 칩) 상에 형성되며, 반도체 기판은 높은 도핑 농도로 도핑된 드레인 영역 및 소스 영역을 갖는다. 소스 영역은 또한 낮은 도핑 농도로 기판 내에 깊게 확산된 영역과, 보다 더 높은 도핑 농도로 기판 내에 얕게 확산된 영역을 포함한다. 채널 영역은 드레인 영역과 소스 영역을 분리한다. 메모리 셀은 또한, 일반적으로 "스택 게이트"로 일컬어지는 멀티레이어(multilayer) 구조를 포함하며, 이 멀티레이어 구조에 의해 플래시 EEPROM의 상태를 나타내는 충전이 제어된다.
과거에, 이중 전압 플래시 EEPROM의 제조시, 액티브한 플로팅 게이트 폴리실리콘 영역들이 제조된 후, 산화막-질화막-산화막(ONO) 유전 물질의 교번층들이 폴리실리콘 및 실리콘 기판 상에 열 성장되었다. 이후, ONO의 상부 산화막 및 질화막층들을 선택적으로 제거하기 위하여 포토레지스트 마스크(마스크)가 도입된 다음, 집적 회로의 주변 영역에서 ONO의 하부 산화막을 제거하기 위한 산화막 스트리핑 식각(oxide stripping etch)이 수행되었다.
마스크를 제거한 후, (고 전압 디바이스들을 위한) 산화막이 열 성장되었다(게이트 산화 Ⅰ).
이후, 저 전압(LV) 웰, 필드, 채널 및 임계 전압(Vt) 임플란트를 위하여 다수의 마스크들이 이용된다. 제 1 마스크는 LV N-웰 임플란트를 위한 것이고, 제 2 마스크는 LV P-필드(Pfld) 임플란트를 위한 것이며, 제 3 마스크는 LV 얇은 게이트 (제 1 전압) P-채널 Vt 임플란트를 위한 것이고, 제 4 마스크는 LV 두꺼운-게이트 (제 2 전압) P-채널 Vt 임플란트를 위한 것이며, 제 5 마스크는 LV 얇은-게이트 (제 1 전압) N-채널 Vt 임플란트를 위한 것이고, 그리고 제 6 마스크는 LV 두꺼운-게이트 (제 2 전압) N-채널 Vt 임플란트를 위한 것이다.
이후, LV 두꺼운 게이트 산화를 위한 서로 다른 마스크가 도입되며, LV 영역에서 게이트 산화 Ⅰ을 제거하기 위한 스트립이 수행된다. 이후, 마스크가 제거되고, 게이트 산화막이 열 성장된다. 마지막으로, LV 얇은 게이트 산화막을 형성하기 위한 다른 마스크가 이용되며, 또한 산화막 스트립이 수행된다.
마지막으로, 다른 폴리실리콘들이 증착되고, 플래시 EEPROM의 제조 공정을 위한 나머지 일반적인 공정들이 수행된다.
상기 단계들은, 다수의 마스크들을 필요로 하고 다른 제조들에 이용되는 개별적인 공정들과 호환될 수 없기 때문에 문제가 있다. 단순화된 좀 더 범용의 공정을 가능하게 하는 해결책이 오랫 동안 연구되어 왔지만, 그 동안 당업자들에게 발견되지 않았었다.
본 발명은 다수의 얕은 트렌치 분리 영역들 및 플로팅 게이트 구조를 갖는 반도체 기판 상에 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법을 제공한다. 제 1 유전체층(dielectric layer)이 형성된 다음, 제 1, 2 저 전압 디바이스들을 위한 반도체 기판의 영역들을 노출시키기 위하여 제 1 유전체층의 일부분이 제거된다. 제 2 유전체층이 제 1 유전체층 및 반도체 기판 상에 형성된 다음, 제 2 저 전압 디바이스를 위한 반도체 기판의 영역을 노출시키기 위하여 제 2 유전체층의 일부가 제거된다. 제 3 유전체층이 제 2 유전체층 상에 형성되어, 제 1, 2 및 3 유전체층들을 포함하는 플로팅 게이트와, 제 1, 2 및 3 유전체층들을 포함하는 제 1 전압 디바이스와, 제 2 및 3 유전체층들을 포함하는 제 2 전압 디바이스와, 그리고 제 3 유전체층을 포함하는 제 3 전압 디바이스를 형성한다. 이 방법은 종래 기술에 비해 단순화되며, 당업자들에게 일반적이고 널리 공지된 개별적인 공정들을 이용할 수 있게 한다.
본 발명의 상기 및 기타 장점들은 첨부 도면들과 함께 설명되는 하기의 상세 한 설명으로부터 당업자들에게 명백해질 것이다.
이제, 도 1A 내지 1D를 참조하면, 중간 제조 단계시 플래시 EEPROM 집적 회로의 다양한 단면들이 예시되어 있다.
도 1A는 공정의 완료시 다수의 메모리 셀들(11)을 포함하게 될 메모리 영역을 도시한다. 다수의 메모리 셀들(11)은 일반적으로 실리콘으로 된 반도체 기판(16) 상에 형성되며, 반도체 기판(16) 내에는 일반적으로 산화막으로 된 트렌치 분리 영역들(trench isolations)(18)이 형성된다. 다수의 메모리 셀들(11)의 채널들, 웰들, 및/또는 접합들을 형성하기 위한 임플란테이션(implantation)들이 수행된다. 게이트 유전체층, 일반적으로 산화막층(20)이 반도체 기판(16) 및 얕은 트렌치 분리 영역들(18) 상에 형성된다. 산화막층(20)은 일반적으로 얕은 트렌치 분리 영역들(18)의 산화막 물질의 일부가 된다. 도시된 바와 같이, 폴리실리콘이 산화막층(20) 상에 증착된 다음 패턴화되어 다수의 폴리실리콘 플로팅 게이트들(22)을 형성하며, 그리고 유전 물질의 교번층들인 ONO 층(24)이 다수의 폴리실리콘 플로팅 게이트들(22) 및 얕은 트렌치 분리 영역들(18) 상에 증착된다. ONO 층(24)은 산화막, 질화막 및 산화막의 교번층들로 이루어진다.
도 1B는 공정의 완료시 다수의 고 전압 디바이스들(12)을 포함하게 될 주변 영역의 일부를 도시한다. 고 전압 디바이스들(12)의 채널들, 웰들 및/또는 접합들을 형성하기 위한 임플란테이션들이 수행된다. 도 1B 및 나머지 도면들에서, 이전의 도면들에서와 동일한 소자들은 동일한 번호로 나타낸다. 따라서, 도 1B는 ONO 층(24)에 의해 덮여지는 트렌치 분리 영역들(18) 및 반도체 기판(16)을 도시한다.
도 1C는 공정의 완료시 다수의 제 1 저 전압 디바이스들(13)을 포함하게 될 주변 영역을 도시한다. 이 제조 단계에서의 구조는 도 1B의 구조와 동일하다.
도 1D는 공정의 완료시 다수의 제 2 저 전압 디바이스들(14)을 포함하게 될 주변 영역의 일부를 도시한다. 공정이 완료되면, 다수의 제 2 저 전압 디바이스들(14)은 제 1 저 전압 디바이스들(13) 보다 더 낮은 전압에서 동작한다.
도 1A 내지 1D는 당업자들에게 널리 공지된 일반적인 공정에 의해 형성된다.
도 2A는 ONO 층(24) 상에 증착된 ONO 마스크(26) 또는 포토레지스트 마스크를 갖는 도 1A의 구조를 도시한다.
도 2B는 ONO 층(24)으로부터 산화막 및 질화막층들이 제거되어, 얕은 트렌치 분리 영역들(18) 및 반도체 기판(16)에 없어서는 안되는 하부 산화막층(28)을 남기는 도 1B의 구조를 도시한다.
도 2C는 도 2B와 동일한 제거 공정이 수행되어, 얕은 트렌치 분리 영역들(18) 및 반도체 기판(16)에 없어서는 안되는 ONO 층(24)의 하부 산화막층(28)을 남기는 도 1C의 구조를 도시한다.
도 2D는 도 2B와 동일한 제거 공정이 수행되어, 얕은 트렌치 분리 영역들(18) 및 반도체 기판(16)에 없어서는 안되는 ONO 층(24)의 하부 산화막층(28)을 남기는 도 1D의 구조를 도시한다.
도 3A는 ONO 마스크(26)가 제거되고, ONO 층(24) 상에 N-웰 마스크(30)가 증착된 도 2A의 구조를 도시한다.
도 3B는 하부 산화막층(28) 상에 증착된 N-웰 마스크(30)를 갖는 도 2B의 구조를 도시한다.
도 3C는 N-웰 마스크(30)가 증착되고, 패턴화되고, 현상되어 마스크 개구부를 형성하는 도 2C의 구조를 도시한다. 하부 산화막층(28)을 통하여 반도체 기판(16) 내로 임플란테이션(32)이 수행된 후, 하부 산화막층(28)을 제거하는 산화막 식각이 수행되어 반도체 기판(16)을 노출시킨다.
도 3D는 N-웰 마스크(30)가 증착되고, 패턴화되고, 현상되어 마스크 개구부를 형성하는 도 2D의 구조를 도시한다. 하부 산화막층(28)을 통하여 반도체 기판(16) 내로 N-웰 임플란테이션(32)이 수행된 후, 하부 산화막층(28)을 제거하는 산화막 식각이 수행되어 반도체 기판(16)을 노출시킨다.
도 4A는 N-웰 마스크(30)가 제거되고 ONO 층(245) 상에 P-웰 마스크(34)가 증착된 도 3A의 구조를 도시한다.
도 4B는 하부 산화막층(28) 상에 P-웰 마스크(34)가 증착된 도 3B의 구조를 도시한다.
도 4C는 P-웰 마스크(34)가 증착되고, 패턴화되고, 현상되어 마스크 개구부를 형성하는 도 3C의 구조를 도시한다. 하부 산화막층(28)을 통하여 반도체 기판(16) 내로 P-웰 임플란테이션(36)이 수행된 후, 하부 산화막층(28)을 제거하는 산화막 식각이 수행되어 반도체 기판(16)을 노출시킨다.
도 4D는 P-웰 마스크(34)가 증착되고, 패턴화되고, 현상되어 마스크 개구부를 형성하는 도 3D의 구조를 도시한다. 하부 산화막층(28)을 통하여 반도체 기판(16) 내로 P-웰 임플란테이션(37)이 수행된 후, 하부 산화막층(28)을 제거하는 산화막 식각이 수행되어 반도체 기판(16)을 노출시킨다.
당업자라면 이해할 수 있는 바와 같이, 제 1 및 2 저 전압 디바이스들(13 및 14)은 N-웰들 및 P-웰들을 포함하며, 이에 따라 상기 도 3C 및 3D와, 그리고 도 4C 및 4D는 실제적으로 반도체 기판(16)의 서로 다른 부분들을 노출시키는 각 마스크들(30 및 34) 내의 개구부들을 통한 임플란테이션들을 나타낸다. 따라서, 각 부분 내에서는 단지 한 타입의 웰 만이 임플란트된다. 또한, N-웰들 및 P-웰들은 임의 순서로 임플란트된다.
도 5A는 ONO 층(24)에 제 1 게이트 산화막층(38)이 증착되고, 제 1 게이트 산화막층(38) 상에 제 1 전압 P-채널 Vt 마스크(40)가 증착된 도 4A의 구조를 도시한다.
도 5B는 하부 산화막층(28) 상에 제 1 게이트 산화막층(38)이 증착되고, 이 제 1 게이트 산화막층(38) 상에 제 1 전압 P-채널 Vt 마스크(40)가 증착된 도 4B의 구조를 도시한다. 제 1 모드에서 제 1 게이트 산화막층(38)은 80Å의 두께로 성장된다.
도 5C는 제 1 전압 P-채널 Vt 마스크(40)가 증착되고, 패턴화되고, 현상되어 마스크 개구부를 형성하는 도 4C의 구조를 도시한다. 임계 전압 임플란테이션을 위한 P-채널 Vt 임플란테이션(42)이 제 1 전압 P-채널 Vt 마스크(40) 내의 개구부들 및 제 1 게이트 산화막층(38)을 통하여 반도체 기판(16) 내로 수행된다.
도 5D는 하부 산화막층(28) 상에 제 1 게이트 산화막층(38)이 증착되고, 제 1 게이트 산화막층(38) 상에 제 1 전압 P-채널 Vt 마스크(40)가 증착된 도 4D의 구조를 도시한다.
도 6A는 제 1 게이트 산화막층(38) 상에 증착된 제 1 전압 N-채널 Vt 마스크(44)를 갖는 도 5A의 구조를 도시한다.
도 6B는 제 1 게이트 산화막층(38) 상에 증착된 제 1 전압 N-채널 Vt 마스크(44)를 갖는 도 5B의 구조를 도시한다.
도 6C는 제 1 전압 N-채널 Vt 마스크(44)가 증착되고, 패턴화되고, 현상되어 마스크 개구부를 형성하는 도 5C의 구조를 도시한다. 임계 전압 임플란테이션을 위한 N-채널 Vt 임플란테이션(46)이 제 1 전압 N-채널 Vt 마스크(44) 내의 개구부들 및 제 1 게이트 산화막층(38)을 통하여 반도체 기판(16) 내로 수행된다.
도 6D는 제 1 게이트 산화막층(38) 상에 제 1 전압 N-채널 Vt 마스크(44)가 증착된 도 5D의 구조를 도시한다.
당업자라면 이해할 수 있는 바와 같이, 다수의 제 1 저 전압 디바이스들(13)은 N-웰들에 대한 P-채널들 및 P-웰들에 대한 N-채널들을 포함하며, 이에 따라 상기 도 5C 및 5D와, 그리고 도 6C 및 6D는 실제적으로 반도체 기판(16)의 서로 다른 부분들을 노출시키는 각 마스크들(40 및 44) 내의 개구부들을 통한 임플란테이션들을 나타낸다. 따라서, 다수의 제 1 저 전압 디바이스들(13)의 각 부분 내에서는 반대 전도성을 갖는 단지 한 타입의 채널 만이 임플란트된다. 또한, N-채널들 및 P-채널들은 임의 순서로 임플란트된다.
도 7A는 제 1 전압 N-채널 Vt 마스크(44)가 제거되고, ONO 층(24) 상에 제 1 게이트 산화막층(38)이 증착되고, 제 1 산화막층(38) 상에 제 2 전압 P-채널 Vt 마스크(48)가 증착된 도 6A의 구조를 도시한다.
도 7B는 제 1 전압 N-채널 Vt 마스크(44)가 제거되고, 하부 산화막층(28) 상에 제 1 게이트 산화막층(38)이 증착되고, 제 1 산화막층(38) 상에 제 2 전압 P-채널 Vt 마스크(48)가 증착된 도 6B의 구조를 도시한다.
도 7C는 제 1 전압 N-채널 Vt 마스크(44)가 제거되고, 제 1 게이트 산화막층(38)과, 이 제 1 게이트 산화막층(38) 상에 증착된 제 2 전압 P-채널 Vt 마스크(48)를 갖는 도 6C의 구조를 도시한다.
도 7D는 제 1 전압 N-채널 Vt 마스크(44)가 제거되고, 제 2 전압 P-채널 Vt 마스크(48)가 증착되고, 패턴화되고, 현상되어 마스크 개구부를 형성하는 도 6D의 구조를 도시한다. 임계 전압 임플란테이션을 위한 P-채널 Vt 임플란테이션(50)이 제 2 전압 P-채널 Vt 마스크(48) 내의 개구부들 및 제 1 게이트 산화막층(38)을 통하여 반도체 기판(16) 내로 수행된다.
도 8A는 제 2 전압 P-채널 Vt 마스크(48)가 제거되고, 제 1 게이트 산화막층(38) 상에 제 2 전압 N-채널 Vt 마스크(52)가 증착된 도 7A의 구조를 도시한다.
도 8B는 제 2 전압 P-채널 Vt 마스크(48)가 제거되고, 제 1 게이트 산화막층(38) 상에 제 2 전압 N-채널 Vt 마스크(52)가 증착된 도 7B의 구조를 도시한다.
도 8C는 제 2 전압 P-채널 Vt 마스크(48)가 제거되고, 제 1 게이트 산화막층(38) 상에 제 2 전압 N-채널 Vt 마스크(52)가 증착된 도 7C의 구조를 도시한다.
도 8D는 제 2 전압 N-채널 Vt 마스크(52)가 증착되고, 패턴화되고, 현상되어 마스크 개구부를 형성하는 도 7D의 구조를 도시한다. 임계 전압 임플란테이션을 위한 N-채널 Vt 임플란테이션(54)이 제 2 전압 N-채널 Vt 마스크(52) 내의 개구부들 및 제 1 게이트 산화막층(38)을 통하여 반도체 기판(16) 내로 수행된다. 이후, 제 1 게이트 산화막층(38)을 제거하는 산화막 식각이 수행되어 반도체 기판(16)을 노출시킨다.
당업자라면 이해할 수 있는 바와 같이, 다수의 제 2 저 전압 디바이스들(14)은 N-웰들에 대한 P-채널들 및 P-웰들에 대한 N-채널들을 포함하며, 이에 따라 상기 도 7C 및 7D와, 그리고 도 8C 및 8D는 실제적으로 반도체 기판(16)의 서로 다른 부분들을 노출시키는 각 마스크들(48 및 52) 내의 개구부들을 통한 임플란테이션들을 나타낸다. 따라서, 다수의 제 2 저 전압 디바이스들(14)의 각 부분 내에서는 반대 전도성을 갖는 단지 한 타입의 채널 만이 임플란트된다. 또한, N-채널들 및 P-채널들은 임의 순서로 임플란트된다.
도 9A는 제 2 전압 N-채널 Vt 마스크(52)가 제거 동작으로부터 구조를 보호하기 때문에 변하지 않은 도 8A의 구조를 도시하며, 상기 제거 동작은 하기에서 설명되는 바와 같이 수행된다.
도 9B는 제 2 전압 N-채널 Vt 마스크(52)가 제거 동작으로부터 구조를 보호하기 때문에 변하지 않은 도 8B의 구조를 도시하며, 상기 제거 동작은 하기에서 설 명되는 바와 같이 수행된다.
도 9C는 제 2 전압 N-채널 Vt 마스크(52)가 제거 동작으로부터 구조를 보호하기 때문에 변하지 않은 도 8C의 구조를 도시하며, 상기 제거 동작은 하기에서 설명되는 바와 같이 수행된다.
도 9D는, 가령 식각 공정에 의해 제 1 게이트 산화막층(38)이 제거되어 반도체 기판(16) 및 얕은 트렌치 분리 영역들(18)을 노출시키는 도 8D의 구조를 도시한다.
도 10A는 제 2 전압 N-채널 Vt 마스크(52)가 제거되고, 제 1 게이트 산화막층(38) 상에 제 2 게이트 산화막층(58)을 열 성장시키는 게이트 산화 Ⅱ가 수행된 후의 도 9A의 구조를 도시한다.
도 10B는 제 2 전압 N-채널 Vt 마스크(52)가 제거되고, 도 10A에 도시된 바와 같이 제 2 게이트 산화막층(58)을 증착시키는 게이트 산화 Ⅱ가 수행된 후의 도 9B의 구조를 도시한다.
도 10C는 제 2 전압 N-채널 Vt 마스크(52)가 제거되고, 도 10A에 도시된 바와 같이 제 2 게이트 산화막층(58)을 증착시키는 게이트 산화 Ⅱ가 수행된 후의 도 9C의 구조를 도시한다.
도 10D는 얕은 트렌치 분리 영역들(18) 및 반도체 기판(16) 상에 제 2 게이트 산화막층(58)을 증착시키는 게이트 산화 Ⅱ가 수행된 후의 도 9D의 구조를 도시한다.
제 2 전압 N-채널 Vt 마스크(52)가 제거된 후, 산화막을 열 성장시키기 전 에, 즉 게이트 산화 Ⅲ 전에, 100:1 수소 불화물 딥(hydrogen fluoride dip)의 화학적인(즉, RCA-같은 크리닝 용액) 크리닝 공정이 수행된다.
도 11A는 다수의 메모리 셀들(11)을 형성하기 위하여, ONO 층(24), 제 1 게이트 산화막층(38) 및 제 2 게이트 산화막층(58)으로 구성된 게이트 산화막(61) 상에 증착된 폴리실리콘층(60)과 같은 반도체 층을 갖는 도 10A의 구조를 도시한다.
도 11B는 다수의 고 전압 디바이스들(12)을 형성하기 위하여, ONO 층(24)의 하부 산화막층(28), 제 1 게이트 산화막층(38) 및 제 2 게이트 산화막층(58)으로 구성된 게이트 산화막(62) 상에 증착된 폴리실리콘층(60)을 갖는 도 10B의 구조를 도시한다.
도 11C는 다수의 제 1 저 전압 디바이스들(13)을 형성하기 위하여, 제 1 게이트 산화막층(38)과 제 2 산화막층(58)으로 구성된 게이트 산화막(63) 상에 증착된 폴리실리콘층(60)을 갖는 도 10C의 구조를 도시한다.
도 11D는 다수의 제 2 저 전압 디바이스들(14)을 형성하기 위하여, 제 2 게이트 산화막층(58) 상에 증착된 폴리실리콘층(60)을 갖는 도 10D의 구조를 도시한다.
따라서, 도 11A 내지 11D를 참조함으로써, 다른 전압들에 대하여 층을 이룬 구조들(58, 61, 62, 63)로 인하여 다수의 게이트 두께들을 갖는 반도체 디바이스들이 제조된다는 것을 알 수 있을 것이다. 특히, 다수의 고 전압 디바이스들(12)은 가장 높은 전압을 위한 것이고, 다수의 제 1 저 전압 디바이스들(13)은 다음으로 높은 전압을 위한 것이며, 다수의 제 2 저 전압 디바이스들(14)은 가장 낮은 전압 에 적절하다.
본 발명에 따라, 다수의 메모리 셀들(11), 다수의 고 전압 디바이스들(12), 다수의 제 1 저 전압 디바이스들(13) 및 다수의 제 2 저 전압 디바이스들(14)을 제조하는 방법은 다음과 같다.
1. 반도체 기판(16)에 얕은 트렌치 분리 영역들(18)을 형성한 다음, 다수의 메모리 셀들(11) 및 다수의 고 전압 디바이스들(12)에 대한 임플란테이션들을 수행한다. 또한, 다수의 메모리 셀들(11)에 대하여 다수의 폴리실리콘 플로팅 게이트들(22)을 형성한다.
2. 다수의 플로팅 게이트들(22) 상에, 도 1A의 다수의 메모리 셀들(11)을 포함하는 코어 메모리 영역 내의 얕은 트렌치 분리 영역들(18) 상에, 반도체 기판(16) 상에, 그리고 도 1B 내지 1D에 도시된 주변 영역의 얕은 트렌치 분리 영역들(18) 상에 ONO 층(24)의 교번 유전체층들을 형성한다. 변형적으로, CVD 방법들을 이용하여 질화막 및 산화막을 증착함으로써 ONO 층을 형성할 수 있다.
3. ONO 마스크(26)를 ONO 층(24) 상에 증착하고, 패턴화하고, ONO 층(24)의 상부 산화막 및 질화막층들의 제거를 위해 주변 영역을 노출하도록 현상하여, 도 2B 내지 2D에 도시된 바와 같이 하부 산화막층(28)이 노출되게 한다.
3. ONO 마스크(26)를 제거한다.
4. N-웰 마스크(30)를 ONO 층(24) 및 하부 산화막층(28) 상에 증착하고, 패턴화하고, 반도체 기판(16) 상의 하부 산화막층(28)을 노출하도록 현상하여, 제 1 선택된 다수의 제 1, 2 저 전압 디바이스들(13, 14)이 형성되게 한다.
5. N-웰 마스크(30)를 이용하여 제 1 선택된 다수의 제 1, 2 저 전압 디바이스들(13, 14) 내로 N-웰 임플란테이션(32)을 수행한다.
6. N-웰이 임플란트된 제 1 선택된 다수의 제 1, 2 저 전압 디바이스들(13, 14)에 대해, 얕은 트렌치 분리 영역들(18) 및 반도체 기판(16)으로부터 하부 산화막층(28)이 제거되도록 산화막 스트립을 수행한다.
7. N-웰 마스크(30)를 제거한다.
8. P-웰 마스크(34)를 ONO 층(24) 및 하부 산화막층(28) 상에 증착하고, 패턴화하고, 반도체 기판(16) 상의 하부 산화막층(28)을 노출하도록 현상하여, 제 2 선택된 다수의 제 1, 2 저 전압 디바이스들(13, 14)이 형성되게 한다.
9. P-웰 마스크(34)를 이용하여 제 2 선택된 다수의 제 1, 2 저 전압 디바이스들(13, 14) 내로 P-웰 임플란테이션(36)을 수행한다.
10. P-웰이 임플란트된 제 2 선택된 다수의 제 1, 2 저 전압 디바이스들(13, 14)에 대해, 얕은 트렌치 분리 영역들(18) 및 반도체 기판(16)으로부터 하부 산화막층(28)이 제거되도록 산화막 스트립을 수행한다.
11. 단계들 4 내지 7에 의해 도 3A 내지 3D에 도시된 구조를 형성하고, 단계들 8 내지 11에 의해 도 4A 내지 4D에 도시된 구조를 형성한다.
12. P-웰 마스크(34)를 제거한다.
13. 메모리 셀(11)의 ONO 층(24) 상에, 고 전압 디바이스들(12)의 하부 산화막층(28) 상에, 그리고 저 전압 디바이스들(13, 14)의 반도체 기판(16) 상에 제 1 게이트 산화막층(38)을 열 성장시킨다.
14. 다수의 제 1 저 전압 디바이스들(13)에 대해, 제 1 저 전압 P-채널 Vt 마스크(40)를 제 1 게이트 산화막층(38) 상에 증착하고, 패턴화하고, N-웰들 상의 제 1 게이트 산화막층(38)이 노출되도록 현상한다.
15. 다수의 제 1 저 전압 디바이스들(13)에 대해, 제 1 전압 P-채널 Vt 마스크(40)를 이용하여 N-웰들 내로 P-채널 Vt 임플란테이션(42)을 수행한다.
16. 제 1 저 전압 P-채널 Vt 마스크(40)를 제거한다.
17. 다수의 제 1 저 전압 디바이스들(13)에 대해, 제 1 저 전압 N-채널 Vt 마스크(44)를 제 1 게이트 산화막층(38) 상에 증착하고, 패턴화하고, P-웰들 상의 제 1 게이트 산화막층(38)이 노출되도록 현상한다.
18. 다수의 제 1 저 전압 디바이스들(13)에 대해, 제 1 저 전압 N-채널 Vt 마스크(44)를 이용하여 P-웰들 내로 N-채널 Vt 임플란테이션(46)을 수행한다.
19. 단계들 12 내지 15에 의해 도 5A 내지 5D에 도시된 구조를 형성하고, 단계들 16 내지 18에 의해 도 6A 내지 6D에 도시된 구조를 형성한다.
20. 제 1 전압 N-채널 Vt 마스크(44)를 제거한다.
21. 다수의 제 2 저 전압 디바이스들(14)에 대해, 제 2 저 전압 P-채널 Vt 마스크(48)를 제 1 게이트 산화막층(38) 상에 증착하고, 패턴화하고, N-웰들 상의 제 1 게이트 산화막층(38)이 노출되도록 현상한다.
22. 다수의 저 전압 디바이스들(14)에 대해, 제 2 저 전압 P-채널 Vt 마스크(48)를 이용하여 N-웰들 내로 P-채널 Vt 임플란테이션(50)을 수행한다.
23. 다수의 제 2 저 전압 디바이스들(14)에 대해, N-웰들 상의 반도체 기판(16) 및 얕은 트렌치 분리 영역들(18)로부터 제 1 게이트 산화막층(38)이 제거되도록 산화막 스트립을 수행한다.
24. 제 2 저 전압 P-채널 Vt 마스크(48)를 제거한다.
25. 다수의 제 2 저 전압 디바이스들(14)에 대해, 제 2 저 전압 N-채널 Vt 마스크(52)를 제 1 게이트 산화막층(38) 상에 증착하고, 패턴화하고, P-웰들 상의 제 1 게이트 산화막층(38)이 노출되도록 현상한다.
26. 다수의 제 2 저 전압 디바이스들(14)에 대해, 제 2 저 전압 P-채널 Vt 마스크(48)를 이용하여 P-웰들 내로 N-채널 Vt 임플란트(54)를 수행한다.
27. 다수의 제 2 저 전압 디바이스들(14)에 대해, P-웰들 상의 반도체 기판(16) 및 얕은 트렌치 분리 영역들(18)로부터 제 1 게이트 산화막층(38)이 제거되도록 산화막 스트립을 수행한다.
28. 단계들 20 내지 22에 의해 도 7A 내지 7D에 도시된 구조를 형성하고, 단계들 24 내지 26에 의해 도 8A 내지 8D에 도시된 구조를 형성한다.
29. 단계들 23 및 27에 의해 도 9A 내지 9D에 도시된 구조를 형성한다.
30. 일 실시예에서는, 100:1 수소 불화물에서 30초 동안 RCA 크리닝을 수행하여 약 20Å의 산화막을 제거한다.
31. 메모리 셀(11)의 ONO 층(24), 제 1 게이트 산화막층(39) 및 반도체 기판(16) 상에 제 2 게이트 산화막층(58)을 증착한다.
32. 제 2 게이트 산화막층(58) 상에 폴리실리콘층(60)을 증착한다.
일 실시예에서, 제 1 게이트 산화막층(38)은 80Å의 두께로 증착하고, 65Å 의 두께로 크리닝하는 반면, 제 2 게이트 산화막층(58)은 30Å의 두께로 증착한다. 폴리실리콘층(60)은 약 2,000Å의 두께로 증착한다.
상기 설명한 바와 같이, 본 발명은 이중 전압 플래시 집적 회로들의 제조시 마스크 단계들을 감소시켜 공정을 단순화하고 일반적인 공정을 이용할 수 있게 하는 효과를 갖는다.
지금까지 본 발명이 특정한 최상 모드와 관련하여 설명되기는 하였지만, 당업자라면 상기 설명에 비추어 많은 본 발명의 많은 대안들, 변형들 및 수정들이 이루어질 수 있다는 것을 알 수 있을 것이다. 이에 따라, 본 발명은 첨부된 청구항들의 정신 및 범위 내에 포함되는 이러한 모든 대안들, 변형들 및 수정들을 포함한다. 지금까지 설명되거나 첨부 도면들에서 제시된 모든 내용들은 예시적이고 비 한정적인 의미로 해석되어야 한다.
Claims (16)
- 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법으로서,다수의 얕은 트렌치 분리 영역들(18) 및 플로팅 게이트 구조(22)를 갖는 반도체 기판(16)을 제공하는 단계와;상기 반도체 기판(16), 상기 다수의 트렌치 분리 영역들(18) 및 상기 플로팅 게이트 구조(22) 상에 제 1 유전체층(28)을 형성하는 단계와;상기 반도체 기판(16) 상의 상기 제 1 유전체층(26)의 일부를 제거하는 단계와;상기 제 1 유전체층(28) 및 상기 반도체 기판(16) 상에 제 2 유전체층(38)을 형성하는 단계와;상기 제 1 유전체층(28) 및 상기 반도체 기판(16) 상의 상기 제 2 유전체층(38)의 일부를 제거하는 단계와;상기 제 2 유전체층(38) 및 상기 반도체 기판(16) 상에 제 3 유전체층(58)을 형성하는 단계와; 그리고상기 제 1, 2 및 3 유전체층들(28, 38, 58)을 포함하는 플로팅 게이트 디바이스(11)와, 상기 제 1, 2 및 3 유전체층들(28, 38, 58)을 포함하는 제 1 전압 디바이스(12)와, 상기 제 2 및 3 유전체층들(38, 58)을 포함하는 제 2 전압 디바이스(13)와, 그리고 상기 제 3 유전체층(58)을 포함하는 제 3 전압 디바이스(14)를 형성하기 위하여, 상기 제 3 유전체층(58) 상에 반도체층(60)을 형성하는 단계를 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 1 항에 있어서,상기 제 1 유전체층(28)을 형성한 후, 상기 제 1 유전체층(28) 상에 제 1 마스크(30)를 형성하는 단계와;상기 반도체 기판(16) 상의 상기 제 1 유전체층(28)의 일부를 노출시키도록 상기 제 1 마스크(30)를 처리하는 단계와;상기 제 1 마스크(30)를 이용하여 상기 제 1 유전체층(28)의 일부를 제거하는 단계와; 그리고상기 제 1 마스크(30)를 제거하는 단계를 더 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 2 항에 있어서,상기 제 2 유전체층(38)을 형성한 후, 상기 제 2 유전체층(38) 상에 제 2 마스크(52)를 형성하는 단계와;상기 반도체 기판(16) 및 상기 제 1 유전체층(28) 상의 상기 제 2 유전체층(38)의 일부를 노출시키도록 상기 제 2 마스크(52)를 처리하는 단계와;상기 제 2 마스크(52)를 이용하여 상기 제 2 유전체층(38)의 일부를 제거하는 단계와; 그리고상기 제 2 마스크(52)를 제거하는 단계를 더 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 3 항에 있어서,상기 제 1 유전체층(28)을 형성한 후, 제 2 및 3 전압 디바이스들(13, 14)을 위한 웰들을 임플란트하는 단계를 더 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 4 항에 있어서,상기 제 2 유전체층(38)을 형성한 후, 제 2 및 3 전압 디바이스들(13, 14)에 대한 채널들을 임플란트하는 단계를 더 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 5 항에 있어서, 상기 제 3 유전체층(58)을 형성하기 전에, 상기 제 2 유전체층(38)과 상기 반도체 기판(16)을 크리닝하는 단계를 더 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 6 항에 있어서, 상기 웰들을 임플란트하는 단계는:상기 제 1 유전체층(28)을 형성한 후, 상기 제 1 유전체층(28) 상에 제 3 마스크(30)를 형성하는 단계와;상기 반도체 기판(16) 상의 상기 제 1 유전체층(28)의 일부를 노출시키도록 상기 제 3 마스크(30)를 처리하는 단계와;상기 웰들을 임플란트하기 위하여 도펀트를 임플란트하는 단계와; 그리고상기 제 3 마스크(30)를 제거하는 단계를 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 7 항에 있어서, 상기 채널들을 임플란트하는 단계는:상기 제 2 유전체층(38)을 형성한 후, 상기 제 2 유전체층(38) 상에 제 4 마스크(40, 48)를 형성하는 단계와;상기 반도체 기판(16) 및 상기 제 2 유전체층(28) 상의 상기 제 2 유전체층(38)의 일부를 노출시키도록 상기 제 4 마스크(40, 48)를 처리하는 단계와;상기 채널들을 임플란트하기 위하여 도펀트를 임플란트하는 단계와; 그리고상기 제 4 마스크(40, 48)를 제거하는 단계를 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
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