JPH0479370A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0479370A JPH0479370A JP2193154A JP19315490A JPH0479370A JP H0479370 A JPH0479370 A JP H0479370A JP 2193154 A JP2193154 A JP 2193154A JP 19315490 A JP19315490 A JP 19315490A JP H0479370 A JPH0479370 A JP H0479370A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、浮遊ゲートと制御ゲートを有する電気的書替
え可能なメモリトランジスタを用いた不揮発性半導体記
憶装置（ＥＥＰＲＯＭ）に関する。
え可能なメモリトランジスタを用いた不揮発性半導体記
憶装置（ＥＥＰＲＯＭ）に関する。
（従来の技術）
浮遊ゲートと制御ゲートを有する電気的書替え可能なメ
モリトランジスタを用いたＥ Ｅ Ｆ ＲＯＭが知られ
ている。なかでも、複数のメモリトランジスタをそれら
のソース、ドレイン拡散層を隣接するもの同士で共用す
る形で直列接続してＮＡＮＤセルを構成するＮＡＮＤ型
Ｅ Ｅ Ｐ ＲＯＭは高集積化できるものとして注目さ
れている。
モリトランジスタを用いたＥ Ｅ Ｆ ＲＯＭが知られ
ている。なかでも、複数のメモリトランジスタをそれら
のソース、ドレイン拡散層を隣接するもの同士で共用す
る形で直列接続してＮＡＮＤセルを構成するＮＡＮＤ型
Ｅ Ｅ Ｐ ＲＯＭは高集積化できるものとして注目さ
れている。
第９図はその様なＥ Ｅ Ｐ ＲＯＭの一例のメモリセ
ル構造を示す平面図であり、第１０図および第１１図は
それぞれ第９図のＡ−Ａ’およびＢ−Ｂ’断面図である
。ｐ型シリコン基板１上に、第１層多結晶シリコン膜に
よる浮遊ゲート４（４１，４２，・・・）と第２層多結
晶シリコン膜による制御ゲート６ （６１、６２、・・
・）が積層された複数のメモリトランジスタＭ （Ｍｌ
、 Ｍ２ 、 ・）と、そのドレイン側およびソー
ス側にそれぞれ設けられた選択トランジスタＳ （ＳＬ
、Ｓ２）とからＮＡＮＤセルが構成されている。選択ト
ランジスタＳのゲート構造は基本的にメモリトランジス
タＭと同様に、第１層多結晶シリコン膜によるゲート電
極９と第２層多結晶シリコン膜によるゲト電極１１の積
層構造となっている。ただし、メモリトランジスタＭに
おいては第１ゲート絶縁膜３がトンネル電流か流れ得る
薄いものであるのに対し、選択トランジスタＳでの第１
ゲート絶縁膜８はこれより厚く形成されている。各部の
ゲート電極形成後、これをマスクとしてイオン注入を行
うことにより、ソース、ドレイン拡散層となる高濃度ｎ
型層１２が形成されている。その後全面はＣＶＤ酸化膜
等の層間絶縁膜で覆われ、メモリセルの共通ソース拡散
層であるｎ型層にコンタクトする共通ソース線１６、お
よび各メモリセルのドレイン拡散層であるｎ型層にコン
タクトするビット線１４が配設されている。第９図では
ビット線と直交する方向に隣接する２組のＮＡＮＤセル
を示したが、各メモリセルＭの浮遊ゲート４はそれぞれ
独立であり、制御ゲート６はビット線と直交する方向に
共通に配設されてワード線となる。選択トランジスタＳ
のゲート電極も同様に連続的に配設されて選択ゲート線
となる。
ル構造を示す平面図であり、第１０図および第１１図は
それぞれ第９図のＡ−Ａ’およびＢ−Ｂ’断面図である
。ｐ型シリコン基板１上に、第１層多結晶シリコン膜に
よる浮遊ゲート４（４１，４２，・・・）と第２層多結
晶シリコン膜による制御ゲート６ （６１、６２、・・
・）が積層された複数のメモリトランジスタＭ （Ｍｌ
、 Ｍ２ 、 ・）と、そのドレイン側およびソー
ス側にそれぞれ設けられた選択トランジスタＳ （ＳＬ
、Ｓ２）とからＮＡＮＤセルが構成されている。選択ト
ランジスタＳのゲート構造は基本的にメモリトランジス
タＭと同様に、第１層多結晶シリコン膜によるゲート電
極９と第２層多結晶シリコン膜によるゲト電極１１の積
層構造となっている。ただし、メモリトランジスタＭに
おいては第１ゲート絶縁膜３がトンネル電流か流れ得る
薄いものであるのに対し、選択トランジスタＳでの第１
ゲート絶縁膜８はこれより厚く形成されている。各部の
ゲート電極形成後、これをマスクとしてイオン注入を行
うことにより、ソース、ドレイン拡散層となる高濃度ｎ
型層１２が形成されている。その後全面はＣＶＤ酸化膜
等の層間絶縁膜で覆われ、メモリセルの共通ソース拡散
層であるｎ型層にコンタクトする共通ソース線１６、お
よび各メモリセルのドレイン拡散層であるｎ型層にコン
タクトするビット線１４が配設されている。第９図では
ビット線と直交する方向に隣接する２組のＮＡＮＤセル
を示したが、各メモリセルＭの浮遊ゲート４はそれぞれ
独立であり、制御ゲート６はビット線と直交する方向に
共通に配設されてワード線となる。選択トランジスタＳ
のゲート電極も同様に連続的に配設されて選択ゲート線
となる。
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りであ
る。データ書込みの動作は、ビット線から最も離れた位
置のメモリトランジスタＭ４から順に行う。選択された
メモリトランジスタＭ４の制御ゲートには高電圧Ｖｐｐ
（−２０Ｖ程度）を印加し、それよりビット線側にある
メモリトランジスタＭ１〜Ｍ３の制御ゲートおよび選択
トランジスタＳ１のゲート電極には中間電位Ｖ ｐｐＭ
（−１０Ｖ程度）を印加し、ビット線にはデータに応じ
て０■または中間電位を与える。ビット線にＯｖが与え
られた時、その電位は選択メモリトランジスタＭ４のド
レインまで伝達されて、ドレインから浮遊ゲートに電子
注入が生じる。これによりその選択されたメモリトラン
ジスタＭ４のしきい値は正方向にシフトする。この状態
をたとえば“１″とする。ビット線に中間電位が与えら
れたときは電子注入が起こらず、従ってしきい値は変化
せず、負に止まる。この状態は“０°である。
る。データ書込みの動作は、ビット線から最も離れた位
置のメモリトランジスタＭ４から順に行う。選択された
メモリトランジスタＭ４の制御ゲートには高電圧Ｖｐｐ
（−２０Ｖ程度）を印加し、それよりビット線側にある
メモリトランジスタＭ１〜Ｍ３の制御ゲートおよび選択
トランジスタＳ１のゲート電極には中間電位Ｖ ｐｐＭ
（−１０Ｖ程度）を印加し、ビット線にはデータに応じ
て０■または中間電位を与える。ビット線にＯｖが与え
られた時、その電位は選択メモリトランジスタＭ４のド
レインまで伝達されて、ドレインから浮遊ゲートに電子
注入が生じる。これによりその選択されたメモリトラン
ジスタＭ４のしきい値は正方向にシフトする。この状態
をたとえば“１″とする。ビット線に中間電位が与えら
れたときは電子注入が起こらず、従ってしきい値は変化
せず、負に止まる。この状態は“０°である。
データ消去は、メモリトランジスタＭ４について説明す
れば、その制御ゲートを接地電位とし、これよりビット
線側にあるメモリトランジスタン１１〜Ｍ３の制御ゲー
トおよび選択トランジスタＳ１のゲート電極に正の高電
位、ビット線に正の高電位を与える。このときビット線
の高電位メモリトランジスタＭ４のドレインまで伝達さ
れ、書き込み時と逆の電界か浮遊ゲート下の絶縁膜にか
かり、浮遊ゲートの電子か放出される。これにより、メ
モリトランジスタＭ４のしきい値は負方向に移動する。
れば、その制御ゲートを接地電位とし、これよりビット
線側にあるメモリトランジスタン１１〜Ｍ３の制御ゲー
トおよび選択トランジスタＳ１のゲート電極に正の高電
位、ビット線に正の高電位を与える。このときビット線
の高電位メモリトランジスタＭ４のドレインまで伝達さ
れ、書き込み時と逆の電界か浮遊ゲート下の絶縁膜にか
かり、浮遊ゲートの電子か放出される。これにより、メ
モリトランジスタＭ４のしきい値は負方向に移動する。
データ読出し動作は、選択されたメモリトランジスタの
制御ゲートを０■とし、それ以外のメモリトランジスタ
の制御ゲートおよび選択トランジスタのゲート電極を電
源電位Ｖｃｃ（−５Ｖ）として、選択されたメモリトラ
ンジスタで電流が流れるか否かを検出することにより行
われる。選択されたメモリトランジスタのしきい値電圧
が負の時はビット線から共通ソース線に電流か流れ、“
０”が出力される。メモリセルのしきい値電圧が正の時
は電流が流れず、これにより“１″が検出される。
制御ゲートを０■とし、それ以外のメモリトランジスタ
の制御ゲートおよび選択トランジスタのゲート電極を電
源電位Ｖｃｃ（−５Ｖ）として、選択されたメモリトラ
ンジスタで電流が流れるか否かを検出することにより行
われる。選択されたメモリトランジスタのしきい値電圧
が負の時はビット線から共通ソース線に電流か流れ、“
０”が出力される。メモリセルのしきい値電圧が正の時
は電流が流れず、これにより“１″が検出される。
なお電圧のかけ方によっては、−括消去も可能である。
この様なＥ Ｅ Ｐ ＲＯＭにおいて、ＮＡＮＤセルの
両端部に設けられる選択トランジスタ５ＩＳ２の部分か
メモリセルの高集積化を妨げる大きい要因となっている
。すなわちビット線側の第ユの選択トランジスタＳ１は
、ビット線につながる複数のＮＡＮＤセルの一つを選択
する働きをする。
両端部に設けられる選択トランジスタ５ＩＳ２の部分か
メモリセルの高集積化を妨げる大きい要因となっている
。すなわちビット線側の第ユの選択トランジスタＳ１は
、ビット線につながる複数のＮＡＮＤセルの一つを選択
する働きをする。
したがって例えば、データ消去時、ビット（５に印加さ
れる高電位は、非選択ＮＡＮＤセルではその中のメモリ
トランジスタまで伝達されないように、その非選択ＮＡ
ＮＤセルの第１の選択トランジスタＳ１のゲート電極は
接地される。したがってこの非選択ＮＡＮＤセルの選択
トランジスタＳ１では、ドレイン・ソース間のパンチス
ルーか生じないようにすることが必要であり、このため
第１の選択トランジスタＳ１のゲート長は通常メモリト
ランジスタのそれより大きく設定される。また、ビット
線側の第１の選択トランジスタＳ１は、ゲート電極にメ
モリトランジスタのそれと同様の積層ゲート構造を用い
ているため、ビット線コンタクトての段差か大きくなり
、その結果コンタクト部近くのビット線１４とゲート電
極１１の間の距離（第１０図に示したｄ）が小さくなり
、短絡か生じやすい。この短絡を防止するためには、ビ
ット線コンタクト部とゲート電極の間を十分に離すこと
が必要であり、これもメモリセルの高集積化を阻害する
要因となっている。
れる高電位は、非選択ＮＡＮＤセルではその中のメモリ
トランジスタまで伝達されないように、その非選択ＮＡ
ＮＤセルの第１の選択トランジスタＳ１のゲート電極は
接地される。したがってこの非選択ＮＡＮＤセルの選択
トランジスタＳ１では、ドレイン・ソース間のパンチス
ルーか生じないようにすることが必要であり、このため
第１の選択トランジスタＳ１のゲート長は通常メモリト
ランジスタのそれより大きく設定される。また、ビット
線側の第１の選択トランジスタＳ１は、ゲート電極にメ
モリトランジスタのそれと同様の積層ゲート構造を用い
ているため、ビット線コンタクトての段差か大きくなり
、その結果コンタクト部近くのビット線１４とゲート電
極１１の間の距離（第１０図に示したｄ）が小さくなり
、短絡か生じやすい。この短絡を防止するためには、ビ
ット線コンタクト部とゲート電極の間を十分に離すこと
が必要であり、これもメモリセルの高集積化を阻害する
要因となっている。
一方、共通ソース線側の第２の選択トランジスタＳ２は
、データ書き込み時にビット線に印加される中間電位が
共通ソース側に伝達されるのを防止する働きをするので
、これも十分なゲート長が必要である。さらに共通ソー
スの低抵抗化のため、Ａｆｉ等からなる共通ソース線１
６をソース拡散層にコンタクトさせて配設すると、その
コンタクト部とこれに隣接する制御ゲートの間の余裕が
必要であるため、共通ソース線と制御ゲート間の距離を
小さくすることが難しい。
、データ書き込み時にビット線に印加される中間電位が
共通ソース側に伝達されるのを防止する働きをするので
、これも十分なゲート長が必要である。さらに共通ソー
スの低抵抗化のため、Ａｆｉ等からなる共通ソース線１
６をソース拡散層にコンタクトさせて配設すると、その
コンタクト部とこれに隣接する制御ゲートの間の余裕が
必要であるため、共通ソース線と制御ゲート間の距離を
小さくすることが難しい。
なお、ＮＯＲ型のＥＥＰＲＯＭにおいても、選択トラン
ジスタは同様に高電位の無用な伝達を阻止する働きをす
るので、そのゲート長はある程度以上長いことが必要で
あり、これかメモリセルの高集積化を阻害している。
ジスタは同様に高電位の無用な伝達を阻止する働きをす
るので、そのゲート長はある程度以上長いことが必要で
あり、これかメモリセルの高集積化を阻害している。
（発明が解決しようとする課題）
以上のように従来のＥ Ｅ Ｆ ＲＯＭでは、高電位の
無用な伝達を阻止する働きをする選択トランジスタの部
分か、メモリセルの高集積化を阻害しているという問題
かあった。
無用な伝達を阻止する働きをする選択トランジスタの部
分か、メモリセルの高集積化を阻害しているという問題
かあった。
本発明は、この様な問題を解決して高集積化を可能とし
たＥＥＦＲＯＭを提供することを目的とする。
たＥＥＦＲＯＭを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明にかかるＥＥＦＲＯＭは、浮遊ゲートと制御ゲー
トが積層された構造を有するメモリトランジスタと、こ
れと直列接続される選択トランジスタを有するメモリセ
ル構成において、選択トランジスタを、基板に形成され
た凹部内壁に沿ってチャネル領域が形成された構造とし
たことを特徴とする特 （作用） 本発明によれば、選択トランジスタか埋込ろゲート構造
になるため、バンチスルー耐圧が向上する。また選択ト
ランジスタ部の占有面積を小さくしてしかも、その実効
的ゲート長を従来より大きくする事もできる。また、選
択トランジスタの凹部をビット線がコンタクトされるド
レイン側に設ければ、ゲート電極がドレイン側で凹部に
埋め込まれた形になり、したがってビット線コンタクト
部と選択トランジスタ間の距離を従来より小さくしても
、ゲート電極とビット線間の短絡事故が確実に防止され
る。以上により、パンチスルー等を確実に防止しながら
、メモリセルの十分な高集積化が図られる。
トが積層された構造を有するメモリトランジスタと、こ
れと直列接続される選択トランジスタを有するメモリセ
ル構成において、選択トランジスタを、基板に形成され
た凹部内壁に沿ってチャネル領域が形成された構造とし
たことを特徴とする特 （作用） 本発明によれば、選択トランジスタか埋込ろゲート構造
になるため、バンチスルー耐圧が向上する。また選択ト
ランジスタ部の占有面積を小さくしてしかも、その実効
的ゲート長を従来より大きくする事もできる。また、選
択トランジスタの凹部をビット線がコンタクトされるド
レイン側に設ければ、ゲート電極がドレイン側で凹部に
埋め込まれた形になり、したがってビット線コンタクト
部と選択トランジスタ間の距離を従来より小さくしても
、ゲート電極とビット線間の短絡事故が確実に防止され
る。以上により、パンチスルー等を確実に防止しながら
、メモリセルの十分な高集積化が図られる。
（実施例）
以下、本発明の詳細な説明する。
第１図は第１の実施例のＮＡＮＤセル型ＥＥＰＲＯＭを
示す平面図である。第２図および第３図はそれぞれ第１
図のＡ−Ａ’およびＢ−Ｂ’断面図である。従来例であ
る第９図〜第１１図と対応する部分にはそれらと同一符
号を付しである。図から明らかなようにこの実施例にお
いては、ＮＡＮＤセルのビット線側の第１の選択トラン
ジスタＳｌのドレイン側に凹部７か形成され、この凹部
７の内壁に沿ってチャネル領域か形成されている。四部
７は、ワード線方向には分離されて、すなわち各メモリ
セル毎に分離されて形成されている。
示す平面図である。第２図および第３図はそれぞれ第１
図のＡ−Ａ’およびＢ−Ｂ’断面図である。従来例であ
る第９図〜第１１図と対応する部分にはそれらと同一符
号を付しである。図から明らかなようにこの実施例にお
いては、ＮＡＮＤセルのビット線側の第１の選択トラン
ジスタＳｌのドレイン側に凹部７か形成され、この凹部
７の内壁に沿ってチャネル領域か形成されている。四部
７は、ワード線方向には分離されて、すなわち各メモリ
セル毎に分離されて形成されている。
第４図（ａ）〜（ｄ）は、第３図の断面に対応する製造
工程断面図である。これを参照して、具体的な製造工程
を説明する。ｐ型シリコン基板（またはｎ型シリコン基
板にｐ型ウェルを形成したもの）１を用い、通常のＬＯ
ＧＯ８工程によりフィールド酸化膜２を形成した後、Ｎ
ＡＮＤセルのドレイン側選択トランジスタ部分に選択エ
ツチングにより凹部７を形成する（第４図（ａ））。凹
部７の深さは例えば０．５μｍ程度とする。その後、９
００℃のドライ酸化により選択トランジスタのゲート絶
縁膜８を４００人形成する。ついでメモリトランジスタ
領域の酸化膜をエッチ゛−・グ除去して、改めて９００
℃のドライ酸化を行い、１００人程以下トンネル酸化膜
であるメモリトランジスタの第１ゲート絶縁膜３を形成
する。その後メモリトランジスタの浮遊ゲートとなる第
１層多結晶シリコン膜を堆積してこれに燐をドーピング
した後、浮遊ゲートをワード線方向について分離するた
めの分離溝（図示せず）を加工する。そして第２ゲート
絶縁膜５．１０を形成した後、第２層多結晶シリコン膜
を堆積し、これに燐をドーピングする。ついで第２層多
結晶シリコン膜から第１層多結晶シリコン膜までを連続
的に選択エツチングして、ＮＡＮＤセル内のメモリトラ
ンジスタＭの制御ゲート６、浮遊ゲート４を分離形成し
、同時に選択トランジスタＳのゲート電極１１．９を分
離形成する（第４図（ｂ））。第２ゲート絶縁膜５゜１
０は、熱酸化膜でも良いし、ＣＶＤよるシリコン酸化膜
もしくはシリコン窒化膜またはこれらの複合膜でも良い
。選択トランジスタＳ１のゲート電極９，１１およびメ
モリトランジスタＭの制御ゲート６は、ワード線方向に
隣接するメモリセルと連続的に線状にパターン形成され
る。選択トランジスタＳ１のゲート電極９．１１は、図
示のように凹部７に一部埋め込まれた状態で形成される
。
工程断面図である。これを参照して、具体的な製造工程
を説明する。ｐ型シリコン基板（またはｎ型シリコン基
板にｐ型ウェルを形成したもの）１を用い、通常のＬＯ
ＧＯ８工程によりフィールド酸化膜２を形成した後、Ｎ
ＡＮＤセルのドレイン側選択トランジスタ部分に選択エ
ツチングにより凹部７を形成する（第４図（ａ））。凹
部７の深さは例えば０．５μｍ程度とする。その後、９
００℃のドライ酸化により選択トランジスタのゲート絶
縁膜８を４００人形成する。ついでメモリトランジスタ
領域の酸化膜をエッチ゛−・グ除去して、改めて９００
℃のドライ酸化を行い、１００人程以下トンネル酸化膜
であるメモリトランジスタの第１ゲート絶縁膜３を形成
する。その後メモリトランジスタの浮遊ゲートとなる第
１層多結晶シリコン膜を堆積してこれに燐をドーピング
した後、浮遊ゲートをワード線方向について分離するた
めの分離溝（図示せず）を加工する。そして第２ゲート
絶縁膜５．１０を形成した後、第２層多結晶シリコン膜
を堆積し、これに燐をドーピングする。ついで第２層多
結晶シリコン膜から第１層多結晶シリコン膜までを連続
的に選択エツチングして、ＮＡＮＤセル内のメモリトラ
ンジスタＭの制御ゲート６、浮遊ゲート４を分離形成し
、同時に選択トランジスタＳのゲート電極１１．９を分
離形成する（第４図（ｂ））。第２ゲート絶縁膜５゜１
０は、熱酸化膜でも良いし、ＣＶＤよるシリコン酸化膜
もしくはシリコン窒化膜またはこれらの複合膜でも良い
。選択トランジスタＳ１のゲート電極９，１１およびメ
モリトランジスタＭの制御ゲート６は、ワード線方向に
隣接するメモリセルと連続的に線状にパターン形成され
る。選択トランジスタＳ１のゲート電極９．１１は、図
示のように凹部７に一部埋め込まれた状態で形成される
。
すなわちチャネル領域が凹部７の内壁に沿って形成され
る。
る。
その後、砒素をイオン注入して、ソース、トレインとな
るｎ型層１２を形成する（第４図（Ｃ））。
るｎ型層１２を形成する（第４図（Ｃ））。
このイオン注入は例えば、加速電圧４０ｋｅＶ。
ドーズ量１０１５／ｃＩｎ２で行う。その後、層間絶縁
膜１３としてＣＶＤ酸化膜を堆積し、これにコンタクト
孔を開けて、このコンタクト孔に例えば砒素を追加イオ
ン注入した後、Ａρ膜の蒸着、パタニングによりビット
線１４を配設する（第４図（ｄ））。なお共通ソース拡
散層はワード線方向に連続的に形成されてこれがそのま
ま共通ソース線となっているが、これに例えばＡ、９配
線を重ねてもよい。
膜１３としてＣＶＤ酸化膜を堆積し、これにコンタクト
孔を開けて、このコンタクト孔に例えば砒素を追加イオ
ン注入した後、Ａρ膜の蒸着、パタニングによりビット
線１４を配設する（第４図（ｄ））。なお共通ソース拡
散層はワード線方向に連続的に形成されてこれがそのま
ま共通ソース線となっているが、これに例えばＡ、９配
線を重ねてもよい。
この実施例によれば、第３図から明らかなようにビット
線側の第１の選択トランジスタＳ１が埋込みゲート構造
になるため、ゲート長を従来と同じとじてもそのパンチ
スルー耐圧が高いものとなる。また凹部側壁もチャネル
として利用しているため、従来より小さい占有面積で従
来より長いゲート長が得られる。またゲート電極が埋め
込まれる結果、ビット線コンタクト部の段差が従来に比
べて小さくなる。したがって、ビット線コンタクト部と
メモリトランジスタ間のレイアウト状の距離が従来と同
じであっても、層間絶縁膜１３の被覆性の改善によって
ビット線１４とゲート電極１１間の実質的な距離は大き
くなり、これらの間の短絡事故が確実に防止される。ビ
ット線コンタクト部で高い段差がなくなる結果、ビット
線の信頼性も向上する。以上によりこの実施例によれば
、信頼性を確保してメモリセルの高集積化を図ることが
できる。
線側の第１の選択トランジスタＳ１が埋込みゲート構造
になるため、ゲート長を従来と同じとじてもそのパンチ
スルー耐圧が高いものとなる。また凹部側壁もチャネル
として利用しているため、従来より小さい占有面積で従
来より長いゲート長が得られる。またゲート電極が埋め
込まれる結果、ビット線コンタクト部の段差が従来に比
べて小さくなる。したがって、ビット線コンタクト部と
メモリトランジスタ間のレイアウト状の距離が従来と同
じであっても、層間絶縁膜１３の被覆性の改善によって
ビット線１４とゲート電極１１間の実質的な距離は大き
くなり、これらの間の短絡事故が確実に防止される。ビ
ット線コンタクト部で高い段差がなくなる結果、ビット
線の信頼性も向上する。以上によりこの実施例によれば
、信頼性を確保してメモリセルの高集積化を図ることが
できる。
第５図は本発明の第２の実施例のＮＡＮＤセル型ＥＥＰ
ＲＯＭの平面図である。第６図はそのＡ−Ａ’断面図で
ある。この実施例では、ＮＡＮＤセルの共通ソース側の
第２の選択トランジスタを、ワード線方向に連続する溝
１５を構成する凹部の側壁に形成している。ここで溝１
５は、共通ソース線を挟んで隣接する二つのＮＡＮＤセ
ルに共通に設けられ、これらのＮＡＮＤでルのソース側
の第２の選択トランジスタＳ２と８３かこの溝１５の対
向する側壁に形成されている。
ＲＯＭの平面図である。第６図はそのＡ−Ａ’断面図で
ある。この実施例では、ＮＡＮＤセルの共通ソース側の
第２の選択トランジスタを、ワード線方向に連続する溝
１５を構成する凹部の側壁に形成している。ここで溝１
５は、共通ソース線を挟んで隣接する二つのＮＡＮＤセ
ルに共通に設けられ、これらのＮＡＮＤでルのソース側
の第２の選択トランジスタＳ２と８３かこの溝１５の対
向する側壁に形成されている。
この実施例のＥ Ｅ Ｐ ＲＯＭの具体的な製造工程を
、第７図（ａ）〜（ｃｌ）を参照して説明する。第７図
（ａ）〜（ｄ）は、第６図の断面に対応する工程断面図
である。先の実施例と同様にフィールド酸化膜２を形成
した後、共通ソース線が形成される領域に反応性イオン
エツチングにより満１５を形成する（第７図（ａ））。
、第７図（ａ）〜（ｃｌ）を参照して説明する。第７図
（ａ）〜（ｄ）は、第６図の断面に対応する工程断面図
である。先の実施例と同様にフィールド酸化膜２を形成
した後、共通ソース線が形成される領域に反応性イオン
エツチングにより満１５を形成する（第７図（ａ））。
溝１５の深さは例えば、１．５μｍ程度とする。その後
、選択トランジスタのゲート絶縁膜８として、９００℃
のドライ酸化により４００人の酸化膜を形成し、メモリ
セル領域でその酸化膜をエツチングして改めて９００℃
のドライ酸化により第１ゲート絶縁膜３として１００人
のトンネル酸化膜をを形成する。その後第１層多結晶シ
リコン膜を堆積し、第２ゲート絶縁膜を介して第２層多
結晶シリコン膜を堆積する（第７図（ｂ））。第２層多
結晶シリコン膜の堆積前に、第１層多結晶シリコン膜に
、メモリセルの浮遊ゲートをワード線方向に分離するた
めの分離溝を形成することは先の実施例と同様である。
、選択トランジスタのゲート絶縁膜８として、９００℃
のドライ酸化により４００人の酸化膜を形成し、メモリ
セル領域でその酸化膜をエツチングして改めて９００℃
のドライ酸化により第１ゲート絶縁膜３として１００人
のトンネル酸化膜をを形成する。その後第１層多結晶シ
リコン膜を堆積し、第２ゲート絶縁膜を介して第２層多
結晶シリコン膜を堆積する（第７図（ｂ））。第２層多
結晶シリコン膜の堆積前に、第１層多結晶シリコン膜に
、メモリセルの浮遊ゲートをワード線方向に分離するた
めの分離溝を形成することは先の実施例と同様である。
また第１層多結晶シリコン膜および第２層多結晶シリコ
ン膜には、不純物として例えば燐をドープする。その後
これらの積層多結晶シリコン膜をパタニングして、選択
トランジスタのゲート電極９１０、メモリトランジスタ
の浮遊ゲート４．制御ゲート６をそれぞれ分離形成する
（第７図（Ｃ））。
ン膜には、不純物として例えば燐をドープする。その後
これらの積層多結晶シリコン膜をパタニングして、選択
トランジスタのゲート電極９１０、メモリトランジスタ
の浮遊ゲート４．制御ゲート６をそれぞれ分離形成する
（第７図（Ｃ））。
このとき選択トランジスタのゲート電極９，１０は、図
示のように溝１５の側壁部にのみ形成される。その後、
不純物イオン注入によりソース、ドレインとなるｎ型拡
散層１２を形成した後、層間絶縁膜１３を介してビット
線１５を配設する（第７図（ｄ））。共通ソース拡散層
は溝１５の底部にワード線方向に連続的に形成されてそ
のまま共通ソース線となっている。
示のように溝１５の側壁部にのみ形成される。その後、
不純物イオン注入によりソース、ドレインとなるｎ型拡
散層１２を形成した後、層間絶縁膜１３を介してビット
線１５を配設する（第７図（ｄ））。共通ソース拡散層
は溝１５の底部にワード線方向に連続的に形成されてそ
のまま共通ソース線となっている。
この実施例によれば、共通ソース側の第２の選択トラン
ジスタが溝側壁を利用して形成されるため、この選択ト
ランジスタでのパンチスルー耐圧が高いものとなり、ま
た実効ゲート長か従来と同じであってもその占有面積は
小さいものとなる。
ジスタが溝側壁を利用して形成されるため、この選択ト
ランジスタでのパンチスルー耐圧が高いものとなり、ま
た実効ゲート長か従来と同じであってもその占有面積は
小さいものとなる。
したがってこの実施例によっても、信頼性向上と高集積
化が図られる。
化が図られる。
第８図は、上述した第１．第２の実施例を組み合わせた
第３の実施例のＮＡＮＤセル型ＥＥＦＲＯＭを示す平面
図である。すなわちこの実施例では、ドレイン側の第１
の選択トランジスタＳ１のチャネル領域に第１の実施例
と同様に凹部７が形成され、共通ソース線側の第２の選
択トランジスタＳ２は第２の実施例と同様に溝１５の側
壁に形成されている。
第３の実施例のＮＡＮＤセル型ＥＥＦＲＯＭを示す平面
図である。すなわちこの実施例では、ドレイン側の第１
の選択トランジスタＳ１のチャネル領域に第１の実施例
と同様に凹部７が形成され、共通ソース線側の第２の選
択トランジスタＳ２は第２の実施例と同様に溝１５の側
壁に形成されている。
したがってこの実施例によれば、更に
ＥＥＦＲＯＭの高集積化が図られる。
以上においては、専らＮＡＮＤセル型
ＥＥＰＲＯＭの実施例を説明したが、本発明は１個のメ
モリトランジスタと１個の選択トランジスタで単位メモ
リセルが構成されるＮＯＲ型ＥＥＦＲＯＭについても同
様に適用することが可能である。また第１．第３の実施
例において、ドレイン側の選択トランジスタはチャネル
領域が凹部の内壁から外部平坦面にまで延在するように
ゲート電極をパターン形成しているか、ゲート電極か完
全に凹部に埋め込まれる構造であってもよい。
モリトランジスタと１個の選択トランジスタで単位メモ
リセルが構成されるＮＯＲ型ＥＥＦＲＯＭについても同
様に適用することが可能である。また第１．第３の実施
例において、ドレイン側の選択トランジスタはチャネル
領域が凹部の内壁から外部平坦面にまで延在するように
ゲート電極をパターン形成しているか、ゲート電極か完
全に凹部に埋め込まれる構造であってもよい。
その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することかできる。
して実施することかできる。
［発明の効果］
以上述べたように本発明によれば、選択トランジスタを
凹部ないし溝に埋め込む状態で形成することにより、パ
ンチスルー耐圧−を確保しなからＥＥＰＲＯＭの高集積
化を図ることができる。
凹部ないし溝に埋め込む状態で形成することにより、パ
ンチスルー耐圧−を確保しなからＥＥＰＲＯＭの高集積
化を図ることができる。
第１図は本発明の第１の実施例のＮＡＮＤセル型ＥＥＰ
ＲＯＭを示す平面図、 第２図は第１図のＡ−Ａ’断面図、 第３図は同じ＜Ｂ−Ｂ’断面図、 第４図（ａ）〜（ｄ）は製造工程を示す断面図、第５図
は第２の実施例のＮＡＮＤセル型Ｅ Ｅ Ｐ ＲＯＭを
示す平面図、 第６図は第５図のＡ−Ａ’断面図、 第７図（ａ）〜（ｄ）は製造工程を示す断面図、第８図
は第３の実施例のＮＡＮＤセル型Ｅ Ｅ Ｐ ＲＯＭを
示す平面図、 第９図は従来のＮＡＮＤセル型Ｅ Ｅ Ｐ ＲＯＭを示
す平面図、 第１０図は第９図のＡ−Ａ’断面図、 第１１図は同じ＜Ｂ−Ｂ’断面図である。 １・・ｐ型シリコン基板、２・・・フィールド酸化膜、
３・・・第１ゲート絶縁膜、４・・・浮遊ゲート、５・
・・第２ゲート絶縁膜、６・・・制御ゲート、７・・・
凹部、８１０・・・ゲート絶縁膜、９．１１・・・ゲー
ト電極、１２・・・ｎ型拡散層、１３・・・層間絶縁膜
、１４・・ビット線、１５・・・溝。 出願人代理人 弁理士 鈴江武彦 Ｔ”Ｂ 第３図 第１面 図 第 図 Ｌ、Ａ 第 図 第 図
ＲＯＭを示す平面図、 第２図は第１図のＡ−Ａ’断面図、 第３図は同じ＜Ｂ−Ｂ’断面図、 第４図（ａ）〜（ｄ）は製造工程を示す断面図、第５図
は第２の実施例のＮＡＮＤセル型Ｅ Ｅ Ｐ ＲＯＭを
示す平面図、 第６図は第５図のＡ−Ａ’断面図、 第７図（ａ）〜（ｄ）は製造工程を示す断面図、第８図
は第３の実施例のＮＡＮＤセル型Ｅ Ｅ Ｐ ＲＯＭを
示す平面図、 第９図は従来のＮＡＮＤセル型Ｅ Ｅ Ｐ ＲＯＭを示
す平面図、 第１０図は第９図のＡ−Ａ’断面図、 第１１図は同じ＜Ｂ−Ｂ’断面図である。 １・・ｐ型シリコン基板、２・・・フィールド酸化膜、
３・・・第１ゲート絶縁膜、４・・・浮遊ゲート、５・
・・第２ゲート絶縁膜、６・・・制御ゲート、７・・・
凹部、８１０・・・ゲート絶縁膜、９．１１・・・ゲー
ト電極、１２・・・ｎ型拡散層、１３・・・層間絶縁膜
、１４・・ビット線、１５・・・溝。 出願人代理人 弁理士 鈴江武彦 Ｔ”Ｂ 第３図 第１面 図 第 図 Ｌ、Ａ 第 図 第 図
Claims (5)
- （１）半導体基板と、 この基板上にゲート絶縁膜を介して浮遊ゲートと制御ゲ
ートが積層形成された少くとも一つのメモリトランジス
タと、 前記基板に形成された凹部内壁に沿ってチャネル領域が
形成されて前記メモリトランジスタと直列接続された少
くとも一つの選択トランジスタと、を備えたことを特徴
とする不揮発性半導体記憶装置。 - （２）半導体基板と、 この基板上にそれぞれゲート絶縁膜を介して浮遊ゲート
と制御ゲートが積層形成され、隣接するもの同士でソー
ス、ドレイン拡散層を共用する形で直列接続されてＮＡ
ＮＤ型メモリセルを構成する複数個のメモリトランジス
タと、 前記基板に形成された凹部内壁に沿ってチャネル領域が
形成されて前記複数のメモリトランジスタの一端部のド
レイン拡散層とビット線の間に設けられた選択トランジ
スタと、 を備えたことを特徴とする不揮発性半導体記憶装置。 - （３）半導体基板と、 この基板上にそれぞれゲート絶縁膜を介して浮遊ゲート
と制御ゲートが積層形成され、隣接するもの同士でソー
ス、ドレイン拡散層を共用する形で直列接続されてＮＡ
ＮＤ型メモリセルを構成する複数個のメモリトランジス
タと、 前記基板上に形成されて、前記メモリセルの一端側のド
レイン拡散層とビット線の間に設けられた第１の選択ト
ランジスタと、 前記基板上に形成された凹部の内壁にチャネル領域が形
成されて、前記メモリセルの他端側のソース拡散層と共
通ソース線の間に設けられた第２の選択トランジスタと
、 を備えたことを特徴とする不揮発性半導体記憶装置。 - （４）前記第１の選択トランジスタは、前記基板上に形
成された凹部の内壁に沿ってチャネル領域が形成されて
いることを特徴とする請求項３記載の不揮発性半導体記
憶装置。 - （５）前記共通ソース線を挟んで隣接する二つのメモリ
セルの第２の選択トランジスタは、これら二つのメモリ
セル間に形成された凹部の互いに対向する内壁部にそれ
ぞれ形成されていることを特徴とする請求項３または４
記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19315490A JP2877463B2 (ja) | 1990-07-23 | 1990-07-23 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19315490A JP2877463B2 (ja) | 1990-07-23 | 1990-07-23 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479370A true JPH0479370A (ja) | 1992-03-12 |
| JP2877463B2 JP2877463B2 (ja) | 1999-03-31 |
Family
ID=16303184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19315490A Expired - Fee Related JP2877463B2 (ja) | 1990-07-23 | 1990-07-23 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877463B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100433489B1 (ko) * | 2001-12-29 | 2004-05-31 | 동부전자 주식회사 | 플래시 메모리 셀 구조 및 그 제조 방법 |
| JP2007019474A (ja) * | 2005-07-04 | 2007-01-25 | Hynix Semiconductor Inc | ナンド型フラッシュメモリ素子及びその製造方法 |
| JP2008098313A (ja) * | 2006-10-10 | 2008-04-24 | Toshiba Corp | 半導体記憶装置 |
| US7388784B2 (en) | 2005-06-17 | 2008-06-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including memory cell units each having a given number of memory cell transistors |
| JP2008141159A (ja) * | 2006-12-04 | 2008-06-19 | Hynix Semiconductor Inc | フラッシュメモリ素子とその製造方法 |
| KR100864992B1 (ko) * | 2006-01-02 | 2008-10-23 | 주식회사 하이닉스반도체 | 낸드 플래쉬 메모리 소자의 제조방법 |
| JP2009135334A (ja) * | 2007-11-30 | 2009-06-18 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277171A (ja) | 2004-03-25 | 2005-10-06 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1990
- 1990-07-23 JP JP19315490A patent/JP2877463B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100433489B1 (ko) * | 2001-12-29 | 2004-05-31 | 동부전자 주식회사 | 플래시 메모리 셀 구조 및 그 제조 방법 |
| US7388784B2 (en) | 2005-06-17 | 2008-06-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including memory cell units each having a given number of memory cell transistors |
| JP2007019474A (ja) * | 2005-07-04 | 2007-01-25 | Hynix Semiconductor Inc | ナンド型フラッシュメモリ素子及びその製造方法 |
| US8268685B2 (en) | 2005-07-04 | 2012-09-18 | Hynix Semiconductor Inc. | NAND flash memory device and method of manufacturing the same |
| KR100864992B1 (ko) * | 2006-01-02 | 2008-10-23 | 주식회사 하이닉스반도체 | 낸드 플래쉬 메모리 소자의 제조방법 |
| US7727839B2 (en) | 2006-01-02 | 2010-06-01 | Hynix Semiconductor Inc. | Method of manufacturing NAND flash memory device |
| US8106448B2 (en) | 2006-01-02 | 2012-01-31 | Hynix Semiconductor Inc. | NAND flash memory device |
| JP2008098313A (ja) * | 2006-10-10 | 2008-04-24 | Toshiba Corp | 半導体記憶装置 |
| JP2008141159A (ja) * | 2006-12-04 | 2008-06-19 | Hynix Semiconductor Inc | フラッシュメモリ素子とその製造方法 |
| JP2009135334A (ja) * | 2007-11-30 | 2009-06-18 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US7928516B2 (en) | 2007-11-30 | 2011-04-19 | Kabushiki Kaisha Toshiba | Semiconductor storage device and manufacturing method thereof |
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| Publication number | Publication date |
|---|---|
| JP2877463B2 (ja) | 1999-03-31 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |