JPH04257259A - 読み出し専用半導体記憶装置およびその製造方法 - Google Patents
読み出し専用半導体記憶装置およびその製造方法Info
- Publication number
- JPH04257259A JPH04257259A JP3037846A JP3784691A JPH04257259A JP H04257259 A JPH04257259 A JP H04257259A JP 3037846 A JP3037846 A JP 3037846A JP 3784691 A JP3784691 A JP 3784691A JP H04257259 A JPH04257259 A JP H04257259A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- field effect
- effect transistor
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000004020 conductor Substances 0.000 claims abstract description 8
- 230000015572 biosynthetic process Effects 0.000 claims abstract 4
- 230000005669 field effect Effects 0.000 claims description 26
- 239000000463 material Substances 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 229920005591 polysilicon Polymers 0.000 abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 239000000758 substrate Substances 0.000 abstract description 10
- 230000010354 integration Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 35
- 239000011229 interlayer Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910007277 Si3 N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、読み出し専用電界効果
半導体記憶装置、特にゲート電極に駆動電圧を与えない
状態でもソース・ドレイン領域間が導通する電界効果ト
ランジスタ(セル)と、ゲート電極に駆動電圧を与えな
い状態ではソース・ドレイン領域間が導通しない電界効
果トランジスタ(セル)の組合せによって情報を記憶す
るNAND型MASKROMおよびその製造方法に関す
る。
半導体記憶装置、特にゲート電極に駆動電圧を与えない
状態でもソース・ドレイン領域間が導通する電界効果ト
ランジスタ(セル)と、ゲート電極に駆動電圧を与えな
い状態ではソース・ドレイン領域間が導通しない電界効
果トランジスタ(セル)の組合せによって情報を記憶す
るNAND型MASKROMおよびその製造方法に関す
る。
【0002】
【従来の技術】MASKROMは、その性質上、製造の
受注から製品が完成するまでの期間TAT(Turn
Around Time)を可能な限り短縮するこ
とが要求される。そのため、製造段階の初期においてデ
ータの書込みに関わりのない共通の工程を加え、なるべ
く後段でデータを書き込むための工程を加えることが望
ましい。
受注から製品が完成するまでの期間TAT(Turn
Around Time)を可能な限り短縮するこ
とが要求される。そのため、製造段階の初期においてデ
ータの書込みに関わりのない共通の工程を加え、なるべ
く後段でデータを書き込むための工程を加えることが望
ましい。
【0003】図5(A)〜(C)は、従来の代表的なN
AND型MASKROMの構成説明図である。この図に
おいて、Bi−1 、Bi 、Bi+1 、Bi+2
、Bi+3 はビット線、Wi 、Wi+1 、Wi+
2 、Wi+3 はワード線、Ci 、Ci+1 はコ
ンタクトホール、Dはソース・ドレイン拡散領域、Iは
層間絶縁膜、Lはカバー層、Sはシリコン基板、Xはイ
オン注入領域、GNDは接地電位である。
AND型MASKROMの構成説明図である。この図に
おいて、Bi−1 、Bi 、Bi+1 、Bi+2
、Bi+3 はビット線、Wi 、Wi+1 、Wi+
2 、Wi+3 はワード線、Ci 、Ci+1 はコ
ンタクトホール、Dはソース・ドレイン拡散領域、Iは
層間絶縁膜、Lはカバー層、Sはシリコン基板、Xはイ
オン注入領域、GNDは接地電位である。
【0004】このNAND型MASKROMにおいては
、(Bi −Wi+2 )のセルのチャネルに不純物が
導入されていて、ゲート電極に駆動電圧を印加しないと
きでも導通するデプレッショントランジスタであるとす
る。
、(Bi −Wi+2 )のセルのチャネルに不純物が
導入されていて、ゲート電極に駆動電圧を印加しないと
きでも導通するデプレッショントランジスタであるとす
る。
【0005】この図5(A)に示されたMASKROM
において、Bi をHighにし、Wi+2 をLow
にして(Bi −Wi+2 )のセルを選択すると、こ
のセルが導通するためBi 線の電位が下がり、B(他
のビット線)をHighにし、Wx (他のワード線)
をLowにして他のエンハンストランジスタを選択する
と、導通しないためBi 線の電位は変わらない。この
ように、Bit線の電位変化によってデータを読み出す
ことができる。
において、Bi をHighにし、Wi+2 をLow
にして(Bi −Wi+2 )のセルを選択すると、こ
のセルが導通するためBi 線の電位が下がり、B(他
のビット線)をHighにし、Wx (他のワード線)
をLowにして他のエンハンストランジスタを選択する
と、導通しないためBi 線の電位は変わらない。この
ように、Bit線の電位変化によってデータを読み出す
ことができる。
【0006】なお、従来のこの種のNAND型MASK
ROMにおいて、ゲート電極に駆動電圧を印加しなくて
も導通するセルであるか、ゲート電極に駆動電圧を印加
しない場合は導通しないセルであるかに応じて、ゲート
電極の幅を異ならせ、このゲート電極をマスクとして一
様に不純物をイオン注入することによって、データを書
き込むことも提案されている。
ROMにおいて、ゲート電極に駆動電圧を印加しなくて
も導通するセルであるか、ゲート電極に駆動電圧を印加
しない場合は導通しないセルであるかに応じて、ゲート
電極の幅を異ならせ、このゲート電極をマスクとして一
様に不純物をイオン注入することによって、データを書
き込むことも提案されている。
【0007】図5(B)には、このMASKROMのビ
ット線Bi に沿うセルの断面構造が示され、図5(C
)にはその平面構造が示されている。このMASKRO
Mは、シリコン基板S上に、ゲート酸化膜を形成し、ソ
ース・ドレイン領域Dを形成し、デプレッション化した
いセルのチャネルに、ソース・ドレイン領域と同じ導電
型の不純物を注入した後に、ポリシリコンのワード線(
ゲート電極)Wi 、Wi+1 、Wi+2 、Wi+
3 ・・・を形成し、層間絶縁膜Iを形成し、コンタク
トホールCi 、Ci+1 ・・・を設け、このコンタ
クトホールを通してビット線Bi−1 、Bi 、Bi
+1 、Bi+2 、Bi+3 ・・・を形成し、カバ
ー層Lを形成して製造される。
ット線Bi に沿うセルの断面構造が示され、図5(C
)にはその平面構造が示されている。このMASKRO
Mは、シリコン基板S上に、ゲート酸化膜を形成し、ソ
ース・ドレイン領域Dを形成し、デプレッション化した
いセルのチャネルに、ソース・ドレイン領域と同じ導電
型の不純物を注入した後に、ポリシリコンのワード線(
ゲート電極)Wi 、Wi+1 、Wi+2 、Wi+
3 ・・・を形成し、層間絶縁膜Iを形成し、コンタク
トホールCi 、Ci+1 ・・・を設け、このコンタ
クトホールを通してビット線Bi−1 、Bi 、Bi
+1 、Bi+2 、Bi+3 ・・・を形成し、カバ
ー層Lを形成して製造される。
【0008】この方法においては、上記の説明のように
、ワード線(ゲート電極)Wi 、Wi+1 、Wi+
2 、Wi+3 ・・・を形成する前にデータの書き込
みが行われる。図5(B)の斜線を施された部分は、ゲ
ート電極に駆動電圧印加しないときでも導通すべきセル
を形成するためのチャネルコントロールイオン注入を行
う領域を示しているが、このイオン注入領域は、マスク
合わせの余裕をとるためワード線とワード線の間の中間
点と、Foxの中間点にエッジがくるように小さくする
ことが必要である。
、ワード線(ゲート電極)Wi 、Wi+1 、Wi+
2 、Wi+3 ・・・を形成する前にデータの書き込
みが行われる。図5(B)の斜線を施された部分は、ゲ
ート電極に駆動電圧印加しないときでも導通すべきセル
を形成するためのチャネルコントロールイオン注入を行
う領域を示しているが、このイオン注入領域は、マスク
合わせの余裕をとるためワード線とワード線の間の中間
点と、Foxの中間点にエッジがくるように小さくする
ことが必要である。
【0009】図6(A)〜(C)は、従来の代表的なN
AND型MASKROMの一例の製造工程説明図である
。この図において、21はシリコン基板、22はゲート
酸化膜、23は低抵抗領域、24はワード線、25はサ
イドウォール、26はソース・ドレイン拡散層、27は
層間絶縁膜、28はコンタクトホール、29はAl配線
、30はカバー層である。
AND型MASKROMの一例の製造工程説明図である
。この図において、21はシリコン基板、22はゲート
酸化膜、23は低抵抗領域、24はワード線、25はサ
イドウォール、26はソース・ドレイン拡散層、27は
層間絶縁膜、28はコンタクトホール、29はAl配線
、30はカバー層である。
【0010】その製造工程を図面に沿って説明する。
1.(図6(A)参照)シリコン基板21に、必要に応
じてウェルを形成し、畝状のフィールド酸化膜(Fox
)を形成して隣接素子列間を分離し、このフィールド酸
化膜の下にチャネルカットを形成する(図示せず)。 その後、上表面にゲート酸化膜(Gox)22を形成し
、レジスト等のマスクを使用し、このゲート酸化膜22
を通して、ソース領域とドレイン領域の間を導通すべき
セルのチャネルに相当する領域に不純物を高濃度に注入
して低抵抗領域23を形成する。
じてウェルを形成し、畝状のフィールド酸化膜(Fox
)を形成して隣接素子列間を分離し、このフィールド酸
化膜の下にチャネルカットを形成する(図示せず)。 その後、上表面にゲート酸化膜(Gox)22を形成し
、レジスト等のマスクを使用し、このゲート酸化膜22
を通して、ソース領域とドレイン領域の間を導通すべき
セルのチャネルに相当する領域に不純物を高濃度に注入
して低抵抗領域23を形成する。
【0011】2.(図6(B)参照)ポリシリコン層等
によって各セルのゲート電極を連続的に接続したワード
線24を形成する。このワード線24の側面に必要に応
じてサイドウォール25を形成し、このワード線24ま
たはワード線24とサイドウォール25をマスクとして
、ソース・ドレイン拡散層26を形成する。
によって各セルのゲート電極を連続的に接続したワード
線24を形成する。このワード線24の側面に必要に応
じてサイドウォール25を形成し、このワード線24ま
たはワード線24とサイドウォール25をマスクとして
、ソース・ドレイン拡散層26を形成する。
【0012】3.(図6(C)参照)その上に、SiO
2 あるいはPSGの層間絶縁膜27を形成し、この層
間絶縁膜27にコンタクトホール28を設け、このコン
タクトホール28を通してAl配線29を形成する。そ
して、全体を保護するため、PSG等のカバー層30を
形成する。
2 あるいはPSGの層間絶縁膜27を形成し、この層
間絶縁膜27にコンタクトホール28を設け、このコン
タクトホール28を通してAl配線29を形成する。そ
して、全体を保護するため、PSG等のカバー層30を
形成する。
【0013】
【発明が解決しようとする課題】上記の従来のMASK
ROMにおいては、ゲート電極の形成前にチャネルコン
トロールイオン注入を行うため、データ書き込み後の工
程が多いため、TATを短縮できないことの他、窓を微
小化できないため、ワード線とワード線の間隔、Fox
とFoxの間隔を狭くすることができず、高集積度を得
ることができないという問題点があった。本発明は、M
ASKROMのデータ書込みをゲート電極の形成後に行
うことによって、受注後に加える工程数を少なくして納
期を短縮することを可能とし、また、加工精度を緩和し
て集積度を向上することを目的とする。
ROMにおいては、ゲート電極の形成前にチャネルコン
トロールイオン注入を行うため、データ書き込み後の工
程が多いため、TATを短縮できないことの他、窓を微
小化できないため、ワード線とワード線の間隔、Fox
とFoxの間隔を狭くすることができず、高集積度を得
ることができないという問題点があった。本発明は、M
ASKROMのデータ書込みをゲート電極の形成後に行
うことによって、受注後に加える工程数を少なくして納
期を短縮することを可能とし、また、加工精度を緩和し
て集積度を向上することを目的とする。
【0014】
【課題を解決するための手段】本発明にかかる、ゲート
電極に駆動電圧を与えない状態でもソース・ドレイン領
域間が導通する電界効果トランジスタと、ゲート電極に
駆動電圧を与えない状態ではソース・ドレイン領域間が
導通しない電界効果トランジスタの組合せによって情報
を記憶する読み出し専用半導体記憶装置にあっては、各
電界効果トランジスタがゲート電極によって画定される
ソース領域およびドレイン領域を有しており、ゲート電
極に駆動電圧を与えない状態でもソース領域、ドレイン
領域間が導通する電界効果トランジスタにおいては、ゲ
ート電極を跨ぐ導体によってソース領域とドレイン領域
の間が短絡される構成を採用した。
電極に駆動電圧を与えない状態でもソース・ドレイン領
域間が導通する電界効果トランジスタと、ゲート電極に
駆動電圧を与えない状態ではソース・ドレイン領域間が
導通しない電界効果トランジスタの組合せによって情報
を記憶する読み出し専用半導体記憶装置にあっては、各
電界効果トランジスタがゲート電極によって画定される
ソース領域およびドレイン領域を有しており、ゲート電
極に駆動電圧を与えない状態でもソース領域、ドレイン
領域間が導通する電界効果トランジスタにおいては、ゲ
ート電極を跨ぐ導体によってソース領域とドレイン領域
の間が短絡される構成を採用した。
【0015】
【作用】図1(A)〜(C)は、本発明のNAND型M
ASKROMの構成説明図である。この図において、B
i−1 、Bi 、Bi+1 、Bi+2 、Bi+3
はビット線、Wi 、Wi+1 、Wi+2 、Wi
+3 はワード線、Ci 、Ci+1 はコンタクトホ
ール、Dはソース・ドレイン拡散領域、Iは層間絶縁膜
、Lはカバー層、Sはシリコン基板、Yはソースドレイ
ン間を短絡する導電体、GNDは接地電位である。
ASKROMの構成説明図である。この図において、B
i−1 、Bi 、Bi+1 、Bi+2 、Bi+3
はビット線、Wi 、Wi+1 、Wi+2 、Wi
+3 はワード線、Ci 、Ci+1 はコンタクトホ
ール、Dはソース・ドレイン拡散領域、Iは層間絶縁膜
、Lはカバー層、Sはシリコン基板、Yはソースドレイ
ン間を短絡する導電体、GNDは接地電位である。
【0016】このNAND型MASKROMにおいては
、(Bi −Wi+2 )のセルが、ゲート電極に駆動
電圧を印加しないときでも導通するように、そのソース
領域とドレイン領域の間が導電体Yによって短絡されて
いる。
、(Bi −Wi+2 )のセルが、ゲート電極に駆動
電圧を印加しないときでも導通するように、そのソース
領域とドレイン領域の間が導電体Yによって短絡されて
いる。
【0017】この図1(A)に示されたMASKROM
のデータを読み取る場合は、各セルを順次選択してその
ビット線Bx にHigh、ワード線Wx にLowの
電圧を印加していく。Bi をHighにし、Wi+2
をLowにして(Bi −Wi+2 )のセルを選択
すると、このセルは導通するためビット線Bi の電位
が下がる。Bx (他のビット線)をHighにし、W
x (他のワード線)をLowにして他のエンハンスト
ランジスタを選択すると、そのセルは導通しないためそ
のビット線の電位は変わらない。このように、ビット線
の電位変化によってデータを読み出すことができる。
のデータを読み取る場合は、各セルを順次選択してその
ビット線Bx にHigh、ワード線Wx にLowの
電圧を印加していく。Bi をHighにし、Wi+2
をLowにして(Bi −Wi+2 )のセルを選択
すると、このセルは導通するためビット線Bi の電位
が下がる。Bx (他のビット線)をHighにし、W
x (他のワード線)をLowにして他のエンハンスト
ランジスタを選択すると、そのセルは導通しないためそ
のビット線の電位は変わらない。このように、ビット線
の電位変化によってデータを読み出すことができる。
【0018】図1(B)には、このMASKROMのビ
ット線Bi に沿うセルの断面構造が示され、図5(C
)にはその平面構造が示されている。これらの図に示さ
れているように、このMASKROMにおいては、シリ
コン基板S上に、ゲート酸化膜を形成し、ポリシリコン
のワード線(ゲート電極)Wi 、Wi+1 、Wi+
2 、Wi+3 ・・・を形成し、ワード線に絶縁膜を
形成し、このワード線をマスクとして、ソース・ドレイ
ン領域Dを形成し、その後、ゲート電極に駆動電圧を印
加しない場合でも導通すべきセルのソース領域とドレイ
ン領域の間を、絶縁膜を介してワード線(ゲート電極)
を跨いで形成された導電体Yによって短絡され、層間絶
縁膜Iを形成し、コンタクトホールCi 、Ci+1
・・・を設け、このコンタクトホールを通してビット線
Bi 、Bi+1 、Bi+2 、Bi+3 ・・・を
形成し、カバー層Lが形成されている。上記のように、
本発明のMASKROMにおいては、ワード線(ゲート
電極)Wi 、Wi+1 、Wi+2 、Wi+3 ・
・・を形成した後にデータの書き込みが行われる。
ット線Bi に沿うセルの断面構造が示され、図5(C
)にはその平面構造が示されている。これらの図に示さ
れているように、このMASKROMにおいては、シリ
コン基板S上に、ゲート酸化膜を形成し、ポリシリコン
のワード線(ゲート電極)Wi 、Wi+1 、Wi+
2 、Wi+3 ・・・を形成し、ワード線に絶縁膜を
形成し、このワード線をマスクとして、ソース・ドレイ
ン領域Dを形成し、その後、ゲート電極に駆動電圧を印
加しない場合でも導通すべきセルのソース領域とドレイ
ン領域の間を、絶縁膜を介してワード線(ゲート電極)
を跨いで形成された導電体Yによって短絡され、層間絶
縁膜Iを形成し、コンタクトホールCi 、Ci+1
・・・を設け、このコンタクトホールを通してビット線
Bi 、Bi+1 、Bi+2 、Bi+3 ・・・を
形成し、カバー層Lが形成されている。上記のように、
本発明のMASKROMにおいては、ワード線(ゲート
電極)Wi 、Wi+1 、Wi+2 、Wi+3 ・
・・を形成した後にデータの書き込みが行われる。
【0019】
【実施例】以下、本発明の実施例にかかるMASKRO
Mの製造方法を図面に沿って説明する。
Mの製造方法を図面に沿って説明する。
【0020】(第1実施例)図2(A)〜(D)、図3
(E)、(F)は、本発明の第1実施例の製造工程説明
図である。この図において、1はシリコン基板、2はゲ
ート酸化膜、3はポリシリコン層またはシリサイド層、
4は酸化膜、5は細条状の酸化膜、6はワード線、7は
ソース・ドレイン拡散層、8はサイドウォール、9は低
抵抗層、10は層間絶縁膜、11はコンタクトホール、
12はAl配線、13はカバー層である。
(E)、(F)は、本発明の第1実施例の製造工程説明
図である。この図において、1はシリコン基板、2はゲ
ート酸化膜、3はポリシリコン層またはシリサイド層、
4は酸化膜、5は細条状の酸化膜、6はワード線、7は
ソース・ドレイン拡散層、8はサイドウォール、9は低
抵抗層、10は層間絶縁膜、11はコンタクトホール、
12はAl配線、13はカバー層である。
【0021】この製造方法を説明する。
1.(図2(A)参照)シリコン基板1に、必要に応じ
てウェルを形成し(図示せず)、畝状のフィールド酸化
膜(Fox)を形成して隣接素子列間を分離し、このフ
ィールド酸化膜の下にチャネルカットを形成する(図示
せず)。その後、上表面にゲート酸化膜(Gox)2を
形成し、その上にポリシリコン層またはシリサイド層3
、さらにその上に酸化膜4を形成する。
てウェルを形成し(図示せず)、畝状のフィールド酸化
膜(Fox)を形成して隣接素子列間を分離し、このフ
ィールド酸化膜の下にチャネルカットを形成する(図示
せず)。その後、上表面にゲート酸化膜(Gox)2を
形成し、その上にポリシリコン層またはシリサイド層3
、さらにその上に酸化膜4を形成する。
【0022】2.(図2(B)参照)フォトリソグラフ
ィー技術を用いて、酸化膜4をパターニングして、複数
の細条状の酸化膜5を形成し、この酸化膜4をマスクと
してポリシリコン層3を選択的にエッチング除去して、
各セルのゲート電極を連続的に接続したワード線6を形
成する。なお、ワード線3がシリサイドである場合は、
その側面を酸化して保護層を形成する。この細条状の酸
化膜5とワード線6をマスクとして、ソース・ドレイン
拡散層7を形成する。
ィー技術を用いて、酸化膜4をパターニングして、複数
の細条状の酸化膜5を形成し、この酸化膜4をマスクと
してポリシリコン層3を選択的にエッチング除去して、
各セルのゲート電極を連続的に接続したワード線6を形
成する。なお、ワード線3がシリサイドである場合は、
その側面を酸化して保護層を形成する。この細条状の酸
化膜5とワード線6をマスクとして、ソース・ドレイン
拡散層7を形成する。
【0023】3.(図2(C)参照)全体の表面にCV
D法によって厚い酸化膜を形成し、異方性エッチングし
てサイドウォール8を形成する。
D法によって厚い酸化膜を形成し、異方性エッチングし
てサイドウォール8を形成する。
【0024】4.(図2(D)参照)上面全体にCVD
法によってポリシリコン層9を形成し、この層にAs等
のp型不純物をイオン注入によって4×1015cm−
2程度の高濃度に導入して低抵抗化する。この場合、不
純物を導入する方法として熱拡散を採用することもでき
る。 また、この低抵抗層として、上記のポリシリコン層の他
シリサイド層、Al層等を用いることもできる。
法によってポリシリコン層9を形成し、この層にAs等
のp型不純物をイオン注入によって4×1015cm−
2程度の高濃度に導入して低抵抗化する。この場合、不
純物を導入する方法として熱拡散を採用することもでき
る。 また、この低抵抗層として、上記のポリシリコン層の他
シリサイド層、Al層等を用いることもできる。
【0025】5.(図3(E)参照)上記の低抵抗層9
の、ソース領域とドレイン領域の間を導通すべきセルの
ソース領域とドレイン領域近傍の部分を残し、他の部分
を除去する。その上に、SiO2 あるいはPSGの層
間絶縁膜10を形成する。
の、ソース領域とドレイン領域の間を導通すべきセルの
ソース領域とドレイン領域近傍の部分を残し、他の部分
を除去する。その上に、SiO2 あるいはPSGの層
間絶縁膜10を形成する。
【0026】6.(図3(F)参照)層間絶縁膜10に
コンタクトホール11を設け、このコンタクトホール1
1を通してAl配線12を形成する。その後、全体を保
護するため、PSG、Si3 N4 等のカバー層13
を形成する。
コンタクトホール11を設け、このコンタクトホール1
1を通してAl配線12を形成する。その後、全体を保
護するため、PSG、Si3 N4 等のカバー層13
を形成する。
【0027】(第2実施例)図4は、本発明の第2実施
例の製造工程説明図である。この図において、14がノ
ンドープのポリシリコン層、15がレジスト層、16が
開口、17が低抵抗ポリシリコン層である他は図2、図
3において使用したものと同様である。
例の製造工程説明図である。この図において、14がノ
ンドープのポリシリコン層、15がレジスト層、16が
開口、17が低抵抗ポリシリコン層である他は図2、図
3において使用したものと同様である。
【0028】第2実施例は、第1実施例と、その(A)
〜(B)の工程においては異なるところはないが、その
(D)の工程において、高抵抗のノンドープのポリシリ
コン層14を形成する点が異なっている。そして、それ
に続いて、レジスト層15を形成し、ゲート電極に駆動
電圧を印加しないときでもソース領域とドレイン領域の
間が導通すべきセルの、ソース領域とドレイン領域近傍
にかけて開口16を設け、この開口16を通してAs+
(またはP)を高ドーズ(≧5×1015cm−2)
でイオン注入して開口16内に露出するポリシリコン層
17を低抵抗化する。この場合、ポリシリコン層をエッ
チングしないから表面を平坦化でき、後の配線工程等に
おいて断切れ防止に有効である。
〜(B)の工程においては異なるところはないが、その
(D)の工程において、高抵抗のノンドープのポリシリ
コン層14を形成する点が異なっている。そして、それ
に続いて、レジスト層15を形成し、ゲート電極に駆動
電圧を印加しないときでもソース領域とドレイン領域の
間が導通すべきセルの、ソース領域とドレイン領域近傍
にかけて開口16を設け、この開口16を通してAs+
(またはP)を高ドーズ(≧5×1015cm−2)
でイオン注入して開口16内に露出するポリシリコン層
17を低抵抗化する。この場合、ポリシリコン層をエッ
チングしないから表面を平坦化でき、後の配線工程等に
おいて断切れ防止に有効である。
【0029】本発明によると、Word線を形成した後
に、不純物をイオン注入してデータを書き込むことがで
き、この後の工程数を低減することができる。また、ソ
ース領域とドレイン領域の間を短絡する低抵抗層9を両
側に隣接するエンハンストランジスタのゲート電極にか
けて形成することができるから、製造上の余裕ができ、
また、微細加工を必要としない。
に、不純物をイオン注入してデータを書き込むことがで
き、この後の工程数を低減することができる。また、ソ
ース領域とドレイン領域の間を短絡する低抵抗層9を両
側に隣接するエンハンストランジスタのゲート電極にか
けて形成することができるから、製造上の余裕ができ、
また、微細加工を必要としない。
【0030】本発明の実施例における、構成の数値を例
示すると、下記のとおりである。 ゲート酸化膜(Gox) 100〜400Å Word線 ポリシリコン、ポリシリコン+シリサ
イド3000〜4000Å Word線上の酸化膜 1000〜2000Å Word線
低抵抗化イオン注入 P+ orAs+ 4×1015〜1
×1016atom/cm2 短絡用配線 ポリシリコン1000〜4000Å
その低抵抗化イオン注入 As+ orP+ 4×1015〜1
×1016atom/cm2 層間絶縁膜 3000〜10000Å Al配線 0.5〜1.0μm
示すると、下記のとおりである。 ゲート酸化膜(Gox) 100〜400Å Word線 ポリシリコン、ポリシリコン+シリサ
イド3000〜4000Å Word線上の酸化膜 1000〜2000Å Word線
低抵抗化イオン注入 P+ orAs+ 4×1015〜1
×1016atom/cm2 短絡用配線 ポリシリコン1000〜4000Å
その低抵抗化イオン注入 As+ orP+ 4×1015〜1
×1016atom/cm2 層間絶縁膜 3000〜10000Å Al配線 0.5〜1.0μm
【0031】
【発明の効果】以上説明したように、本発明の利点はデ
ータ書き込み工程が従来の工程より後段になって、受注
後の工程数が少なくなる。プログラミング最小面積が、
図1と図5を比較すると明らかなように、本発明の方が
大きくでき、デバイスが微細化しても、加工が容易であ
る。データ書き込み工程が後段になるため、塵に強く歩
留りが向上する。また、従来、書き込み工程数の少なく
する工程として、層間絶縁膜を通して電界効果トランジ
スタのデプレッション化のためのイオン注入を行う方法
があり、その場合、Fox下部にイオン注入されてリー
クを生じるおそれがあったが、本発明によるとそのよう
なリークのおそれがない。
ータ書き込み工程が従来の工程より後段になって、受注
後の工程数が少なくなる。プログラミング最小面積が、
図1と図5を比較すると明らかなように、本発明の方が
大きくでき、デバイスが微細化しても、加工が容易であ
る。データ書き込み工程が後段になるため、塵に強く歩
留りが向上する。また、従来、書き込み工程数の少なく
する工程として、層間絶縁膜を通して電界効果トランジ
スタのデプレッション化のためのイオン注入を行う方法
があり、その場合、Fox下部にイオン注入されてリー
クを生じるおそれがあったが、本発明によるとそのよう
なリークのおそれがない。
【図1】(A)〜(C)は、本発明のNAND型MAS
KROMの構成説明図である。
KROMの構成説明図である。
【図2】(A)〜(D)は、本発明の第1実施例の製造
工程説明図(1)である。
工程説明図(1)である。
【図3】(E)、(F)は、本発明の第1実施例の製造
工程説明図(2)である。
工程説明図(2)である。
【図4】本発明の第2実施例の製造工程説明である。
【図5】(A)〜(C)は、従来の代表的なNAND型
MASKROMの構成説明図である。
MASKROMの構成説明図である。
【図6】(A)〜(C)は、従来の代表的なNAND型
MASKROMの一例の製造工程説明図である。
MASKROMの一例の製造工程説明図である。
Bi−1 、Bi 、Bi+1 、Bi+2 、Bi+
3 ビット線Wi 、Wi+1 、Wi+2 、W
i+3 ワード線Ci 、Ci+1 コンタク
トホールD ソース・ドレイン拡散領域 I 層間絶縁膜 L カバー層 S シリコン基板 Y 導電体 GND 接地電位
3 ビット線Wi 、Wi+1 、Wi+2 、W
i+3 ワード線Ci 、Ci+1 コンタク
トホールD ソース・ドレイン拡散領域 I 層間絶縁膜 L カバー層 S シリコン基板 Y 導電体 GND 接地電位
Claims (4)
- 【請求項1】 ゲート電極に駆動電圧を与えない状態
でもソース領域、ドレイン領域間が導通する電界効果ト
ランジスタと、ゲート電極に駆動電圧を与えない状態で
はソース領域、ドレイン領域間が導通しない電界効果ト
ランジスタの組合せによって情報を記憶する読み出し専
用半導体記憶装置であって、各電界効果トランジスタが
ゲート電極によって画定されるソース領域およびドレイ
ン領域を有しており、ゲート電極に駆動電圧を与えない
状態でもソース領域、ドレイン領域間が導通する電界効
果トランジスタにおいては、ゲート電極を跨ぐ導体によ
ってソース領域とドレイン領域の間が短絡されているこ
とを特徴とする読み出し専用半導体記憶装置。 - 【請求項2】 ゲート電極に駆動電圧を与えない状態
でもソース領域、ドレイン領域間が導通する電界効果ト
ランジスタと、ゲート電極に駆動電圧を与えない状態で
はソース領域、ドレイン領域間が導通しない電界効果ト
ランジスタの組合せによって情報を記憶する読み出し専
用半導体記憶装置の製造方法であって、各電界効果トラ
ンジスタ形成領域にゲート電極を形成する工程と、この
ゲート電極を覆って絶縁膜を形成する工程と、ゲート電
極に駆動電圧を与えない状態でもソース領域、ドレイン
領域間が導通すべき電界効果トランジスタのゲート電極
によって画定されるソース領域およびドレイン領域の絶
縁膜を除去して開口を形成する工程と、そのゲート電極
を跨ぎこの絶縁膜の開口を通してソース領域とドレイン
領域の間を短絡する導体を形成する工程を含むことを特
徴とする読み出し専用半導体記憶装置の製造方法。 - 【請求項3】 ゲート電極に駆動電圧を与えない状態
でもソース領域、ドレイン領域間が導通する電界効果ト
ランジスタと、ゲート電極に駆動電圧を与えない状態で
はソース領域、ドレイン領域間が導通しない電界効果ト
ランジスタの組合せによって情報を記憶する読み出し専
用半導体記憶装置の製造方法であって、各電界効果トラ
ンジスタ形成領域にゲート電極を形成する工程と、この
ゲート電極を覆って絶縁膜を形成する工程と、各電界効
果トランジスタのゲート電極によって画定されるソース
領域およびドレイン領域の絶縁膜を除去して開口を形成
する工程と、各電界効果トランジスタのゲート電極を跨
ぎこの絶縁膜の開口を通してソース領域とドレイン領域
の間を短絡する配線層を形成する工程と、ゲート電極に
駆動電圧を与えない状態ではソース・ドレイン領域間が
非導通となるべき電界効果トランジスタの前記短絡配線
層をパターニング技術によって除去する工程を含むこと
を特徴とする読み出し専用半導体記憶装置の製造方法。 - 【請求項4】 ゲート電極に駆動電圧を与えない状態
でもソース領域、ドレイン領域間が導通する電界効果ト
ランジスタと、ゲート電極に駆動電圧を与えない状態で
はソース領域、ドレイン領域間が導通しない電界効果ト
ランジスタの組合せによって情報を記憶する読み出し専
用半導体記憶装置の製造方法であって、各トランジスタ
形成領域にゲート電極を形成する工程と、このゲート電
極を覆って絶縁膜を形成する工程と、各電界効果トラン
ジスタのゲート電極によって画定されるソース領域およ
びドレイン領域の絶縁膜を除去して開口を形成する工程
と、各電界効果トランジスタのゲート電極を跨ぎこの絶
縁膜の開口を通してソース領域とドレイン領域の間に延
在する高抵抗材料層を形成する工程と、ゲート電極に駆
動電圧を与えない状態でもソース・ドレイン領域間が導
通となるべき電界効果トランジスタ部分の前記高抵抗材
料層を低抵抗化してソース領域とドレイン領域の間を短
絡する工程を含むことを特徴とする読み出し専用半導体
記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3037846A JPH04257259A (ja) | 1991-02-08 | 1991-02-08 | 読み出し専用半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3037846A JPH04257259A (ja) | 1991-02-08 | 1991-02-08 | 読み出し専用半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04257259A true JPH04257259A (ja) | 1992-09-11 |
Family
ID=12508903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3037846A Withdrawn JPH04257259A (ja) | 1991-02-08 | 1991-02-08 | 読み出し専用半導体記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04257259A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE37179E1 (en) * | 1993-12-03 | 2001-05-15 | Jsr Corporation | Radiation sensitive resin composition |
KR100683852B1 (ko) * | 2004-07-02 | 2007-02-15 | 삼성전자주식회사 | 반도체 소자의 마스크롬 소자 및 그 형성 방법 |
-
1991
- 1991-02-08 JP JP3037846A patent/JPH04257259A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE37179E1 (en) * | 1993-12-03 | 2001-05-15 | Jsr Corporation | Radiation sensitive resin composition |
KR100683852B1 (ko) * | 2004-07-02 | 2007-02-15 | 삼성전자주식회사 | 반도체 소자의 마스크롬 소자 및 그 형성 방법 |
US7541653B2 (en) | 2004-07-02 | 2009-06-02 | Samsung Electronics Co., Ltd. | Mask ROM devices of semiconductor devices and method of forming the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2689888B2 (ja) | 半導体装置及びその製造方法 | |
US5270240A (en) | Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines | |
EP0186855A2 (en) | Semiconductor read only memory device and method of manufacturing the same | |
KR100348836B1 (ko) | 반도체 장치의 제조 방법, 불휘발성 반도체 메모리 장치및 그 제조 방법 | |
JP4225728B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
KR100292159B1 (ko) | 집적회로및집적회로제조방법 | |
EP0124115B1 (en) | Semiconducter rom device and method for manufacturing the same | |
JPH05102490A (ja) | 半導体記憶装置およびその製造方法 | |
KR100201451B1 (ko) | 불휘발성 기억장치 | |
JPH08241932A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP3049100B2 (ja) | 半導体装置及びその製造方法 | |
KR100232200B1 (ko) | 비휘발성 메모리 소자 및 제조 방법 | |
JP5275283B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR930006142B1 (ko) | 반전방지층을 갖춘 mos형 반도체장치 | |
EP0028654B1 (en) | Semiconductive memory device and fabricating method therefor | |
JPH021176A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JPH10209298A (ja) | Sramセル及びその製造方法 | |
US4974042A (en) | Semiconductor memory device with compact ROM memory cells | |
JPH04257259A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
US4263663A (en) | VMOS ROM Array | |
JPH05251711A (ja) | 半導体集積回路及びその製造方法 | |
EP0112078A2 (en) | A semiconductor memory element and a method for manufacturing it | |
KR100202115B1 (ko) | 느타리 버섯 재배용 분말 종균 제조법 | |
US5324677A (en) | Method of making memory cell and a peripheral circuit | |
JPH02180079A (ja) | 半導体不揮発性記憶装置とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |