JPH04257259A - 読み出し専用半導体記憶装置およびその製造方法 - Google Patents
読み出し専用半導体記憶装置およびその製造方法Info
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- JPH04257259A JPH04257259A JP3037846A JP3784691A JPH04257259A JP H04257259 A JPH04257259 A JP H04257259A JP 3037846 A JP3037846 A JP 3037846A JP 3784691 A JP3784691 A JP 3784691A JP H04257259 A JPH04257259 A JP H04257259A
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Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、読み出し専用電界効果
半導体記憶装置、特にゲート電極に駆動電圧を与えない
状態でもソース・ドレイン領域間が導通する電界効果ト
ランジスタ（セル）と、ゲート電極に駆動電圧を与えな
い状態ではソース・ドレイン領域間が導通しない電界効
果トランジスタ（セル）の組合せによって情報を記憶す
るＮＡＮＤ型ＭＡＳＫＲＯＭおよびその製造方法に関す
る。
半導体記憶装置、特にゲート電極に駆動電圧を与えない
状態でもソース・ドレイン領域間が導通する電界効果ト
ランジスタ（セル）と、ゲート電極に駆動電圧を与えな
い状態ではソース・ドレイン領域間が導通しない電界効
果トランジスタ（セル）の組合せによって情報を記憶す
るＮＡＮＤ型ＭＡＳＫＲＯＭおよびその製造方法に関す
る。
【０００２】
【従来の技術】ＭＡＳＫＲＯＭは、その性質上、製造の
受注から製品が完成するまでの期間ＴＡＴ（Ｔｕｒｎ
Ａｒｏｕｎｄ Ｔｉｍｅ）を可能な限り短縮するこ
とが要求される。そのため、製造段階の初期においてデ
ータの書込みに関わりのない共通の工程を加え、なるべ
く後段でデータを書き込むための工程を加えることが望
ましい。
受注から製品が完成するまでの期間ＴＡＴ（Ｔｕｒｎ
Ａｒｏｕｎｄ Ｔｉｍｅ）を可能な限り短縮するこ
とが要求される。そのため、製造段階の初期においてデ
ータの書込みに関わりのない共通の工程を加え、なるべ
く後段でデータを書き込むための工程を加えることが望
ましい。
【０００３】図５（Ａ）〜（Ｃ）は、従来の代表的なＮ
ＡＮＤ型ＭＡＳＫＲＯＭの構成説明図である。この図に
おいて、Ｂｉ−１ 、Ｂｉ 、Ｂｉ＋１ 、Ｂｉ＋２
、Ｂｉ＋３ はビット線、Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋
２ 、Ｗｉ＋３ はワード線、Ｃｉ 、Ｃｉ＋１ はコ
ンタクトホール、Ｄはソース・ドレイン拡散領域、Ｉは
層間絶縁膜、Ｌはカバー層、Ｓはシリコン基板、Ｘはイ
オン注入領域、ＧＮＤは接地電位である。
ＡＮＤ型ＭＡＳＫＲＯＭの構成説明図である。この図に
おいて、Ｂｉ−１ 、Ｂｉ 、Ｂｉ＋１ 、Ｂｉ＋２
、Ｂｉ＋３ はビット線、Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋
２ 、Ｗｉ＋３ はワード線、Ｃｉ 、Ｃｉ＋１ はコ
ンタクトホール、Ｄはソース・ドレイン拡散領域、Ｉは
層間絶縁膜、Ｌはカバー層、Ｓはシリコン基板、Ｘはイ
オン注入領域、ＧＮＤは接地電位である。
【０００４】このＮＡＮＤ型ＭＡＳＫＲＯＭにおいては
、（Ｂｉ −Ｗｉ＋２ ）のセルのチャネルに不純物が
導入されていて、ゲート電極に駆動電圧を印加しないと
きでも導通するデプレッショントランジスタであるとす
る。
、（Ｂｉ −Ｗｉ＋２ ）のセルのチャネルに不純物が
導入されていて、ゲート電極に駆動電圧を印加しないと
きでも導通するデプレッショントランジスタであるとす
る。
【０００５】この図５（Ａ）に示されたＭＡＳＫＲＯＭ
において、Ｂｉ をＨｉｇｈにし、Ｗｉ＋２ をＬｏｗ
にして（Ｂｉ −Ｗｉ＋２ ）のセルを選択すると、こ
のセルが導通するためＢｉ 線の電位が下がり、Ｂ（他
のビット線）をＨｉｇｈにし、Ｗｘ （他のワード線）
をＬｏｗにして他のエンハンストランジスタを選択する
と、導通しないためＢｉ 線の電位は変わらない。この
ように、Ｂｉｔ線の電位変化によってデータを読み出す
ことができる。
において、Ｂｉ をＨｉｇｈにし、Ｗｉ＋２ をＬｏｗ
にして（Ｂｉ −Ｗｉ＋２ ）のセルを選択すると、こ
のセルが導通するためＢｉ 線の電位が下がり、Ｂ（他
のビット線）をＨｉｇｈにし、Ｗｘ （他のワード線）
をＬｏｗにして他のエンハンストランジスタを選択する
と、導通しないためＢｉ 線の電位は変わらない。この
ように、Ｂｉｔ線の電位変化によってデータを読み出す
ことができる。
【０００６】なお、従来のこの種のＮＡＮＤ型ＭＡＳＫ
ＲＯＭにおいて、ゲート電極に駆動電圧を印加しなくて
も導通するセルであるか、ゲート電極に駆動電圧を印加
しない場合は導通しないセルであるかに応じて、ゲート
電極の幅を異ならせ、このゲート電極をマスクとして一
様に不純物をイオン注入することによって、データを書
き込むことも提案されている。
ＲＯＭにおいて、ゲート電極に駆動電圧を印加しなくて
も導通するセルであるか、ゲート電極に駆動電圧を印加
しない場合は導通しないセルであるかに応じて、ゲート
電極の幅を異ならせ、このゲート電極をマスクとして一
様に不純物をイオン注入することによって、データを書
き込むことも提案されている。
【０００７】図５（Ｂ）には、このＭＡＳＫＲＯＭのビ
ット線Ｂｉ に沿うセルの断面構造が示され、図５（Ｃ
）にはその平面構造が示されている。このＭＡＳＫＲＯ
Ｍは、シリコン基板Ｓ上に、ゲート酸化膜を形成し、ソ
ース・ドレイン領域Ｄを形成し、デプレッション化した
いセルのチャネルに、ソース・ドレイン領域と同じ導電
型の不純物を注入した後に、ポリシリコンのワード線（
ゲート電極）Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋２ 、Ｗｉ＋
３ ・・・を形成し、層間絶縁膜Ｉを形成し、コンタク
トホールＣｉ 、Ｃｉ＋１ ・・・を設け、このコンタ
クトホールを通してビット線Ｂｉ−１ 、Ｂｉ 、Ｂｉ
＋１ 、Ｂｉ＋２ 、Ｂｉ＋３ ・・・を形成し、カバ
ー層Ｌを形成して製造される。
ット線Ｂｉ に沿うセルの断面構造が示され、図５（Ｃ
）にはその平面構造が示されている。このＭＡＳＫＲＯ
Ｍは、シリコン基板Ｓ上に、ゲート酸化膜を形成し、ソ
ース・ドレイン領域Ｄを形成し、デプレッション化した
いセルのチャネルに、ソース・ドレイン領域と同じ導電
型の不純物を注入した後に、ポリシリコンのワード線（
ゲート電極）Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋２ 、Ｗｉ＋
３ ・・・を形成し、層間絶縁膜Ｉを形成し、コンタク
トホールＣｉ 、Ｃｉ＋１ ・・・を設け、このコンタ
クトホールを通してビット線Ｂｉ−１ 、Ｂｉ 、Ｂｉ
＋１ 、Ｂｉ＋２ 、Ｂｉ＋３ ・・・を形成し、カバ
ー層Ｌを形成して製造される。
【０００８】この方法においては、上記の説明のように
、ワード線（ゲート電極）Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋
２ 、Ｗｉ＋３ ・・・を形成する前にデータの書き込
みが行われる。図５（Ｂ）の斜線を施された部分は、ゲ
ート電極に駆動電圧印加しないときでも導通すべきセル
を形成するためのチャネルコントロールイオン注入を行
う領域を示しているが、このイオン注入領域は、マスク
合わせの余裕をとるためワード線とワード線の間の中間
点と、Ｆｏｘの中間点にエッジがくるように小さくする
ことが必要である。
、ワード線（ゲート電極）Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋
２ 、Ｗｉ＋３ ・・・を形成する前にデータの書き込
みが行われる。図５（Ｂ）の斜線を施された部分は、ゲ
ート電極に駆動電圧印加しないときでも導通すべきセル
を形成するためのチャネルコントロールイオン注入を行
う領域を示しているが、このイオン注入領域は、マスク
合わせの余裕をとるためワード線とワード線の間の中間
点と、Ｆｏｘの中間点にエッジがくるように小さくする
ことが必要である。
【０００９】図６（Ａ）〜（Ｃ）は、従来の代表的なＮ
ＡＮＤ型ＭＡＳＫＲＯＭの一例の製造工程説明図である
。この図において、２１はシリコン基板、２２はゲート
酸化膜、２３は低抵抗領域、２４はワード線、２５はサ
イドウォール、２６はソース・ドレイン拡散層、２７は
層間絶縁膜、２８はコンタクトホール、２９はＡｌ配線
、３０はカバー層である。
ＡＮＤ型ＭＡＳＫＲＯＭの一例の製造工程説明図である
。この図において、２１はシリコン基板、２２はゲート
酸化膜、２３は低抵抗領域、２４はワード線、２５はサ
イドウォール、２６はソース・ドレイン拡散層、２７は
層間絶縁膜、２８はコンタクトホール、２９はＡｌ配線
、３０はカバー層である。
【００１０】その製造工程を図面に沿って説明する。
１．（図６（Ａ）参照）シリコン基板２１に、必要に応
じてウェルを形成し、畝状のフィールド酸化膜（Ｆｏｘ
）を形成して隣接素子列間を分離し、このフィールド酸
化膜の下にチャネルカットを形成する（図示せず）。 その後、上表面にゲート酸化膜（Ｇｏｘ）２２を形成し
、レジスト等のマスクを使用し、このゲート酸化膜２２
を通して、ソース領域とドレイン領域の間を導通すべき
セルのチャネルに相当する領域に不純物を高濃度に注入
して低抵抗領域２３を形成する。
じてウェルを形成し、畝状のフィールド酸化膜（Ｆｏｘ
）を形成して隣接素子列間を分離し、このフィールド酸
化膜の下にチャネルカットを形成する（図示せず）。 その後、上表面にゲート酸化膜（Ｇｏｘ）２２を形成し
、レジスト等のマスクを使用し、このゲート酸化膜２２
を通して、ソース領域とドレイン領域の間を導通すべき
セルのチャネルに相当する領域に不純物を高濃度に注入
して低抵抗領域２３を形成する。
【００１１】２．（図６（Ｂ）参照）ポリシリコン層等
によって各セルのゲート電極を連続的に接続したワード
線２４を形成する。このワード線２４の側面に必要に応
じてサイドウォール２５を形成し、このワード線２４ま
たはワード線２４とサイドウォール２５をマスクとして
、ソース・ドレイン拡散層２６を形成する。
によって各セルのゲート電極を連続的に接続したワード
線２４を形成する。このワード線２４の側面に必要に応
じてサイドウォール２５を形成し、このワード線２４ま
たはワード線２４とサイドウォール２５をマスクとして
、ソース・ドレイン拡散層２６を形成する。
【００１２】３．（図６（Ｃ）参照）その上に、ＳｉＯ
２ あるいはＰＳＧの層間絶縁膜２７を形成し、この層
間絶縁膜２７にコンタクトホール２８を設け、このコン
タクトホール２８を通してＡｌ配線２９を形成する。そ
して、全体を保護するため、ＰＳＧ等のカバー層３０を
形成する。
２ あるいはＰＳＧの層間絶縁膜２７を形成し、この層
間絶縁膜２７にコンタクトホール２８を設け、このコン
タクトホール２８を通してＡｌ配線２９を形成する。そ
して、全体を保護するため、ＰＳＧ等のカバー層３０を
形成する。
【００１３】
【発明が解決しようとする課題】上記の従来のＭＡＳＫ
ＲＯＭにおいては、ゲート電極の形成前にチャネルコン
トロールイオン注入を行うため、データ書き込み後の工
程が多いため、ＴＡＴを短縮できないことの他、窓を微
小化できないため、ワード線とワード線の間隔、Ｆｏｘ
とＦｏｘの間隔を狭くすることができず、高集積度を得
ることができないという問題点があった。本発明は、Ｍ
ＡＳＫＲＯＭのデータ書込みをゲート電極の形成後に行
うことによって、受注後に加える工程数を少なくして納
期を短縮することを可能とし、また、加工精度を緩和し
て集積度を向上することを目的とする。
ＲＯＭにおいては、ゲート電極の形成前にチャネルコン
トロールイオン注入を行うため、データ書き込み後の工
程が多いため、ＴＡＴを短縮できないことの他、窓を微
小化できないため、ワード線とワード線の間隔、Ｆｏｘ
とＦｏｘの間隔を狭くすることができず、高集積度を得
ることができないという問題点があった。本発明は、Ｍ
ＡＳＫＲＯＭのデータ書込みをゲート電極の形成後に行
うことによって、受注後に加える工程数を少なくして納
期を短縮することを可能とし、また、加工精度を緩和し
て集積度を向上することを目的とする。
【００１４】
【課題を解決するための手段】本発明にかかる、ゲート
電極に駆動電圧を与えない状態でもソース・ドレイン領
域間が導通する電界効果トランジスタと、ゲート電極に
駆動電圧を与えない状態ではソース・ドレイン領域間が
導通しない電界効果トランジスタの組合せによって情報
を記憶する読み出し専用半導体記憶装置にあっては、各
電界効果トランジスタがゲート電極によって画定される
ソース領域およびドレイン領域を有しており、ゲート電
極に駆動電圧を与えない状態でもソース領域、ドレイン
領域間が導通する電界効果トランジスタにおいては、ゲ
ート電極を跨ぐ導体によってソース領域とドレイン領域
の間が短絡される構成を採用した。
電極に駆動電圧を与えない状態でもソース・ドレイン領
域間が導通する電界効果トランジスタと、ゲート電極に
駆動電圧を与えない状態ではソース・ドレイン領域間が
導通しない電界効果トランジスタの組合せによって情報
を記憶する読み出し専用半導体記憶装置にあっては、各
電界効果トランジスタがゲート電極によって画定される
ソース領域およびドレイン領域を有しており、ゲート電
極に駆動電圧を与えない状態でもソース領域、ドレイン
領域間が導通する電界効果トランジスタにおいては、ゲ
ート電極を跨ぐ導体によってソース領域とドレイン領域
の間が短絡される構成を採用した。
【００１５】
【作用】図１（Ａ）〜（Ｃ）は、本発明のＮＡＮＤ型Ｍ
ＡＳＫＲＯＭの構成説明図である。この図において、Ｂ
ｉ−１ 、Ｂｉ 、Ｂｉ＋１ 、Ｂｉ＋２ 、Ｂｉ＋３
はビット線、Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋２ 、Ｗｉ
＋３ はワード線、Ｃｉ 、Ｃｉ＋１ はコンタクトホ
ール、Ｄはソース・ドレイン拡散領域、Ｉは層間絶縁膜
、Ｌはカバー層、Ｓはシリコン基板、Ｙはソースドレイ
ン間を短絡する導電体、ＧＮＤは接地電位である。
ＡＳＫＲＯＭの構成説明図である。この図において、Ｂ
ｉ−１ 、Ｂｉ 、Ｂｉ＋１ 、Ｂｉ＋２ 、Ｂｉ＋３
はビット線、Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋２ 、Ｗｉ
＋３ はワード線、Ｃｉ 、Ｃｉ＋１ はコンタクトホ
ール、Ｄはソース・ドレイン拡散領域、Ｉは層間絶縁膜
、Ｌはカバー層、Ｓはシリコン基板、Ｙはソースドレイ
ン間を短絡する導電体、ＧＮＤは接地電位である。
【００１６】このＮＡＮＤ型ＭＡＳＫＲＯＭにおいては
、（Ｂｉ −Ｗｉ＋２ ）のセルが、ゲート電極に駆動
電圧を印加しないときでも導通するように、そのソース
領域とドレイン領域の間が導電体Ｙによって短絡されて
いる。
、（Ｂｉ −Ｗｉ＋２ ）のセルが、ゲート電極に駆動
電圧を印加しないときでも導通するように、そのソース
領域とドレイン領域の間が導電体Ｙによって短絡されて
いる。
【００１７】この図１（Ａ）に示されたＭＡＳＫＲＯＭ
のデータを読み取る場合は、各セルを順次選択してその
ビット線Ｂｘ にＨｉｇｈ、ワード線Ｗｘ にＬｏｗの
電圧を印加していく。Ｂｉ をＨｉｇｈにし、Ｗｉ＋２
をＬｏｗにして（Ｂｉ −Ｗｉ＋２ ）のセルを選択
すると、このセルは導通するためビット線Ｂｉ の電位
が下がる。Ｂｘ （他のビット線）をＨｉｇｈにし、Ｗ
ｘ （他のワード線）をＬｏｗにして他のエンハンスト
ランジスタを選択すると、そのセルは導通しないためそ
のビット線の電位は変わらない。このように、ビット線
の電位変化によってデータを読み出すことができる。
のデータを読み取る場合は、各セルを順次選択してその
ビット線Ｂｘ にＨｉｇｈ、ワード線Ｗｘ にＬｏｗの
電圧を印加していく。Ｂｉ をＨｉｇｈにし、Ｗｉ＋２
をＬｏｗにして（Ｂｉ −Ｗｉ＋２ ）のセルを選択
すると、このセルは導通するためビット線Ｂｉ の電位
が下がる。Ｂｘ （他のビット線）をＨｉｇｈにし、Ｗ
ｘ （他のワード線）をＬｏｗにして他のエンハンスト
ランジスタを選択すると、そのセルは導通しないためそ
のビット線の電位は変わらない。このように、ビット線
の電位変化によってデータを読み出すことができる。
【００１８】図１（Ｂ）には、このＭＡＳＫＲＯＭのビ
ット線Ｂｉ に沿うセルの断面構造が示され、図５（Ｃ
）にはその平面構造が示されている。これらの図に示さ
れているように、このＭＡＳＫＲＯＭにおいては、シリ
コン基板Ｓ上に、ゲート酸化膜を形成し、ポリシリコン
のワード線（ゲート電極）Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋
２ 、Ｗｉ＋３ ・・・を形成し、ワード線に絶縁膜を
形成し、このワード線をマスクとして、ソース・ドレイ
ン領域Ｄを形成し、その後、ゲート電極に駆動電圧を印
加しない場合でも導通すべきセルのソース領域とドレイ
ン領域の間を、絶縁膜を介してワード線（ゲート電極）
を跨いで形成された導電体Ｙによって短絡され、層間絶
縁膜Ｉを形成し、コンタクトホールＣｉ 、Ｃｉ＋１
・・・を設け、このコンタクトホールを通してビット線
Ｂｉ 、Ｂｉ＋１ 、Ｂｉ＋２ 、Ｂｉ＋３ ・・・を
形成し、カバー層Ｌが形成されている。上記のように、
本発明のＭＡＳＫＲＯＭにおいては、ワード線（ゲート
電極）Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋２ 、Ｗｉ＋３ ・
・・を形成した後にデータの書き込みが行われる。
ット線Ｂｉ に沿うセルの断面構造が示され、図５（Ｃ
）にはその平面構造が示されている。これらの図に示さ
れているように、このＭＡＳＫＲＯＭにおいては、シリ
コン基板Ｓ上に、ゲート酸化膜を形成し、ポリシリコン
のワード線（ゲート電極）Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋
２ 、Ｗｉ＋３ ・・・を形成し、ワード線に絶縁膜を
形成し、このワード線をマスクとして、ソース・ドレイ
ン領域Ｄを形成し、その後、ゲート電極に駆動電圧を印
加しない場合でも導通すべきセルのソース領域とドレイ
ン領域の間を、絶縁膜を介してワード線（ゲート電極）
を跨いで形成された導電体Ｙによって短絡され、層間絶
縁膜Ｉを形成し、コンタクトホールＣｉ 、Ｃｉ＋１
・・・を設け、このコンタクトホールを通してビット線
Ｂｉ 、Ｂｉ＋１ 、Ｂｉ＋２ 、Ｂｉ＋３ ・・・を
形成し、カバー層Ｌが形成されている。上記のように、
本発明のＭＡＳＫＲＯＭにおいては、ワード線（ゲート
電極）Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋２ 、Ｗｉ＋３ ・
・・を形成した後にデータの書き込みが行われる。
【００１９】
【実施例】以下、本発明の実施例にかかるＭＡＳＫＲＯ
Ｍの製造方法を図面に沿って説明する。
Ｍの製造方法を図面に沿って説明する。
【００２０】（第１実施例）図２（Ａ）〜（Ｄ）、図３
（Ｅ）、（Ｆ）は、本発明の第１実施例の製造工程説明
図である。この図において、１はシリコン基板、２はゲ
ート酸化膜、３はポリシリコン層またはシリサイド層、
４は酸化膜、５は細条状の酸化膜、６はワード線、７は
ソース・ドレイン拡散層、８はサイドウォール、９は低
抵抗層、１０は層間絶縁膜、１１はコンタクトホール、
１２はＡｌ配線、１３はカバー層である。
（Ｅ）、（Ｆ）は、本発明の第１実施例の製造工程説明
図である。この図において、１はシリコン基板、２はゲ
ート酸化膜、３はポリシリコン層またはシリサイド層、
４は酸化膜、５は細条状の酸化膜、６はワード線、７は
ソース・ドレイン拡散層、８はサイドウォール、９は低
抵抗層、１０は層間絶縁膜、１１はコンタクトホール、
１２はＡｌ配線、１３はカバー層である。
【００２１】この製造方法を説明する。
１．（図２（Ａ）参照）シリコン基板１に、必要に応じ
てウェルを形成し（図示せず）、畝状のフィールド酸化
膜（Ｆｏｘ）を形成して隣接素子列間を分離し、このフ
ィールド酸化膜の下にチャネルカットを形成する（図示
せず）。その後、上表面にゲート酸化膜（Ｇｏｘ）２を
形成し、その上にポリシリコン層またはシリサイド層３
、さらにその上に酸化膜４を形成する。
てウェルを形成し（図示せず）、畝状のフィールド酸化
膜（Ｆｏｘ）を形成して隣接素子列間を分離し、このフ
ィールド酸化膜の下にチャネルカットを形成する（図示
せず）。その後、上表面にゲート酸化膜（Ｇｏｘ）２を
形成し、その上にポリシリコン層またはシリサイド層３
、さらにその上に酸化膜４を形成する。
【００２２】２．（図２（Ｂ）参照）フォトリソグラフ
ィー技術を用いて、酸化膜４をパターニングして、複数
の細条状の酸化膜５を形成し、この酸化膜４をマスクと
してポリシリコン層３を選択的にエッチング除去して、
各セルのゲート電極を連続的に接続したワード線６を形
成する。なお、ワード線３がシリサイドである場合は、
その側面を酸化して保護層を形成する。この細条状の酸
化膜５とワード線６をマスクとして、ソース・ドレイン
拡散層７を形成する。
ィー技術を用いて、酸化膜４をパターニングして、複数
の細条状の酸化膜５を形成し、この酸化膜４をマスクと
してポリシリコン層３を選択的にエッチング除去して、
各セルのゲート電極を連続的に接続したワード線６を形
成する。なお、ワード線３がシリサイドである場合は、
その側面を酸化して保護層を形成する。この細条状の酸
化膜５とワード線６をマスクとして、ソース・ドレイン
拡散層７を形成する。
【００２３】３．（図２（Ｃ）参照）全体の表面にＣＶ
Ｄ法によって厚い酸化膜を形成し、異方性エッチングし
てサイドウォール８を形成する。
Ｄ法によって厚い酸化膜を形成し、異方性エッチングし
てサイドウォール８を形成する。
【００２４】４．（図２（Ｄ）参照）上面全体にＣＶＤ
法によってポリシリコン層９を形成し、この層にＡｓ等
のｐ型不純物をイオン注入によって４×１０１５ｃｍ−
２程度の高濃度に導入して低抵抗化する。この場合、不
純物を導入する方法として熱拡散を採用することもでき
る。 また、この低抵抗層として、上記のポリシリコン層の他
シリサイド層、Ａｌ層等を用いることもできる。
法によってポリシリコン層９を形成し、この層にＡｓ等
のｐ型不純物をイオン注入によって４×１０１５ｃｍ−
２程度の高濃度に導入して低抵抗化する。この場合、不
純物を導入する方法として熱拡散を採用することもでき
る。 また、この低抵抗層として、上記のポリシリコン層の他
シリサイド層、Ａｌ層等を用いることもできる。
【００２５】５．（図３（Ｅ）参照）上記の低抵抗層９
の、ソース領域とドレイン領域の間を導通すべきセルの
ソース領域とドレイン領域近傍の部分を残し、他の部分
を除去する。その上に、ＳｉＯ２ あるいはＰＳＧの層
間絶縁膜１０を形成する。
の、ソース領域とドレイン領域の間を導通すべきセルの
ソース領域とドレイン領域近傍の部分を残し、他の部分
を除去する。その上に、ＳｉＯ２ あるいはＰＳＧの層
間絶縁膜１０を形成する。
【００２６】６．（図３（Ｆ）参照）層間絶縁膜１０に
コンタクトホール１１を設け、このコンタクトホール１
１を通してＡｌ配線１２を形成する。その後、全体を保
護するため、ＰＳＧ、Ｓｉ３ Ｎ４ 等のカバー層１３
を形成する。
コンタクトホール１１を設け、このコンタクトホール１
１を通してＡｌ配線１２を形成する。その後、全体を保
護するため、ＰＳＧ、Ｓｉ３ Ｎ４ 等のカバー層１３
を形成する。
【００２７】（第２実施例）図４は、本発明の第２実施
例の製造工程説明図である。この図において、１４がノ
ンドープのポリシリコン層、１５がレジスト層、１６が
開口、１７が低抵抗ポリシリコン層である他は図２、図
３において使用したものと同様である。
例の製造工程説明図である。この図において、１４がノ
ンドープのポリシリコン層、１５がレジスト層、１６が
開口、１７が低抵抗ポリシリコン層である他は図２、図
３において使用したものと同様である。
【００２８】第２実施例は、第１実施例と、その（Ａ）
〜（Ｂ）の工程においては異なるところはないが、その
（Ｄ）の工程において、高抵抗のノンドープのポリシリ
コン層１４を形成する点が異なっている。そして、それ
に続いて、レジスト層１５を形成し、ゲート電極に駆動
電圧を印加しないときでもソース領域とドレイン領域の
間が導通すべきセルの、ソース領域とドレイン領域近傍
にかけて開口１６を設け、この開口１６を通してＡｓ＋
（またはＰ）を高ドーズ（≧５×１０１５ｃｍ−２）
でイオン注入して開口１６内に露出するポリシリコン層
１７を低抵抗化する。この場合、ポリシリコン層をエッ
チングしないから表面を平坦化でき、後の配線工程等に
おいて断切れ防止に有効である。
〜（Ｂ）の工程においては異なるところはないが、その
（Ｄ）の工程において、高抵抗のノンドープのポリシリ
コン層１４を形成する点が異なっている。そして、それ
に続いて、レジスト層１５を形成し、ゲート電極に駆動
電圧を印加しないときでもソース領域とドレイン領域の
間が導通すべきセルの、ソース領域とドレイン領域近傍
にかけて開口１６を設け、この開口１６を通してＡｓ＋
（またはＰ）を高ドーズ（≧５×１０１５ｃｍ−２）
でイオン注入して開口１６内に露出するポリシリコン層
１７を低抵抗化する。この場合、ポリシリコン層をエッ
チングしないから表面を平坦化でき、後の配線工程等に
おいて断切れ防止に有効である。
【００２９】本発明によると、Ｗｏｒｄ線を形成した後
に、不純物をイオン注入してデータを書き込むことがで
き、この後の工程数を低減することができる。また、ソ
ース領域とドレイン領域の間を短絡する低抵抗層９を両
側に隣接するエンハンストランジスタのゲート電極にか
けて形成することができるから、製造上の余裕ができ、
また、微細加工を必要としない。
に、不純物をイオン注入してデータを書き込むことがで
き、この後の工程数を低減することができる。また、ソ
ース領域とドレイン領域の間を短絡する低抵抗層９を両
側に隣接するエンハンストランジスタのゲート電極にか
けて形成することができるから、製造上の余裕ができ、
また、微細加工を必要としない。
【００３０】本発明の実施例における、構成の数値を例
示すると、下記のとおりである。 ゲート酸化膜（Ｇｏｘ） １００〜４００Å Ｗｏｒｄ線 ポリシリコン、ポリシリコン＋シリサ
イド３０００〜４０００Å Ｗｏｒｄ線上の酸化膜 １０００〜２０００Å Ｗｏｒｄ線
低抵抗化イオン注入 Ｐ＋ ｏｒＡｓ＋ ４×１０１５〜１
×１０１６ａｔｏｍ／ｃｍ２ 短絡用配線 ポリシリコン１０００〜４０００Å
その低抵抗化イオン注入 Ａｓ＋ ｏｒＰ＋ ４×１０１５〜１
×１０１６ａｔｏｍ／ｃｍ２ 層間絶縁膜 ３０００〜１００００Å Ａｌ配線 ０．５〜１．０μｍ
示すると、下記のとおりである。 ゲート酸化膜（Ｇｏｘ） １００〜４００Å Ｗｏｒｄ線 ポリシリコン、ポリシリコン＋シリサ
イド３０００〜４０００Å Ｗｏｒｄ線上の酸化膜 １０００〜２０００Å Ｗｏｒｄ線
低抵抗化イオン注入 Ｐ＋ ｏｒＡｓ＋ ４×１０１５〜１
×１０１６ａｔｏｍ／ｃｍ２ 短絡用配線 ポリシリコン１０００〜４０００Å
その低抵抗化イオン注入 Ａｓ＋ ｏｒＰ＋ ４×１０１５〜１
×１０１６ａｔｏｍ／ｃｍ２ 層間絶縁膜 ３０００〜１００００Å Ａｌ配線 ０．５〜１．０μｍ
【００３１】
【発明の効果】以上説明したように、本発明の利点はデ
ータ書き込み工程が従来の工程より後段になって、受注
後の工程数が少なくなる。プログラミング最小面積が、
図１と図５を比較すると明らかなように、本発明の方が
大きくでき、デバイスが微細化しても、加工が容易であ
る。データ書き込み工程が後段になるため、塵に強く歩
留りが向上する。また、従来、書き込み工程数の少なく
する工程として、層間絶縁膜を通して電界効果トランジ
スタのデプレッション化のためのイオン注入を行う方法
があり、その場合、Ｆｏｘ下部にイオン注入されてリー
クを生じるおそれがあったが、本発明によるとそのよう
なリークのおそれがない。
ータ書き込み工程が従来の工程より後段になって、受注
後の工程数が少なくなる。プログラミング最小面積が、
図１と図５を比較すると明らかなように、本発明の方が
大きくでき、デバイスが微細化しても、加工が容易であ
る。データ書き込み工程が後段になるため、塵に強く歩
留りが向上する。また、従来、書き込み工程数の少なく
する工程として、層間絶縁膜を通して電界効果トランジ
スタのデプレッション化のためのイオン注入を行う方法
があり、その場合、Ｆｏｘ下部にイオン注入されてリー
クを生じるおそれがあったが、本発明によるとそのよう
なリークのおそれがない。
【図１】（Ａ）〜（Ｃ）は、本発明のＮＡＮＤ型ＭＡＳ
ＫＲＯＭの構成説明図である。
ＫＲＯＭの構成説明図である。
【図２】（Ａ）〜（Ｄ）は、本発明の第１実施例の製造
工程説明図（１）である。
工程説明図（１）である。
【図３】（Ｅ）、（Ｆ）は、本発明の第１実施例の製造
工程説明図（２）である。
工程説明図（２）である。
【図４】本発明の第２実施例の製造工程説明である。
【図５】（Ａ）〜（Ｃ）は、従来の代表的なＮＡＮＤ型
ＭＡＳＫＲＯＭの構成説明図である。
ＭＡＳＫＲＯＭの構成説明図である。
【図６】（Ａ）〜（Ｃ）は、従来の代表的なＮＡＮＤ型
ＭＡＳＫＲＯＭの一例の製造工程説明図である。
ＭＡＳＫＲＯＭの一例の製造工程説明図である。
Ｂｉ−１ 、Ｂｉ 、Ｂｉ＋１ 、Ｂｉ＋２ 、Ｂｉ＋
３ ビット線Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋２ 、Ｗ
ｉ＋３ ワード線Ｃｉ 、Ｃｉ＋１ コンタク
トホールＤ ソース・ドレイン拡散領域 Ｉ 層間絶縁膜 Ｌ カバー層 Ｓ シリコン基板 Ｙ 導電体 ＧＮＤ 接地電位
３ ビット線Ｗｉ 、Ｗｉ＋１ 、Ｗｉ＋２ 、Ｗ
ｉ＋３ ワード線Ｃｉ 、Ｃｉ＋１ コンタク
トホールＤ ソース・ドレイン拡散領域 Ｉ 層間絶縁膜 Ｌ カバー層 Ｓ シリコン基板 Ｙ 導電体 ＧＮＤ 接地電位
Claims (4)
- 【請求項１】 ゲート電極に駆動電圧を与えない状態
でもソース領域、ドレイン領域間が導通する電界効果ト
ランジスタと、ゲート電極に駆動電圧を与えない状態で
はソース領域、ドレイン領域間が導通しない電界効果ト
ランジスタの組合せによって情報を記憶する読み出し専
用半導体記憶装置であって、各電界効果トランジスタが
ゲート電極によって画定されるソース領域およびドレイ
ン領域を有しており、ゲート電極に駆動電圧を与えない
状態でもソース領域、ドレイン領域間が導通する電界効
果トランジスタにおいては、ゲート電極を跨ぐ導体によ
ってソース領域とドレイン領域の間が短絡されているこ
とを特徴とする読み出し専用半導体記憶装置。 - 【請求項２】 ゲート電極に駆動電圧を与えない状態
でもソース領域、ドレイン領域間が導通する電界効果ト
ランジスタと、ゲート電極に駆動電圧を与えない状態で
はソース領域、ドレイン領域間が導通しない電界効果ト
ランジスタの組合せによって情報を記憶する読み出し専
用半導体記憶装置の製造方法であって、各電界効果トラ
ンジスタ形成領域にゲート電極を形成する工程と、この
ゲート電極を覆って絶縁膜を形成する工程と、ゲート電
極に駆動電圧を与えない状態でもソース領域、ドレイン
領域間が導通すべき電界効果トランジスタのゲート電極
によって画定されるソース領域およびドレイン領域の絶
縁膜を除去して開口を形成する工程と、そのゲート電極
を跨ぎこの絶縁膜の開口を通してソース領域とドレイン
領域の間を短絡する導体を形成する工程を含むことを特
徴とする読み出し専用半導体記憶装置の製造方法。 - 【請求項３】 ゲート電極に駆動電圧を与えない状態
でもソース領域、ドレイン領域間が導通する電界効果ト
ランジスタと、ゲート電極に駆動電圧を与えない状態で
はソース領域、ドレイン領域間が導通しない電界効果ト
ランジスタの組合せによって情報を記憶する読み出し専
用半導体記憶装置の製造方法であって、各電界効果トラ
ンジスタ形成領域にゲート電極を形成する工程と、この
ゲート電極を覆って絶縁膜を形成する工程と、各電界効
果トランジスタのゲート電極によって画定されるソース
領域およびドレイン領域の絶縁膜を除去して開口を形成
する工程と、各電界効果トランジスタのゲート電極を跨
ぎこの絶縁膜の開口を通してソース領域とドレイン領域
の間を短絡する配線層を形成する工程と、ゲート電極に
駆動電圧を与えない状態ではソース・ドレイン領域間が
非導通となるべき電界効果トランジスタの前記短絡配線
層をパターニング技術によって除去する工程を含むこと
を特徴とする読み出し専用半導体記憶装置の製造方法。 - 【請求項４】 ゲート電極に駆動電圧を与えない状態
でもソース領域、ドレイン領域間が導通する電界効果ト
ランジスタと、ゲート電極に駆動電圧を与えない状態で
はソース領域、ドレイン領域間が導通しない電界効果ト
ランジスタの組合せによって情報を記憶する読み出し専
用半導体記憶装置の製造方法であって、各トランジスタ
形成領域にゲート電極を形成する工程と、このゲート電
極を覆って絶縁膜を形成する工程と、各電界効果トラン
ジスタのゲート電極によって画定されるソース領域およ
びドレイン領域の絶縁膜を除去して開口を形成する工程
と、各電界効果トランジスタのゲート電極を跨ぎこの絶
縁膜の開口を通してソース領域とドレイン領域の間に延
在する高抵抗材料層を形成する工程と、ゲート電極に駆
動電圧を与えない状態でもソース・ドレイン領域間が導
通となるべき電界効果トランジスタ部分の前記高抵抗材
料層を低抵抗化してソース領域とドレイン領域の間を短
絡する工程を含むことを特徴とする読み出し専用半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037846A JPH04257259A (ja) | 1991-02-08 | 1991-02-08 | 読み出し専用半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037846A JPH04257259A (ja) | 1991-02-08 | 1991-02-08 | 読み出し専用半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257259A true JPH04257259A (ja) | 1992-09-11 |
Family
ID=12508903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3037846A Withdrawn JPH04257259A (ja) | 1991-02-08 | 1991-02-08 | 読み出し専用半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257259A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE37179E1 (en) * | 1993-12-03 | 2001-05-15 | Jsr Corporation | Radiation sensitive resin composition |
| KR100683852B1 (ko) * | 2004-07-02 | 2007-02-15 | 삼성전자주식회사 | 반도체 소자의 마스크롬 소자 및 그 형성 방법 |
-
1991
- 1991-02-08 JP JP3037846A patent/JPH04257259A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE37179E1 (en) * | 1993-12-03 | 2001-05-15 | Jsr Corporation | Radiation sensitive resin composition |
| KR100683852B1 (ko) * | 2004-07-02 | 2007-02-15 | 삼성전자주식회사 | 반도체 소자의 마스크롬 소자 및 그 형성 방법 |
| US7541653B2 (en) | 2004-07-02 | 2009-06-02 | Samsung Electronics Co., Ltd. | Mask ROM devices of semiconductor devices and method of forming the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |