KR100304753B1 - 개선된평탄한표면을가진반도체장치및그제조방법 - Google Patents
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Abstract
반도체 기판은 소자 형성 영역과 이 소자 형성 영역을 둘러싸고 있는 스크라이브 라인 영역을 가지고 있다. 금속 배선층이 상기 소자 형성 영역의 전체 주변상의 복수의 층간 절연막의 단부를 덮기 위해 형성되고, 상기 소자 형성 영역의 코너에 절단부를 포함하고 있다. 다음에, SOG 막이 회전 도포에 의해 상기 기판의 전체 표면상에 형성되며, 이때 상기 SOG 막의 재료가 상기 절단부를 통해 상기 스크라이브 라인 영역쪽으로 유출되어, SOG 퍼들이 상기 소자 형성 영역의 코너에 형성되는 것이 방지된다.
Description
본 발명은 동적 RAM과 같은 반도체 장치의 구조 및 제조 방법에 관한 것이다.
최근에는 반도체 장치에 관한 평탄한 표면을 제조하기 위해서 SOG(SPIN on GLASS) 막을 이용한다. 상기 SOG 막은 회전하고 있는 반도체 웨이퍼의 표면상에 SOG 재료를 도입하고, 상기 반도체 웨이퍼의 중앙에서부터 주변으로 상기 SOG 재료를 제공함으로써 형성된다. 또한, 집적도 때문에, 다층의 층간 절연막 구조가 사용된다. 이러한 구조에서는 금속 배선층이 상기 다층 절연막의 에지가 서로 박리되는 것을 방지하는데 이용된다. 상기 SOG 막과 금속 배선층을 사용하는 이와 같은 장치에 대해 도 4a 내지 도 4h를 참조하여 이하에서 설명한다.
도 4a 내지 도 4h는 관련 기술의 반도체 장치의 제조 공정을 설명하기 위한 단면도이다. 도 4a에 도시된 바와 같이, 필드 산화막(2)이 예컨대 선택적 산화(LOCOS : Local Oxidation of Silicon)에 의해 기판(1)의 표면상에 소자 형성 영역을 생성하기 위해 칩 영역(13)에 형성된다. 스크라이브 라인(scribe line) 영역(12)은 반도체 웨이퍼를 별개의 칩으로 절단(dicing)하는데 필요한 절단 영역이다.
상기 필드 산화막(2)이 형성된 후, 도 4b 내지 도 4d에 도시된 바와 같이, 층간 절연막(3 내지 5)이 상기 필드 산화막(2)이 형성된 상기 기판(1)의 전체를 덮기 위해 예컨대 CVD 법에 의해 형성된다. 여기서는 생략되었지만, 배선층과 소자막이 각각의 층간 절연막들 사이에 형성된다. 이후에, 도 4e에 도시된 바와 같이, 레지스트가 전체 표면에 도포되고, 레지스트 패턴(6)을 형성하기 위해 노출 및 현상된다. 다음에, 개구부(7)와 패터닝된 층간 절연막(3' 내지 5')을 형성하기 위해 상기 레지스트 패턴(6)을 마스크로 사용하여 각각의 상기 층간 절연막(3 내지 5)이 에칭된다.
상기 개구부(7)가 형성되고 상기 레지스트 패턴(6)이 제거된 후에, 도 4f에 도시된 바와 같이, 금속 재료, 예컨대 알루미늄(Al)이 예컨대 스퍼터링법에 의해 전체 표면상에 증착되고, 금속 배선층(8)이 형성되도록 RIE(Reactive Ion Etching)에 의해 선택적으로 에칭된다. 상기 금속 배선층(8)은 각각의 층간 절연막(3' 내지 5')의 단부의 박리를 방지하기 위해 형성된다. 이후에, 도 4g에 도시된 바와 같이, 상기 전체 표면을 덮기 위해 절연막(9), 예컨대 산화막이 예컨대 CVD 법에 의해 형성된다.
상기 절연막(9)이 형성된 후에, 도 4h에 도시된 바와 같이, SOG(SPIN on GLASS) 막(10)이 회전 도포법에 의해 전체 표면상에 형성된다. 도면에서, 화살표(Z)는 예컨대 상기 SOG 막이 이산화 규소를 도포함으로써 형성될 때의 이산화 규소의 흐름을 나타낸다(이산화 규소의 이와 같은 흐름을 이하에서 SOG의 흐름이라고 함). 이후에, 상기 SOG 막과 산화막의 선택비를 이용하여, 드라이 에칭백(dry etch-back) 처리에 의해 표면 평탄화가 실행된다.
최근에는 집적도를 증가시키기 위해서 동적 RAM과 같은 반도체 장치에서는, 장치 소자가 이전에 장치 영역으로 사용되지 않은 칩 영역의 주변부상에 설치된다. 예컨대, 도 5a 및 도 b에 예시된 바와 같이, 관통 구멍(200)을 상기 주변부상에서 상기 층간 절연막(3 내지 5)에 형성한다. 결과적으로, 위에서 설명한 제조 방법에서는 다음과 같은 문제가 생기기 시작하였다.
상기 제조 방법에서는 상기 금속 배선층(8)이 상기 칩 영역의 전체 주변에서 상기 층간 절연막의 단부를 덮기 위해 형성된 후, 상기 SOG 막(10)이 회전 도포를 적용함으로써 형성된다. 이 경우에, 상기 금속 배선층이 형성된 주변부가 보다 높으므로, 스텝부(stepped portion)에 의해 SOG의 흐름이 차단된다. 따라서, 도 5a 및 도 5b에 도시된 바와 같이, 두꺼운 SOG가 상기 금속 배선층의 코너부 부근에 축적되며(이는 예컨대 SOG 막을 형성하기 위해 이산화 규소가 도포될 때, 두꺼운 이산화 규소가 축적됨을 의미함), 따라서 SOG 퍼들(puddle)(100)이 형성된다. 상기 SOG 퍼들(100)이 형성되면, 이 SOG 퍼들(100)이 완전히 에칭백되지 않고 표면 평탄화시 잔류하게 되므로, 평탄화가 손상될 수 있다. 또한, 상기 SOG 퍼들(100)이 완전히 에칭백될 수 없고 일부 범프(bump)가 잔류하게 되면, 이 부분의 바로 아래의 배선층의 접촉부를 제조하는 경우에, 접촉 구멍(200)을 형성하는 관통 구멍이 완전히 개방될 수 없고, 상기 접촉부가 상기 배선층에 적절히 제조될 수 없다.
본 발명의 목적은 칩 에지상의 다층의 층간 절연막의 에지가 박리되는 것을 방지하는데 사용되는 금속 배선층의 코너부의 부근에 SOG가 두껍게 축적되는 것을 방지할 수 있는 반도체 장치 및 반도체 장치 제조 방법을 제공하는데 있다.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 장치를 보인 도면으로서, 도 1a는 반도체 장치의 코너부 부근의 평면도, 도 1b는 도 1a의 A-A'를 따라 취해진 단면도, 도 1c는 도 1a의 B-B'를 따라 취해진 단면도.
도 2는 본 발명의 제 2 실시예에 따른 반도체 장치의 코너부 부근의 평면도.
도 3a 내지 도 3i는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 공정을 보인 각각의 단면도.
도 4a 내지 도 4h는 관련 기술에 따른 반도체 장치의 제조 공정을 보인 각각의 단면도.
도 5a 및 도 5b는 관련 기술의 반도체 장치의 문제점을 설명하기 위한 도면으로서, 도 5a는 관련 기술의 반도체 장치의 코너부 부근의 평면도, 도 5b는 도 5a의 A-A'을 따라 취해진 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 필드 산화막
7 : 개구부 8 : 금속 배선층
9 : 절연막 10 : SOG 막
본 발명의 반도체 장치는 반도체 기판; 이 반도체 기판상에 형성된 층간 절연막; 및 상기 반도체 기판의 소자 형성 영역의 주변상에서 상기 층간 절연막의 단부를 덮을 수 있도록 형성된 금속 배선층으로서, 상기 소자 형성 영역의 코너의 부근에 형성된 적어도 하나의 절단부를 가진 금속 배선층을 구비하고 있다.
본 발명의 반도체 장치는 소자 형성 영역의 코너의 부근에 위치된 적어도 하나의 오목부를 가지고 있는 반도체 기판; 이 반도체 기판의 상기 소자 형성 영역상에 형성된 제 1 층간 절연막; 상기 소자 형성 영역상의 상기 제 1 층간 절연막에서부터 상기 오목부에 의해 노출된 상기 반도체 기판까지를 덮을 수 있도록 형성된 제 2 층간 절연막; 및 상기 제 2 층간 절연막의 단부를 덮는 금속 배선층으로서, 상기 오목부에서 상기 제 2 금속 배선층상에 형성된 단부를 가지고 있는 금속 배선층을 구비하고 있다.
본 발명의 반도체 장치 제조 방법은 반도체 기판상에 적어도 하나의 층간 절연막을 형성하는 공정으로서, 상기 반도체 기판의 소자 형성 영역의 부근에 단부를 가지고 있는 상기 층간 절연막을 형성하는 공정; 상기 층간 절연막의 단부를 덮기 위해 금속 배선층을 형성하는 공정으로서, 상기 소자 형성 영역의 코너의 부근에 적어도 하나의 절단부를 가지고 있는 금속 배선층을 형성하는 공정; 및 상기 절연막의 재료가 상기 절단부를 통해 유출되도록 상기 반도체 기판의 표면상에 절연막을 회전 도포에 의해 형성하는 공정을 포함하고 있다.
본 발명의 반도체 장치 제조 방법은 반도체 기판의 표면의 소자 형성 영역에 필드 절연막을 형성하는 공정; 상기 필드 절연막상에 제 1 층간 절연막을 형성하는 공정; 상기 필드 절연막상에 제 1 층간 절연막을 형성하는 공정; 스크라이브 라인 영역과 소자 형성 영역의 경계의 부근에서 제 1 층간 절연막과 제 1 층간 절연막을 제거하여, 상기 스크라이브 라인 영역과 상기 소자 형성 영역의 경계의 부근에 공동을 형성하는 공정; 상기 소자 형성 영역에서부터 상기 공동에 의해 노출된 반도체 기판의 표면까지를 덮기 위해 제 2 층간 절연막을 형성하는 공정; 상기 층간 절연막의 단부를 덮기 위해 금속 배선층을 형성하는 공정으로서, 상기 공동에 의해 노출된 반도체 기판의 표면상에 형성된 제 2 층간 절연막상에 있는 단부를 가지고 있는 상기 금속 배선층을 형성하는 공정; 및 상기 제 2 층간 절연막과 상기 금속 배선층상에 절연막을 형성하는 공정을 포함하고 있다.
금속 배선층의 코너부에 절단부를 구비하고 있는 본 발명에서는, 예컨대 SOG 막이 절연막으로서 회전 도포될 때, 상기 SOG가 상기 절단부를 통해 상기 스크라이브 라인 영역으로 유출된다. 따라서, 상기 SOG가 상기 금속 배선층의 코너부의 부근에 과도하게 축적되지 않는다.
오목부가 상기 반도체 소자 형성 영역의 코너 주변에 형성되어 있고, 금속 배선층이 상기 오목부에서 상기 층간 절연막상에 형성된 단부를 가지고 있는 본 발명에서, 상기 금속 배선층의 스텝부가 상기 오목부에 의해 줄어들므로, 예컨대 상기 SOG 막이 회전 도포에 의해 형성될 때, 상기 SOG가 상기 스크라이브 라인 영역으로 유출될 수 있게 된다. 따라서, 상기 금속 배선층의 스텝부에 의해 상기 SOG가 차단되는 현상이 제거될 수 있다.
본 발명의 상기 목적 및 기타 다른 목적, 이점 및 특징은 첨부 도면과 관련하여 행해진 이하의 설명으로부터 보다 명백해진다.
도 1a 내지 도 1c에는 본 발명의 제1실시예의 반도체 장치가 예시되어 있다. 이 반도체 장치의 기본적인 제조 공정은 도 4a 내지 도 4i에 도시된 제조 공정과 동일하지만, 금속 배선층(8)이 층간 절연막(3 내지 5)의 단부가 박리되는 것을 방지하기 위해 형성될 때, 절단부(14a,14b)가 도 1a에 도시된 바와 같이 상기 금속 배선층(8)의 코너부의 부근에 형성된다. 상기 절단부(14a,14b)는 금속 재료, 예컨대 알루미늄(Al)이 예컨대 스퍼터링법에 의해 전체 표면상에 증착될 수 있도록 형성되며, 상기 금속 배선층(8)을 형성하기 위해 상기 알루미늄이 RIE에 의해 선택적으로 에칭될 때, 상기 절단부(14a,14b)가 되는 장소들도 동시에 에칭된다.
위에서 언급한 바와 같이, 상기 절단부(14a,14b)가 상기 금속 배선층(8)의 코너부의 부근에 형성된 후, SOG가 회전 도포에 의해 도포된다. 상기 회전 도포시, 상기 SOG는 상기 절단부(14a,14b)를 통해 상기 스크라이브 라인 영역(12)쪽으로 유출된다. 상기 절단부(14a,14b)는 상기 SOG 막(10)을 효율적으로 평탄화하기 위해 상기 절단부(14a,14b)를 통해 상기 SOG 막의 재료를 유출시키기에 충분한 크기를 가지고 있다. 상기 절단부(14a,14b)는 상기 금속 배선층(8)의 코너부의 부근에서 SOG의 과도한 축적을 제거할 수 있도록 해 준다. 결과적으로, 상기 절단부(14a,14b) 대신에, 평탄한 SOG 막(10)이 도 1b 및 도 1c에 도시된 바와 같이 형성된다. 이 실시예와 관련하여 상기 편평한 SOG 막이 형성될 수 있으므로, 상기 금속 배선층(8)의 코너부의 부근에 개방된 접촉 구멍(관통 구멍)을 적절히 형성하는데에는 어떠한 문제도 없다.
위에서 언급한 제조 공정에서는, 두 절단부가 상기 금속 배선 층(8)의 하나의 코너에 대해 형성되지만, 상기 SOG가 두껍게 축적되지 않도록 상기 스크라이브 라인 영역쪽으로 상기 SOG를 유출시킬 수 있는 한, 절단부의 개수에는 제한이 없다. 예컨대, 상기 절단부의 개수는 하나일 수도 있다. 한편, 상기 절단부는 단지 금속층에 있는 배출 구멍일 수 있다.
도 2에는 본 발명의 반도체 장치의 제2실시예가 도시되어 있다. 이 실시예에서는 절단부가 금속 배선층(8)의 코너에 직접 제공된다. 따라서, 상기 SOG는 상기 SOG 막이 보다 평탄해질 수 있도록 상기 스크라이브 라인 영역쪽으로 효율적으로 유출될 수 있다. 금속 재료, 예컨대, 알루미늄(Al)이 예컨대 스퍼터링법에 의해 상기 전체 표면상에 증착된 다음에, 상기 금속 배선층(8)을 형성하기 위해 RIE에 의해 선택적으로 에칭된다. 이때, 상기 금속 배선층(8)의 코너는 스크라이브 라인 영역쪽으로 상기 SOG를 유출시키기 위한 절단부(14')를 형성하기 위해 동시에 에칭된다.
도 3a 내지 도 3i에는 본 발명의 반도체 장치의 제3실시예가 도시되어 있다. 도 3a에 도시된 바와 같이, 소자 분리용의 필드 산화막(22)이 기판(21)의 표면의 칩 영역(33)에 선택적 산화(LOCOS)에 의해 형성된다. 스크라이브 라인 영역(32)은 상기 웨이퍼를 별개의 칩으로 절단하는데 필요한 절단 영역이다.
상기 필드 산화막(22)이 형성된 후에, 도 3b에 도시된 바와 같이, 층간 절연막(23)이 예컨대 CVD 법에 의해 상기 기판(21)의 전체 표면을 덮기 위해 형성된다. 다음에, 도 3c에 도시된 바와 같이, 레지스트가 상기 기판의 전체적인 표면에 도포되고, 레지스트 패턴(26)을 형성하기 위해 노출 및 현상된다. 상기 레지스트 패턴(26)을 마스크로 사용하여, 상기 층간 절연막(23)과 필드 산화막(22)이 상기 기판에 개구부(27)의 오목부(공동)를 형성하기 위해 그리고 패터닝된 층간 절연막(23')과 패터닝된 필드 산화막(22')을 형성하기 위해 에칭된다.
상기 레지스트 패턴(26)이 제거된 후, 도 3d에 도시된 바와 같이, 예컨대 텅스텐을 포함하고 있는 실리사이드층이 예컨대 스퍼터링법에 의해 증착되고, 이 층은 전도층(31)을 형성하기 위해 RIE에 의해 선택적으로 에칭되며, 따라서 상기 패터닝된 층간 절연막(23')과 상기 패터닝된 필드 산화막(22')의 단부가 덮인다. 상기 전도층(31)은 막(22',23')의 단부의 박리를 방지하는 기능을 수행한다. 이후에, 도 3e에 도시된 바와 같이, 층간 절연막(24,25)이 예컨대 CVD법에 의해 상기 기판의 전체 표면을 덮기 위해서 형성된다. 여기서는 생략되었지만, 배선층과 소자 전극이 각각의 층간 절연막(23 내지 25) 사이에 형성된다.
다음에, 도 3f에 도시된 바와 같이, 레지스트가 전체 표면에 도포되고, 레지스트 패턴(26')을 형성하기 위해 노출 및 현상된다. 상기 레지스트 패턴(26')을 마스크로 사용하여, 상기 각각의 층간 절연막(24,25)이 에칭됨으로써, 개구부(27')가 형성되고 패터닝된 층간 절연막(24',25')이 형성된다.
상기 레지스트 패턴(26')이 제거된 후에, 도 3g에 도시된 바와 같이, 금속 재료, 예컨대 알루미늄(Al)이 예컨대 스퍼터링법에 의해 상기 전체 표면상에 증착되고, 상기 RIE에 의해 선택적으로 에칭됨으로써, 각각의 패터닝된 층간 절연막(24',25')의 단부가 박리되는 것을 방지하기 위한 금속 배선층(28)이 형성된다. 이후에, 도 3h에 도시된 바와 같이, 예컨대 CVD 법에 의해 상기 기판의 전체 표면을 덮기 위한 절연막(29)이 형성된다.
다음에, 도 3i에 도시된 바와 같이, SOG 막(30)이 회전 도포법에 의해 전체 표면상에 형성된다. 도면에서 화살표 Z는 상기 회전 도포에 의한 SOG의 흐름을 나타낸다. 이후에, 표면 평탄화가 에칭백에 의해 실행된다. 다음에, 예컨대, 상기 칩 영역의 코너에 전도막(도시되지 않음)의 표면을 노출시키기 위한 접촉 구멍(40)이 형성되며, 상기 전도막은 소자 전극으로 사용된다. 이때, 상기 칩 영역의 코너를 제외한 칩 영역의 일부분, 예컨대 상기 칩 영역의 중앙부에 위치된 접촉 구멍이 상기 층(24')과 상기 층(25') 사이에 위치된 전도막의 표면을 노출시키기 위해 형성될 수 있고, 소자 전극으로서 사용된다. 즉, 두 접촉 구멍이 동일한 형성 조건에 의해 형성된다. 본 발명의 실시예 1 및 2와 관련하여, 위에서 언급한 접촉 구멍은 또한 상기 칩 영역의 코너부에 형성될 수 있으며, 따라서 상기 칩 영역의 중앙부에 형성된 접촉부와 실질적으로 동일한 깊이를 가지고 있는 접촉 구멍이 형성된다.
제 3 실시예와 관련하여, 이 실시예는 상기 기판(21)이 노출될 때까지 상기 필드 산화막(22)을 에칭함으로써 형성되고, 상기 층간 절연막(24',25')의 단부가 오목부 형성 장소에 근접하여 형성되는 구조를 가지고 있으므로, 상기 층간 절연막(24',25')의 단부에 형성된 상기 금속 배선층(28)의 스텝부가 상기 오목부에 의해 줄어들게 된다. 즉, 제 1 및 제 2 실시예와 비교해 볼 때, 상기 금속 배선층(28)의 에지부는 상기 막(22',23')상의 층간 절연막(24',25')상에 형성되지 않고, 상기 오목부에 의해 노출된 반도체 기판(21)의 표면상의 층간 절연막(24',25')상에 형성된다. 따라서, 상기 금속 배선층(28)의 에지의 상부 표면 높이와 상기 막(22)상에 형성된 층간 절연막(29)의 상부 표면 높이간의 차이는 상기 금속 배선층(28)의 에지에 의한 SOG의 유출 방지 없이 회전 도포에 의해 상기 SOG을 유출시키기에 충분할 정도로 작다.
또한, 제 3 실시예에서는, 상기 복수의 층간 절연막(23' 내지 25')중에서, 상기 최하층의 층간 절연막(23')의 단부가 상기 전도층(23')으로 덮이고, 상기 층간 절연막(24',25')의 단부는 상기 금속 배선층(28)으로 덮인다. 상기 금속 배선층(31,28)은 서로 중첩되지 않도록 형성된다. 복수의 층간 절연막의 단부가 하나의 금속 배선층으로 덮인 경우와 비교해 보면, 상기 금속 배선층의 스텝부는 상기 금속 배선층(28)의 스텝부가 상기 제거된 층간 절연막(23')에 의해 줄어들기 때문에 감소된다.
또한, 제 3 실시예에서 상기 전도층(31)의 막 두께는 상기 층(31)이 상기 층(22',23')만을 가지고 있기 때문에 얇게 만들 수 있다. 따라서, 상기 스텝부가 작아진다. 이에 따라, 상기 전도층(31)의 스텝부로 인한 SOG 퍼들이 생기지 않는다.
또한, 텅스텐 실리사이드막 또는 다결정 규소막과 같은 내열 재료가 전도층(31)으로 사용되는 경우에는, 평탄한 층간 절연막이 상기 SOG 대신에 BPSG 막에 의해 형성될 수 있다. 상기 BPSG 막은 상기 SOG 퍼들과 같은 퍼들을 생성하지 않는다. 즉, 상기 BPSG 막은 열 처리에 의해 평탄화된다. 이들 막중 하나의 막과 상기 칩 영역의 전도막 사이에 전기적으로 접속된 이러한 규소막 또는 다결정 규소막은 상기 BPSG 막이 사용되더라도 단락을 일으키지 않는다. 상기 금속 배선층(28)은 내화성 재료가 아닌 Al에 의해 제조되지만, 상기 금속 배선층(28)과 상기 칩 영역의 반도체 소자의 일부로서 사용된 전도막 사이에 단락 전기 접속을 형성하려는 성향은 상기 금속 배선층(28)이 상기 전도막으로부터 충분히 떨어져 있기 때문에 상기 BPSG 막이 사용되더라도 드물게 된다.
또한, 상기 전도층(31)이 상기 층간 절연막(23)과 상기 필드 산화막(22)의 단부를 덮기 위해 형성되어 있지만, 본 발명은 이에 한정되지 않는다. 예컨대, 상기 전도층은 상기 필드 산화막(22)의 단부 또는 복수의 층간 절연막의 단부를 덮도록 배열된다. 다른 변형 설계에 따라, 상기 필드 산화막을 에칭함으로써 형성된 오목부만을 가지고 있는 구조를 사용할 수도 있고, 이 경우에는 상기 전도층(31)이 제공되지 않는다.
제 3 실시예에서는, 상기 기판(21)이 노출될 때까지 상기 필드 절연막(22)을 에칭함으로써 형성된 오목부가 상기 층간 절연막의 단부에 상기 금속 배선층이 덮여 있는 기판의 표면상의 일부분의 전체 주변상에 형성될 수도 있고, 또는 상기 주변의 일부분에 형성될 수도 있다. 어떠한 경우에도, 위에서 설명한 효과가 얻어질 수 있다. 하지만, 제 1 및 제 2 실시예에 설명된 절단 형성 위치와 같이, 상기 오목부가 상기 주변의 일부분에 형성되는 경우에는, 상기 금속 배선층의 코너부에 제공하는 것이 바람직하다.
절단부가 금속 배선층의 코너부에 제공되는 본 발명에서, SOG 막이 회전 도포되는 경우에는, 상기 SOG는 상기 절단부를 통해 스크라이브 라인 영역쪽으로 유출될 수 있으므로, 상기 SOG가 상기 금속 배선층의 코너부의 부근에서 두껍게 그리고 과도하게 축적되는 것이 방지되며, 따라서 평탄한 표면을 가진 반도체 장치가 제공될 수 있다는 효과가 얻어진다. 또한, 상기 SOG 퍼들이 방지될 수 있으므로, 접촉 구멍이 개방될 수 없는 경우를 회피할 수 있고, 따라서 본 발명은 신뢰성이 높은 반도체 장치가 제공할 수 있다는 효과를 가지고 있다.
또한, 위에서 언급한 경우와 유사하게 오목부를 제공함으로써 금속 배선층의 스텝부가 줄어든 실시예에서도, 상기 SOG가 차단 및 축적되는 것을 방지할 수 있으므로, 본 발명은 평탄한 표면을 가진 반도체 장치를 제공할 수 있으며, 고신뢰도를 제공할 수 있다.
본 발명은 상기 실시예에 한정되지 않고 본 발명의 범위 및 사상으로부터의 이탈 없이 수정 및 변형될 수도 있음을 본 명세서로부터 알 수 있다. 예컨대, 제 1 및 제 2 실시예중 하나의 실시예는 제 3 실시예와 조합될 수 있다.
Claims (20)
- 반도체 기판;상기 반도체 기판상에 형성된 층간 절연막; 및상기 층간 절연막의 단부를 덮을 수 있도록, 상기 반도체 기판의 소자 형성 영역의 주변상에 형성된 금속 배선층을 포함하는 반도체장치에 있어서, 상기 금속 배선층의 조각들을 형성하기 위해 절단되며, 각각의 상기 조각들은 상기 소자 형성 영역의 코너 부근의 상기 층간 절연막 상에서 서로 분리되는 반도체 장치.
- 제 1 항에 있어서, 상기 금속 배선층의 상기 조각들 사이의 공간이 상기 소자 형성 영역의 상기 코너에 배열되는 반도체 장치.
- 제 1 항에 있어서, 상기 금속 배선층과 상기 층간 절연막상에 형성된 SOG 막을 더 포함하며, 상기 금속 배선층의 상기 조각들 사이의 공간은, 이공간을 통해 SOG막의 재료를 유출시키기에 충분한 크기를 가지고 있는 반도체 장치.
- 반도체 소자 형성 영역을 가지고 있는 반도체 기판,상기 반도체 기판상에 형성된 층간 절연막; 및상기 층간 절연막의 단부를 덮을수 있도록, 상기 반도체 소자형성영역의 전체 주변상에 형성된 금속 배선층으로서, 상기 반도체소자 형성 영역의 코너의 부근에 적어도 하나의 절단부를 갖는 상기 금속 배선층을 포함하는 반도체 장치.
- 제 4 항에 있어서, 상기 절단부가 상기 코너에 형성되는 반도체 장치.
- 제 4 항에 있어서, 상기 금속 배선층과 상기 층간 절연막상에 형성된 SOG 막을 더 포함하며, 상기 절단부는 이 절단부를 통해 상기 SOG 막의 재료를 유출시키기에 충분한 크기를 갖는 반도체 장치.
- 소자 형성 영역의 코너의 부근에 위치된 적어도 하나의 오목부를 가지고 있는 반도체 기판;상기 반도체 기판의 상기 소자 형성 영역상에 형성된 제 1 층간 절연막;상기 소자 형성 영역상의 상기 제 1 층간 절연막에서부터 상기 오목부에 의해 노출된 상기 반도체 기판까지를 덮을 수 있도록 형성된 제 2 층간 절연막; 및상기 제 2 층간 절연막의 단부를 덮은 금속 배선층으로서, 상기 오목부에서 상기 제 2 층간 절연막상에 형성된 단부를 갖는 상기 금속 배선층을 포함하는 반도체 장치.
- 제 7 항에 있어서, 상기 오목부가 상기 소자 형성 영역의 상기 코너에 위치되는 반도체 장치.
- 제 7 항에 있어서, 상기 제 1 층간 절연막의 단부를 덮고, 상기 금속 배선층과 중첩되지 않도록 배열된 도전층을 더 포함하는 반도체 장치.
- 제9항에 있어서, 상기 도전층은 실리사이드막인 반도체 장치.
- 반도체 장치를 제조하는 방법에 있어서, 반도체 기판의 소자 형성 영역의 부근에 단부를 가지고 있는 적어도 하나의 층간 절연막을 상기 반도체 기판상에 형성하는 단계,상기 층간 절연막의 상기 단부를 덮기 위해 금속 배선층을 형성하고, 상기 소자 형성 영역의 코너의 부근에 적어도 하나의 절단부를 갖도록 상기 금속 배선층을 형성하는 단계, 및상기 절연막으 재료가 회전 도포에 의해 상기 절단부를 통해 유출되는 동안, 상기 반도체 기판의 표면상에 절연막을 형성하는 단계를 포함하는 반도체 장치 제조방법.
- 제 11 항에 있어서, 상기 절단부가 상기 코너에 형성되는 반도체 장치 제조 방법.
- 반도체 장치를 제조하는 방법에 있어서,반도체 기판의 표면의 소자 형성 영역에 필드 절연막을 형성하는 단계,상기 스크라이브 라인 영역과 상기 소자 형성의 상기 경계의 상기부근에 오목부를 형성하기 위해, 스크라이브 라인 영역과 상기 소자 형성 영역의 경계의 부근에서 상기 필드 절연막과 상기 제1층간 절연막을 제거하는 단계,상기 소자 형성 영역에서부터 상기 오목부에 의해 노출된 상기 반도체 기판의 표면까지를 덮기위해 제2층간 절연막을 형성하는 단계,상기 제 2 층간 절연막의 단부를 덮기 위해, 금속 배선층을 형성하는 단계로써, 상기 오목부에 의해 노출된 상기 반도체 기판의 표면상에 형성된 상기 제 2 층간 절연막상에 있는 단부를 가지고 있는 금속 배선층을 형성하는 단계; 및상기 제 2 층간 절연막과 상기 금속 배선층상에 절연막을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 13 항에 있어서, 상기 오목부가 상기 소자 형성 영역의 상기 코너에 위치되는 반도체 장치 제조 방법.
- 제 13 항에 있어서, 상기 제 1 층간 절연막의 단부를 덮고, 상기 금속 배선층과 중첩되지 않도록 배열된 도전층을 더 포함하는 반도체 장치 제조 방법.
- 제 15 항에 있어서, 상기 도전층이 실리사이드막인 반도체 장치 제조 방법.
- 제 16 항에 있어서, 상기 절연막이 SOG인 반도체 장치 제조 방법.
- 소자 형성 영역의 부근에 있는 층간 절연막의 에지를 덮기 위한 금속층; 및상기 소자 형성 영역의 코너 부근에 퍼들(puddle)이 형성되지 않도록, 상기 소자 형성 영역의 상기 코너 부근의 절연막의 재료를 스크라이브 영역으로 유출시키는 수단을 포함하는 있는 반도체 장치.
- 제 18 항에 있어서, 상기 수단은 상기 소자 형성 영역의 상기 코너 부근에 있는 상기 금속층의 절단부인 반도체 장치.
- 제 18 항에 있어서, 상기 수단은 상기 소자 형성 영역의 상기 코너 부근에 형성된 오목부를 포함하는 있는 반도체 장치.
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