CN100420015C - 半导体器件 - Google Patents
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Abstract
本发明的课题是提供一种包括了熔丝、合格率优异的半导体器件。本发明的半导体器件包括含有多个通过激光照射被熔断的熔丝(20)的熔丝部(110)。熔丝(20)在第一绝缘层(36)上形成而且按照规定的间距排列。熔丝(20)的侧面及上表面被第二绝缘层(19)覆盖。
Description
技术领域
本发明涉及包括熔丝的半导体器件，特别是涉及包括通过激光照射能熔断的熔丝的半导体器件。
背景技术
现在，在半导体器件中，为了代替在制造过程中发生的缺陷而导致的不良的电路，预先装入代用电路。例如，在半导体存储器中，由于在制造过程中发生的不良现象多半在存储单元部发生，所以一般说来，设置多个以字线或位线为单元的冗余存储单元。将控制该冗余存储单元的电路称为冗余电路。该冗余电路具有这样的功能：在构成半导体器件的一个芯片内出现了不良元件的情况下，通过用激光照射有对应于该不良元件的地址的熔丝元件，使该熔丝元件熔断，将该不良元件替换成正常的元件。
可是，近年来由于要求半导体器件高集成化而使得存储器微细化，与此相伴随，熔丝元件本身也被微细化。由于熔丝元件的可靠性影响到半导体存储器的合格率，所以希望熔丝元件的熔断的可靠性高。如果能提高熔丝熔断的可靠性，则能提高半导体器件的合格率。
发明内容
本发明的目的在于提供一种合格率优异的半导体器件。
本发明的半导体器件的特征在于，包括：
第一绝缘层；
按照规定的间距排列在上述第一绝缘层上的多个熔丝，这是通过激光照射能熔断的熔丝；以及
覆盖着上述熔丝的侧面及上表面形成的第二绝缘层。
如果采用该结构，则根据上述熔丝的材质、膜厚、以及结构，通过调制上述第二绝缘层的膜厚，能进行上述熔丝的稳定熔断。其结果是，能谋求提高合格率。
作为本发明的半导体器件的优选形态，能举例给出以下的(1)～(3)。
(1)覆盖一个熔丝的上述第二绝缘层最好与覆盖同该一个熔丝相邻的熔丝的上述第二绝缘层连续。
(2)最好在半导体衬底上形成的开口部的底部上形成上述熔丝。
(3)另外，包括有多层布线结构的电路部，
最好在与构成上述电路部的一个布线层为同一水平面的层上形成上述熔丝。
在此情况下，最好在构成上述电路部的布线层中与最上布线层为同一水平面面的层上形成上述熔丝。
另外，在此情况下，上述熔丝的膜厚最好与构成上述电路部的一个布线层的膜厚大致相等。
一种半导体器件，其特征在于，包括：
第一绝缘层；
按照规定的间距排列在上述第一绝缘层上的多个熔丝，这是通过激光照射被熔断的熔丝；
覆盖着上述熔丝的侧面及上表面形成的第二绝缘层；
在半导体衬底上形成的开口部的底部上形成上述熔丝。
本发明还包括：
一种半导体器件，其特征在于，
包括：
第一绝缘层，设置在衬底上方；
第一熔丝及第二熔丝，设置在上述第一绝缘层上；
第二绝缘层，设置成覆盖上述第一熔丝及上述第二熔丝；
上述第二绝缘层与上述第一熔丝及第二熔丝的侧面及上面邻接，而且，从上述第一熔丝到上述第二熔丝连续形成，并用CVD法成形。
一种半导体器件的制造方法，其特征是，包括以下工序：
在衬底上方形成第一绝缘层；
在上述第一绝缘层上形成第一熔丝及第二熔丝；
在上述第一熔丝及上述第二熔丝上形成第二绝缘层；
通过熔断上述第一熔丝及上述第二熔丝除去上述第一熔丝及上述第二熔丝上的第二绝缘层；
并且，在熔丝熔断之后，上述第二绝缘层从上述第一熔丝侧面到第二熔丝侧面连续残留。
附图说明
图1是原理性地表示本发明的一个实施例的半导体器件的剖面图。
图2是原理性地表示在图1所示的半导体器件中形成的熔丝的平面图。
图3是原理性地表示图1所示的半导体器件的一道制造工序的剖面图。
图4是原理性地表示图1所示的半导体器件的一道制造工序的剖面图。
图5是原理性地表示图1所示的半导体器件的熔丝的熔断工序的剖面图。
图6是原理性地表示通过图5所示的工序被熔断的熔丝的剖面图。
具体实施方式
以下，参照附图说明本发明的优选实施例。
(器件的结构)
图1是原理性地表示本发明的一个实施例的半导体器件的剖面图。在图1中示出了在与熔丝20的长度方向垂直的面上将熔丝20切断时的截面。图2是原理性地表示图1所示的半导体器件中形成的熔丝20的平面图。
如图1所示，本实施例的半导体器件包括：有多层布线结构的电路部120、以及包括多个通过激光的照射能熔断的熔丝20的熔丝部110。另外，在图1中示出了熔断前的熔丝20的结构。
电路部120及熔丝部110都在作为半导体衬底的硅衬底10上形成。在硅衬底10上从硅衬底10一侧开始依次层叠第一层至第四层的层间绝缘层32、34、36、38。第一层至第四层的层间绝缘层32、34、36、38最好由氧化硅、FSG(掺氟的氧化硅)、或者它们的层叠结构形成。在第一层至第四层的层间绝缘层32、34、36、38上、分别在规定的位置形成通孔(图中未示出)。在该通孔内埋入导电性材料，形成接触部(图中未示出)。在各层间绝缘层的上下形成的布线层之间利用该接触部而被导电性地连接起来。另外，在第四层的层间绝缘层38上形成例如由氮化硅层构成的钝化层40。
电路部120包括含有晶体管等元件的电路。作为这样的电路能举出：存储电路、液晶驱动电路、或形成了电容或电阻元件的模拟电路等。另外，作为上述存储电路，例如能举出DRAM、SRAM、闪速存储器等。
在电路部120上形成与构成电路部120中包含的存储器等的晶体管或其他元件(图中未示出)导电性连接的多个布线层(在图1中只示出了布线层50、60)。在图1所示的半导体器件中，在第二层的层间绝缘层34上形成布线层50，在第三层的层间绝缘层(第一绝缘层)36上形成布线层60。
如图1所示，熔丝部110是包括在硅衬底10上形成的开口部16的区域。通过从钝化层40一侧到第四层的层间绝缘层38对图3所示的半导体器件的规定的区域进行刻蚀，形成开口部16。在该开口部16的底部16a上形成熔丝20。
在图1所示的半导体器件中，在与电路部120上形成的布线层60为同一水平面的层上形成熔丝20。能利用同一构图工序形成布线层60及熔丝20。在此情况下，布线层60及熔丝20都在第三层的层间绝缘层(第一绝缘层)36上形成，具有大致相等的膜厚，而且由相同的材料形成。例如，布线层60及熔丝20能由导电性材料，例如铝、铜、多晶硅、钨、以及钛形成。
在本实施例的半导体器件中，示出了在构成电路部120的布线层中、在与最上布线层60为同一水平面的层上形成熔丝20的情况。由于在与最上布线层60为同一水平面的层上形成熔丝20，所以为了形成熔丝20而形成开口部16时，能减少通过刻蚀除去的绝缘层的量，能缩短刻蚀工序所需要的时间。另外，形成熔丝20的位置不限定于与最上布线层60为同一水平面的层，也可以在与其他布线层为同一水平面的层(例如与布线层50为同一水平面的层)上形成。
另外，在图1所示的半导体器件中，在熔丝20的上表面及底面上分别形成高熔点金属的氮化物层22、24。高熔点金属的氮化物层22、24由高熔点金属的氮化物层、或高熔点金属的氮化物层和高熔点金属层的叠层构成。
作为高熔点金属的氮化物层22、24，例如能示出氮化钛、或由氮化钛及钛构成的叠层的例子。同样，在构成电路部120的布线层60的上表面及底面上也分别形成高熔点金属的氮化物层62、64。能在与在熔丝20的上表面及底面上分别形成的高熔点金属的氮化物层22、24为同一工序中也形成高熔点金属的氮化物层62、64。为了提高布线层60的可靠性(耐应力迁徒性及耐电迁徒性等)而形成高熔点金属的氮化物层62、64。另外，在加工布线层60时的光刻工序中，氮化物层64被作为反射防止膜使用。
另外，利用与熔丝20及布线层60大致相同的工序，形成布线层50。因此，与熔丝20及布线层60相同，在布线层50的上表面及底面上分别形成高熔点金属层的氮化物层52、54。该高熔点金属层的氮化物层52、54具有与高熔点金属的氮化物层62、64相同的功能。
如图1及图2所示，熔丝20按照规定的间距排列在开口部16的底面16a上。另外，熔丝20的侧面及上表面被第二绝缘层19覆盖。在本实施例的半导体器件中，由于在熔丝20上形成高熔点金属层的氮化物层24，所以熔丝20的上表面通过高熔点金属的氮化物层24，被第二绝缘层19覆盖。另外，由于在熔丝20的上表面及底面上分别形成高熔点金属的氮化物层22、24，所以与熔丝20相同，高熔点金属层的氮化物层22、24的侧面被第二绝缘层19覆盖。
另外，在相邻的熔丝20之间形成沟槽18。在同一工序中形成在各熔丝20上形成的第二绝缘层19。因此，覆盖一个熔丝20的第二绝缘层19与覆盖相邻的熔丝20的第二绝缘层19连续。
第二绝缘层19例如由氧化硅构成。采用CVD法在熔丝20的侧面及上表面上形成该第二绝缘层19。
一般说来，采用CVD法形成的绝缘层与通过刻蚀形成规定的膜厚的绝缘层相比，面内均匀性好。如上所述，由于采用CVD法形成第二绝缘层19，所以面内均匀性好，对每个熔丝20来说第二绝缘层19的膜厚的离散性减少。一般说来，如果在熔丝上形成的绝缘层的膜厚有离散性，则从熔丝的上表面一侧使激光照射熔丝进行熔断时，多半情况下熔丝不会被熔断，或者在被熔断的熔丝周围的绝缘层上产生裂痕，难以进行稳定的熔丝的熔断。与此不同，由于采用CVD法形成第二绝缘层19，对每个熔丝20来说第二绝缘层19的膜厚的离散性减少，所以熔丝20能稳定地熔断。
另外，为了进行熔丝20的稳定熔断，根据第二绝缘层19的材质、熔丝20的材质及膜厚、以及所使用的激光的输出功率和波长，能适当地调制第二绝缘层19的膜厚。特别是根据熔丝20的材质、膜厚、以及结构，通过调制第二绝缘层19的膜厚，熔丝20能稳定地熔断。
(器件的制造工艺)
其次，参照图3及图4说明图1所示的本实施例的半导体器件的制造方法的一例。图3及图4是原理性地表示图1所示的半导体器件的一道制造工序的剖面图。
(1)首先，如图3所示，在硅衬底10上形成了元件隔离区域12后，在衬底上形成规定的图形的抗蚀剂(图中未示出)，其后通过离子注入，在规定的位置形成阱(图中未示出)。接着，在硅衬底10上形成晶体管(图中未示出)后，采用众所周知的硅化物技术，形成包括钛或钴等高熔点金属的硅化物层11。其次，采用等离子体CVD法等形成以氮化硅为主成分的抑止层14。
(2)其次，在熔丝部110中形成熔丝20，以及在电路部120中形成包括布线层50、60的布线层(图3中只示出了布线层50、60)，同时依次层叠第一层至第四层的层间绝缘层32、34、36、38。采用HDP(高密度等离子体)法、臭氧TEOS(四乙基正硅酸酯)法、或等离子体CVD法等，形成第一层至第四层的层间绝缘层32、34、36、38，根据需要，用CMP法进行平坦化。
(3)其次，说明熔丝20的形成工序。在与布线层60为同一工序中，在同一水平面的层上形成熔丝20。即，熔丝20及布线层60都在第三层层间绝缘层(第一绝缘层)36上用同一种材料形成。
首先，在第三层的层间绝缘层(第一绝缘层)36上，采用溅射法形成由氮化钛等高熔点金属的氮化物层、由规定的膜厚的铝构成的金属层、以及钛等高熔点金属层和氮化钛等高熔点金属的氮化物层的叠层(图中都未示出)，接着，按照规定的形状对这些层构图。利用该工序，从上述高熔点金属的氮化物层形成高熔点金属的氮化物层22、62，从由铝构成的金属层形成熔丝22及布线层60，以及从高熔点金属的氮化物层和高熔点金属层的叠层形成高熔点金属层的氮化物层24、64。利用该工序，如图3所示，按照与布线层60同样的膜厚形成熔丝20。
其次，在形成了第四层的层间绝缘层38后，在第四层的层间绝缘层38上形成由氮化硅等构成的钝化层40。
另外，在各层间绝缘层上形成使布线层之间导电性地连接用的接触部(图中未示出)。通过设置贯通各层间绝缘层的接触孔(图中未示出)，采用例如溅射法等将导电性材料埋入该接触孔中，形成接触部。
其次，通过从钝化层40到第四层的层间绝缘层38，对半导体器件的规定的区域进行刻蚀，如图4所示，形成开口部16。在该工序中，形成开口部16，以使熔丝20到达开口部16的底部16a上。另外，在该工序中进行刻蚀，以便熔丝20的侧面及上表面露出。利用该工序，在相邻的熔丝20之间形成沟槽17。
其次，例如采用等离子体CVD法、或HDP法、或臭氧TEOS法等CVD法，在熔丝20的侧面及上表面上形成例如由氧化硅构成的第二绝缘层19。即，在高熔点金属的氮化物层22、24及熔丝20的侧面、以及第三层层间绝缘层(第一绝缘层)36及高熔点金属的氮化物层24的上表面上形成第二绝缘层19。这里，为了进行熔丝20的稳定熔断，通过第二绝缘层19的材质、熔丝20的材质或膜厚、以及所使用的激光的输出功率或波长，适当地调制第二绝缘层19的膜厚。特别是根据熔丝20的材质或膜厚、以及结构，通过调制第二绝缘层19的膜厚，能进行熔丝20的稳定熔断。
在上述工序中，经过刻蚀，使熔丝20的侧面及上表面露出后，采用CVD法形成第二绝缘层19。即，如图4所示，在熔丝20的侧面及上表面上形成的第四层层间绝缘层38被除去后，如图1所示，在露出的熔丝20的侧面及上表面上，采用CVD法形成有规定的膜厚的第二绝缘层19。因此，对每个熔丝20来说第二绝缘层19的膜厚的离散性少，熔丝20能稳定地熔断。利用以上的工序，能获得图1及图2所示的熔丝20。
(熔丝的熔断方法)
接着，参照图5及图6说明在图3及图4所示的工序中获得的半导体器件中形成的熔丝20的熔断工序的一例。图5是原理性地表示熔丝20的熔断工序的剖面图。图6是原理性地表示熔断了的熔丝27的剖面图。
如图5所示，由于使用图中未示出的冗余存储单元，所以使来自激光光源(图中未示出)的激光29照射对应的熔丝20。因此，被激光29照射的熔丝20被熔断。激光的波长和输出功率等根据熔丝20、在熔丝20的上表面上形成的高熔点金属层的氮化物层24、以及在高熔点金属层的氮化物层24上形成的第二绝缘层19各自的材质和膜厚适当地决定。
图6中示出了通过图5所示的工序熔断了的熔丝27的原理图。通过图5所示工序，熔丝20一旦熔断，高熔点金属层的氮化物层22、24、以及第二绝缘层19中在熔丝20上形成的部分与熔丝20一起被除去。通过该工序，如图6所示，在熔断了的熔丝27上留下了第二绝缘层19中未被除去的部分19a，在形成了熔丝20的部分上形成沟槽21。
通过以上工序，在本实施例的半导体器件中，由于熔丝20的侧面及上表面被第二绝缘层19覆盖，所以根据上述的理由，能进行熔丝20的稳定熔断。其结果能谋求提高合格率。
Claims (6)
1. 一种半导体器件，其特征在于，
包括：
第一绝缘层，设置在衬底上方；
第一熔丝及第二熔丝，设置在上述第一绝缘层上；
第二绝缘层，设置成覆盖上述第一熔丝及上述第二熔丝；
上述第二绝缘层与上述第一熔丝及第二熔丝的侧面及上面邻接，而且，从上述第一熔丝到上述第二熔丝连续形成，并用CVD法成形。
2. 如权利要求1所述的半导体器件，其特征在于，
设有第三绝缘层，其具有在上述第一绝缘层上包围上述第一熔丝及上述第二熔丝的开口部；在上述开口部内的上述第一绝缘层上形成上述第一熔丝及上述第二熔丝。
3. 如权利要求1或2所述的半导体器件，其特征在于，
还包括具有多层布线结构的电路部，上述第一熔丝和上述第二熔丝形成在与构成上述电路部的布线层之一相同水平面的层上。
4. 如权利要求3所述的半导体器件，其特征在于，
上述第一熔丝和上述第二熔丝形成在构成上述电路部的布线层内，与最上布线层同一水平面的层上。
5. 如权利要求3所述的半导体器件，其特征在于，
上述第一熔丝和上述第二熔丝的膜厚大致与构成上述电路部的布线层之一相等。
6. 一种半导体器件的制造方法，其特征是，包括以下工序：
在衬底上方形成第一绝缘层；
在上述第一绝缘层上形成第一熔丝及第二熔丝；
在上述第一熔丝及上述第二熔丝上形成第二绝缘层；
通过熔断上述第一熔丝及上述第二熔丝除去上述第一熔丝及上述第二熔丝上的第二绝缘层；
并且，在熔丝熔断之后，上述第二绝缘层从上述第一熔丝侧面到第二熔丝侧面连续残留。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187521A (ja) * | 1997-09-12 | 1999-03-30 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
| CN1213165A (zh) * | 1997-09-30 | 1999-04-07 | 西门子公司 | 终点检测方法和装置 |
| JPH11260922A (ja) * | 1998-03-13 | 1999-09-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN1291790A (zh) * | 1999-01-04 | 2001-04-18 | 国际商业机器公司 | 防止熔丝烧断损伤的相邻熔丝之间的裂缝挡板 |
| JP2000268699A (ja) * | 1999-03-18 | 2000-09-29 | Toshiba Corp | フューズ回路 |
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