JPS5834945B2 - ヒユ−ズ形ｐｒｏｍ半導体装置 - Google Patents
ヒユ−ズ形ｐｒｏｍ半導体装置Info
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- JPS5834945B2 JPS5834945B2 JP55072726A JP7272680A JPS5834945B2 JP S5834945 B2 JPS5834945 B2 JP S5834945B2 JP 55072726 A JP55072726 A JP 55072726A JP 7272680 A JP7272680 A JP 7272680A JP S5834945 B2 JPS5834945 B2 JP S5834945B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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Description
【発明の詳細な説明】
この発明は半導体装置特にヒユーズ形ＦＲＯＭと略記さ
れる固定情報読出し専用記憶素子装置に関する。
れる固定情報読出し専用記憶素子装置に関する。
ヒユーズ形ＦＲＯＭではヒユーズ材料としてケイ素多結
晶、アルミニウム、ニクロム、モリブデン等が用いられ
る。
晶、アルミニウム、ニクロム、モリブデン等が用いられ
る。
このＦＲＯＭのメモリビット書き込みは、例えばマｔ−
ＩＪクス交点にあるトランジスタに接続されているヒユ
ーズに電圧を印加することにより発生された電力エネル
ギーでこのヒユーズを溶断させたり、酸化させたりして
電気的開放状態とするか、或いはヒユーズを短絡させる
ことによって行っている！ このようなヒユーズ形ＦＲＯＭ集積回路装置に納められ
ている一ビットを示す回路例を第１図に示す。
ＩＪクス交点にあるトランジスタに接続されているヒユ
ーズに電圧を印加することにより発生された電力エネル
ギーでこのヒユーズを溶断させたり、酸化させたりして
電気的開放状態とするか、或いはヒユーズを短絡させる
ことによって行っている！ このようなヒユーズ形ＦＲＯＭ集積回路装置に納められ
ている一ビットを示す回路例を第１図に示す。
この回路は、バイポーラトランジスタ１のベース１１を
ベース抵抗２、ヒユーズ３を順に介してＸビットライン
端子４に接続し、Ｙビットライン端子８にこのトランジ
スタ１のコレクター１２と、ヒユーズ３との間で矢印の
書き込み時主電流往路をなすダイオード５，６を接続し
、又トランジスタ１のエミッター１３をエミッタ抵抗７
を介して接地端子９に到らせである。
ベース抵抗２、ヒユーズ３を順に介してＸビットライン
端子４に接続し、Ｙビットライン端子８にこのトランジ
スタ１のコレクター１２と、ヒユーズ３との間で矢印の
書き込み時主電流往路をなすダイオード５，６を接続し
、又トランジスタ１のエミッター１３をエミッタ抵抗７
を介して接地端子９に到らせである。
この回路でグランド端子を開放しておいてＹビットライ
ンに対しＸビットラインにプラス電位を印加し、電流Ｉ
Ｐによりヒユーズを溶断するとする。
ンに対しＸビットラインにプラス電位を印加し、電流Ｉ
Ｐによりヒユーズを溶断するとする。
ヒユーズが開放になったビットはトランジスタを飽和状
態に駆動することが出来ず、従ってＹビットラインの出
力は１″のレベルとなる。
態に駆動することが出来ず、従ってＹビットラインの出
力は１″のレベルとなる。
ヒユーズを書き込まない状態では出力に０”のレベルを
得ることが出来る。
得ることが出来る。
第２図は第１図回路を構成するように各回路要素を組込
んだ集積回路装置のビット断面図である。
んだ集積回路装置のビット断面図である。
この断面ではこのビットは第１図に対応するバイポーラ
トランジスタ１、ヒユーズ３、Ｘライン端子４、ダイオ
ード５，６、エミッタ抵抗７、Ｙピットライン端子８、
接地端子９を備え、ヒユーズ３からベース抵抗２を通っ
てトランジスタ１のベース１１に到る往路を除き配線往
路をも示されている。
トランジスタ１、ヒユーズ３、Ｘライン端子４、ダイオ
ード５，６、エミッタ抵抗７、Ｙピットライン端子８、
接地端子９を備え、ヒユーズ３からベース抵抗２を通っ
てトランジスタ１のベース１１に到る往路を除き配線往
路をも示されている。
例えばＰ型ケイ素基板０１にＮ＋型埋込み領域０２１．
０２２．０２３を選択的に形成してからＮ型気相成長層
０３を積層し、Ｎ型気相成長層０３をＰ十型堰層領域０
５で分離して島領域０３１．０３２．０３３を形成し、
それぞれのＮ＋型埋込み領域へのＮ＋＋接続領域０４１
．０４２゜０４３の他、各Ｎ型島領域内にそれぞれＰＮ
＋型ダイオード５，６と、島領域をコレクク領域１２と
するＮＰ＋トランジスタ１を形成したもので、チップ表
面には表面酸化膜０６を介してＰ＋型板堰層領域０５上
方ヒユーズ３が設けられている。
０２２．０２３を選択的に形成してからＮ型気相成長層
０３を積層し、Ｎ型気相成長層０３をＰ十型堰層領域０
５で分離して島領域０３１．０３２．０３３を形成し、
それぞれのＮ＋型埋込み領域へのＮ＋＋接続領域０４１
．０４２゜０４３の他、各Ｎ型島領域内にそれぞれＰＮ
＋型ダイオード５，６と、島領域をコレクク領域１２と
するＮＰ＋トランジスタ１を形成したもので、チップ表
面には表面酸化膜０６を介してＰ＋型板堰層領域０５上
方ヒユーズ３が設けられている。
ヒユーズ抵抗３は例えばケイ素多結晶層で形成する。
抵抗体をヒユーズとする場合、ケイ素チップ内に拡散し
て形成するよりも、チップ表面に絶縁膜を介して独立に
形成した方が、ヒユーズの書き込みを容易にして良い上
、第１図で寄生素子１０の好ましくない影響を低減する
ことが出来てよい。
て形成するよりも、チップ表面に絶縁膜を介して独立に
形成した方が、ヒユーズの書き込みを容易にして良い上
、第１図で寄生素子１０の好ましくない影響を低減する
ことが出来てよい。
このヒユーズ３はイオン注入又は拡散により不純物をケ
イ素多結晶層に添加することで所定値を保たせる。
イ素多結晶層に添加することで所定値を保たせる。
又配置位置は接地端子に接続されているチップ基板表面
この例でＰ十型領域に対向しておかれることになる。
この例でＰ十型領域に対向しておかれることになる。
ヒユーズの書き込みをする際に印加電圧によって流れる
電流ＩＰの通路を説明するために第２図と電気的に等価
に簡略にした第３図を示す。
電流ＩＰの通路を説明するために第２図と電気的に等価
に簡略にした第３図を示す。
いま第３図でＹビットラインに対してプラス電位Ｖｗを
Ｘビットライン端子に印加する。
Ｘビットライン端子に印加する。
絶縁膜０６を介してＰ十型堰層領域０５に対するヒユー
ズ３の両電極３１及び３２の電位差は、このＰ＋型型層
層領域０５Ｎ型拡散領域０３３で形成される寄生ダイオ
ード１０の順方向電位降下をＶＦとするとき、それぞれ
（ＶＷＶＦ）及びＶＦとなる。
ズ３の両電極３１及び３２の電位差は、このＰ＋型型層
層領域０５Ｎ型拡散領域０３３で形成される寄生ダイオ
ード１０の順方向電位降下をＶＦとするとき、それぞれ
（ＶＷＶＦ）及びＶＦとなる。
但し一般に（ＶＷ ”Ｆ）＞Ｖｐである。
書き込み電圧■ｗによってヒユーズが溶断されるときの
温度上昇は１２００〜１５００８Ｃに達する。
温度上昇は１２００〜１５００８Ｃに達する。
このようにヒユーズとしての抵抗体本体は非常に高温度
になり、又電極取り出し域３１及び３２近傍も同様に高
温度になってしまう。
になり、又電極取り出し域３１及び３２近傍も同様に高
温度になってしまう。
このような状態でのヒユーズの書き込みは高電界が印加
されているヒユーズの電極取り出し域３１とＰ＋型型層
層領域０５の間に絶縁破壊を生ずることがあり、電極取
り出し域３１とＰ＋型型層層領域０５短絡してビット書
き込みの信頼度を著しく損う。
されているヒユーズの電極取り出し域３１とＰ＋型型層
層領域０５の間に絶縁破壊を生ずることがあり、電極取
り出し域３１とＰ＋型型層層領域０５短絡してビット書
き込みの信頼度を著しく損う。
ヒユーズ部分の破損が著しいときにはアルミニウム配線
と焼損してしまう。
と焼損してしまう。
上述のような著しい破損が起こる原因は、ヒユーズの発
熱によるアルミニウム配線の溶融拡散と絶縁耐圧値の劣
化とにある。
熱によるアルミニウム配線の溶融拡散と絶縁耐圧値の劣
化とにある。
アルミニウム配線の焼損が特に絶縁耐量と密接に関係す
ることは実験から明らかである。
ることは実験から明らかである。
例えばヒユーズを溶断させるのに必要な印加電圧Ｖｗを
ヒユーズ３の電極３１，３２にのみ与えてヒユーズの書
き込みを行なった場合にはアルミニウム配線を焼損ｊる
ことなく、安定してビットの書き込みを可能にする。
ヒユーズ３の電極３１，３２にのみ与えてヒユーズの書
き込みを行なった場合にはアルミニウム配線を焼損ｊる
ことなく、安定してビットの書き込みを可能にする。
しかし第３図で３１とＰ＋型型層層領域０５の間に電界
か存在する場合には３１とＰ十型堰層領域０５との間で
しばしば短絡を生じアルミニウム配線を焼損させる。
か存在する場合には３１とＰ十型堰層領域０５との間で
しばしば短絡を生じアルミニウム配線を焼損させる。
例えは酸化ケイ素膜０６厚が４５００人で印加電圧ＶＷ
＝２５Ｖ、Ｖｐ＝０．７Ｖのとき書き込み不良率は５〜
２０％に達する。
＝２５Ｖ、Ｖｐ＝０．７Ｖのとき書き込み不良率は５〜
２０％に達する。
上述の酸化ケイ素絶縁膜の絶縁耐圧は室温で約７０Ｖ／
１０００人あるにもかかわらずヒユーズの書き込みとい
う高温状態の特殊状態では絶縁耐圧はあたかも２５Ｖ以
下に低下してしまったことに等しい。
１０００人あるにもかかわらずヒユーズの書き込みとい
う高温状態の特殊状態では絶縁耐圧はあたかも２５Ｖ以
下に低下してしまったことに等しい。
このようなヒユーズ形ＦＲＯＭ集積回路装置の破損問題
を解決するためには、第３図で酸化ケイ素膜０６の膜厚
を厚く設計すれば良い。
を解決するためには、第３図で酸化ケイ素膜０６の膜厚
を厚く設計すれば良い。
しかしながらこの案は絶縁膜厚が厚いため絶縁膜下方に
形成されるヒユーズ以外の素子についての電極取り出し
用開孔を困難にし、又アルミニウム配線が開孔近傍で段
切れ断線を招き信頼性を低下する。
形成されるヒユーズ以外の素子についての電極取り出し
用開孔を困難にし、又アルミニウム配線が開孔近傍で段
切れ断線を招き信頼性を低下する。
この発明はこのような欠点を除き改良されたもので、即
ちチップ表面に絶縁膜を介して設けられているヒユーズ
を短絡又は開放することによりその番地を区別すること
のできる半導体素子をマトリクス交点に備えた記憶素子
装置に於いて、前記ヒユーズ及びヒユーズ電極取り出し
域に対向するチップ領域にグランド端子のチップ対接領
域とは反対導電型の島領域を配置し、ヒユーズにこの島
領域表面に対向する位置を占めさせることにより、ビッ
ト書き込み電流系路に対し寄生ダイオードを逆方向に挿
入させて書き込みを良好にしたヒユーズ形ＦＲＯＭ半導
体装置にある。
ちチップ表面に絶縁膜を介して設けられているヒユーズ
を短絡又は開放することによりその番地を区別すること
のできる半導体素子をマトリクス交点に備えた記憶素子
装置に於いて、前記ヒユーズ及びヒユーズ電極取り出し
域に対向するチップ領域にグランド端子のチップ対接領
域とは反対導電型の島領域を配置し、ヒユーズにこの島
領域表面に対向する位置を占めさせることにより、ビッ
ト書き込み電流系路に対し寄生ダイオードを逆方向に挿
入させて書き込みを良好にしたヒユーズ形ＦＲＯＭ半導
体装置にある。
以下この発明の実施例装置について説明する。
第４図は第３図に対応させて描いた簡略図で、この例の
電気的等価回路を第５図に示す。
電気的等価回路を第５図に示す。
この例か第３図従って第２図と相違している点はヒユー
ズ３についてその電極取り出し域、つまり電極３１゜３
２を含めた範囲に対向するチップ領域に島領域０７が形
成されている点である。
ズ３についてその電極取り出し域、つまり電極３１゜３
２を含めた範囲に対向するチップ領域に島領域０７が形
成されている点である。
そしてこの島領域の導電型は、接地端子９が対接してい
るチップ領域の導電型、この例でＰ＋型とは反対のＮ型
となっている。
るチップ領域の導電型、この例でＰ＋型とは反対のＮ型
となっている。
第５図にはヒユーズ３の下方に酸化ケイ素膜０６と、島
領域とＰ＋型型層層領域０５の間で形成される寄生ダイ
オード２０がかきそえられている。
領域とＰ＋型型層層領域０５の間で形成される寄生ダイ
オード２０がかきそえられている。
まずビットの書き込み時の主電流通路は第５図矢印のよ
うにＸビットライン→ヒユーズ→ダイオード５→ダイオ
ード６→Ｙビットラインである。
うにＸビットライン→ヒユーズ→ダイオード５→ダイオ
ード６→Ｙビットラインである。
第４図から、仮りにビット書き込み時に電極端子３１が
高温度にさらされ、配線金属のアルミニウムが絶縁膜０
６を拡散通過してＮ型島領域０７に対しても寄生ダイオ
ード２０が逆方向に挿入されている為、寄生回路往路即
ちＸビットライン→電極３１→ダイオード５→ダイオー
ド６→Ｙビットラインには過大電流が流れない。
高温度にさらされ、配線金属のアルミニウムが絶縁膜０
６を拡散通過してＮ型島領域０７に対しても寄生ダイオ
ード２０が逆方向に挿入されている為、寄生回路往路即
ちＸビットライン→電極３１→ダイオード５→ダイオー
ド６→Ｙビットラインには過大電流が流れない。
従ってこの発明によるとヒユーズの書き込み成功率を１
００％に高めることが出来ると同時に配線電極の焼損を
全く生じさせない。
００％に高めることが出来ると同時に配線電極の焼損を
全く生じさせない。
このように書き込み時の信頼性を向上させる理由は、ア
ルミニウム配線の高温時拡散に対しバッファーとして作
用する層、即ちこの例でＮ型島領域０７が存在すること
自体にもあり、前述の寄生ダイオード２０の存在とあい
まって効果を奏する。
ルミニウム配線の高温時拡散に対しバッファーとして作
用する層、即ちこの例でＮ型島領域０７が存在すること
自体にもあり、前述の寄生ダイオード２０の存在とあい
まって効果を奏する。
ヒユーズ材としてはアルミニウム、ニクロム、モリブデ
ン等を代って用いてもよろしい。
ン等を代って用いてもよろしい。
又マトリクス交点におかれる半導体素子は前記例でトラ
ンジスタ、ダイオードであるが、ＭＯ８型トランジスタ
又はダイオードの何れかであってもさし支えない。
ンジスタ、ダイオードであるが、ＭＯ８型トランジスタ
又はダイオードの何れかであってもさし支えない。
第１図はヒユーズ形ＦＲＯＭ集積回路装置ビット現行例
に係る回路図、第２図は第１図回路に対応すするビット
断面図、第３図は便宜上第２図を電気的に等価に簡略し
たビット断面図、第４図は第３図に対応して示した実施
例に係るビット断面図、第５図は第４図ビットに係る電
気的等価回路図である。 第４図及び第５図で０６・・・・・・絶縁膜、３・・・
・・・ヒユーズ、１，５，６゜３・・・・・・半導体素
子、０７・・・・・・ヒユーズに対向する島領域。
に係る回路図、第２図は第１図回路に対応すするビット
断面図、第３図は便宜上第２図を電気的に等価に簡略し
たビット断面図、第４図は第３図に対応して示した実施
例に係るビット断面図、第５図は第４図ビットに係る電
気的等価回路図である。 第４図及び第５図で０６・・・・・・絶縁膜、３・・・
・・・ヒユーズ、１，５，６゜３・・・・・・半導体素
子、０７・・・・・・ヒユーズに対向する島領域。
Claims (1)
- １ チップ表面に絶縁膜を介して設けられているヒユー
ズを短絡又は開放することによりその番地を区別するこ
との出来る半導体素子をマトリクス交点に備えた記憶素
子装置に於いて、前記ヒユーズ及びヒユーズ電極取り出
し域に対向するチップ領域に、グランド端子のチップ対
接領域とは反対導電型の島領域を配置し、ヒユーズにこ
の島領域表面に対向する位置を占めさせることにより、
ビット書き込み電流系路に対し寄生ダイオードを逆方向
に挿入させて書き込みを良好にしたことを特徴とするヒ
ユーズ形ＦＲＯＭ半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55072726A JPS5834945B2 (ja) | 1980-06-02 | 1980-06-02 | ヒユ−ズ形ｐｒｏｍ半導体装置 |
| US06/256,666 US4428066A (en) | 1980-06-02 | 1981-04-22 | Semiconductor read only memory |
| DE3121449A DE3121449C2 (de) | 1980-06-02 | 1981-05-29 | Halbleiter-Festspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55072726A JPS5834945B2 (ja) | 1980-06-02 | 1980-06-02 | ヒユ−ズ形ｐｒｏｍ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56169361A JPS56169361A (en) | 1981-12-26 |
| JPS5834945B2 true JPS5834945B2 (ja) | 1983-07-29 |
Family
ID=13497640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55072726A Expired JPS5834945B2 (ja) | 1980-06-02 | 1980-06-02 | ヒユ−ズ形ｐｒｏｍ半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4428066A (ja) |
| JP (1) | JPS5834945B2 (ja) |
| DE (1) | DE3121449C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62105494U (ja) * | 1985-12-20 | 1987-07-06 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2816394B2 (ja) * | 1989-10-24 | 1998-10-27 | セイコークロック株式会社 | 半導体装置 |
| US5694556A (en) * | 1995-06-07 | 1997-12-02 | International Business Machines Corporation | Data processing system including buffering mechanism for inbound and outbound reads and posted writes |
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| US6121104A (en) * | 1997-12-12 | 2000-09-19 | Texas Instruments Incorporated | Charge cancellation technique for integrated circuit resistors |
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| JP2015105056A (ja) * | 2013-12-02 | 2015-06-08 | 株式会社デンソー | 車両用制御装置 |
| DE102016115939B4 (de) * | 2016-08-26 | 2021-05-27 | Infineon Technologies Ag | Einmal programmierbare Speicherzelle und Speicheranordnung |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1981
- 1981-04-22 US US06/256,666 patent/US4428066A/en not_active Expired - Lifetime
- 1981-05-29 DE DE3121449A patent/DE3121449C2/de not_active Expired
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|---|---|---|---|---|
| JPS62105494U (ja) * | 1985-12-20 | 1987-07-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3121449A1 (de) | 1982-04-15 |
| DE3121449C2 (de) | 1988-08-18 |
| JPS56169361A (en) | 1981-12-26 |
| US4428066A (en) | 1984-01-24 |
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