JPS6267870A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置の導電層の加工技術に適用して
有効な技術に関するものである。

［背景技術］ Ｍ　Ｉ　Ｓ　ＦＥＴを有する半導体集積回路装置は、多
結晶シリコン膜等の導電性材料でゲート電極を樋底して
いる。半導体集積回路装置の製造工程において、高温度
処理、化学薬品処理等の種々の処理工程に対して、機械
的、電気的特性が劣化しないことを必要とされるからで
ある。

前記ゲート電極は、高集積化を図るため、エツチング用
マスク寸法と実際の加工されたパターンの寸法との差（
寸法変換誤差）が小さい異方性エツチングにより加工さ
れている。

かかる技術における実験ならびにその検討の結果、本発
明者は、異方性エツチングによる加工では、次のような
問題点を生じることを見出した。

ゲート電極とゲート絶縁膜とのエツチング速度差（エツ
チングレート差）が小さいので、オーバエツチングで特
にゲートｔｌｌｔＶｉ側部のゲート絶縁ｍがエツチング
される。このため、ゲート絶縁膜の絶縁耐圧が劣化する
ので、半導体集積回路装置の電気的信頼性が低下する。

また、多結晶シリコン膜からなるゲート電極では、異方
性エツチングのポリマー等がグレイン表面に付着するた
め、加工時間の進行にともない異方性エツチングが困難
になる。このため、エツチング残りを生じるので、半導
体集積回路装置の歩留りが低下する。また、フォトレジ
ストの分解された異物がエツチング用マスクとなり、エ
ツチング残りを生じるので、半導体集積回路装置の歩留
りが低下する。

なお、異方性エツチング技術については１例えば、日経
マグロウヒル社別冊「マイクロデバイセズＪ　、　１９
８３年８月２２日発行、ｐｌｏＯ〜Ｐ１０５に記載され
ている。

［発明の目的］ 本発明の目的は、半導体集積回路装置において。

高集積化を図るとともに、電気的信頼性を向上すること
が可能な技術を提供することにある。

本発明の他の目的は、半導体集積回路装置において、導
電層のエツチング加工寸法精度を高めるとともに、導電
層の下地絶縁膜とのエツチング速度差を充分に確保する
ことが可能な技術を提供することにある。

本発明の他の目的は、半導体集積回路装置において、導
電層のエツチング残りを防止し、歩留りの低下を抑制す
ることが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体集積回路装置において、絶縁膜上に形
成された導電層に異方性エツチングを施し、この後に、
等方性エツチングを施して、前記導電層を所定の形状に
形成する。

これにより、異方性エツチングで前記導電層の加工寸法
精度を高めることができるので、高集積化を図ることが
でき、等方性エツチングで導電層と絶縁膜とのエツチン
グ速度差を充分に確保できるので、絶縁膜の損傷を防止
し、電気的信頼性を向上することができる。また、等方
性エツチングにより、エツチング残りをなくすことがで
きるので、歩留りの低下を抑制できる。

以下、本発明の構成について、Ｍ　Ｉ　Ｓ　ＦＥＴを有
する半導体集積回路装置に本発明を適用した一実施例と
ともに説明する。

なお、実施例の全回において、同一機能を有するものは
同一符号・を付け、そのくり返しの説明は省略する。

［実施例コ 本発明の一実施例であるＭ　Ｉ　Ｓ　ＦＥＴを有する半
導体集積回路装置を第１図の要部断面図で示す。

第１図において、１は単結晶シリコンからなるＰ−型の
半導体基板（又はウェル領域）、２はフィールド絶縁膜
、３はｐ型のチャネルストッパ領域である。フィールド
絶縁膜２又はチャネルストッパ領域３は、半導体素子間
となる半導体基板ｌの主面上部又は主面部に設けられて
おり、半導体素子間を電気的に分離するように構成され
ている。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、フィールド絶縁膜
２で囲まれた領域内の半導体基板ｌに設けられている。

すなわち、ＭＩＳＦＥＴＱｎは、ゲート絶縁膜４、ゲー
ト絶縁膜５及びソース領域、ドレイン領域として使用さ
れる一対のＩＩ”型の半導体領域７で構成されている。

前記ゲート電極５は、多結晶シリコン膜５Ａの上部に高
融点金属シリサイド膜（ＭｏＳｉｚ　＋ＴｉＳｉ２．Ｔ
ａＳｉ２　、ＷＳｉ２）５Ｂが設けられた複合膜で構成
されている。これは、ゲート電極５の比抵抗値を小さく
するためである。また、ゲート電極５は、単層の多結晶
シリコン膜、高融点金属シリサイド膜及び高融点金属膜
（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）、多結晶シリコン膜の上部に
高融点金属膜が設けられた複合膜等で構成してもよい。

このゲート電極５は、製造方法で後述するが、異方性エ
ツチングと等方性エツチングとでエツチング加工される
ようになっている。

６はゲート電極５及び半導体領域７を覆う絶縁膜、８は
ＭＩＳＦＥＴＱｎを覆う層＃Ｊ絶縁膜、９は接続孔、１
０はアルミニウム膜等で構成される配線である。

次に、本実施例の製造方法について説明する。

本発明の一実施例であるＭＩＳＦＥＴを有する半導体集
積回路装置の製造方法を第２図乃至第５図の各製造工程
における要部断面図で示す。

まず、単結晶シリコンからなるＰ−型の半導体基板１を
用意する。

そして、半導体基板ｌの主面上部に、フィールド絶縁膜
２を形成し、この工程と略同時に、半導体基板ｌの主面
部に、ｐ型のチャネルストッパ領域３を形成する。

この後、第２図に示すように、半導体素子形成領域とな
る半導体基板１の主面上部に、ゲート絶縁膜４を形成す
る。ゲート絶縁膜４は、例えば、半導体基板１を熱酸化
して形成した酸化シリコン膜を用い、３００〜５００［
λ］程度の薄い膜厚で構成する。

第２図に示すゲート絶縁膜４を形成する工程の後に、ゲ
ート電極を形成するために、ゲート絶縁膜４及びフィー
ルド絶縁膜２の上部全面に、多結晶シリコン膜５Ａ及び
高融点金属シリサイド膜５Ｂを形成する。

多結晶シリコン膜５Ａは１例えば、ＣＶＤ技術で形成し
た後に抵抗値を低減するリン（又はヒ素）を拡散したも
のを用い、　２５００　［入］程度の膜厚で形成する。

高融点金属シリサイド膜５Ｂは、例えば、スパッタ技術
で形成し、　３０００　［λコ程度の膜厚で形成する。

この後、第３図に示すように、高融点金属シリサイド膜
５Ｂの所定の上部にエツチング用マスク１１を形成する
。エツチング用マスク１１は１例えば、フォトレジスト
膜を用いるゆ 第３図に示すエツチング用マスク１１を形成する工程の
後に、エツチング用マスク１１を用い、第４図に示すよ
うに、高融点金属シリサイド膜５Ｂ及び多結晶シリコン
膜５Ａの一部に異方性エツチングを施す。この異方性エ
ツチングは、多結晶シリコン膜５Ａと高融点金属シリサ
イド膜５Ｂとの合計の膜厚（５５００［λ］程度）に対
して、３分の２程度（４５００［入］程度）の膜厚を除
去する。異方性エツチングは１例えば、ＣＣＱ４ガスの
スパッタエツチングを使用する。

この後、同一のエツチング用マスク１１を用い。

第５図に示すように、多結晶シリコン膜５Ａの残存する
部分に等方性エツチングを施し、ゲート電極５を形成す
る。すなわち、前記合計の膜厚の３分の１程度（ｉｏｏ
ｏ　ｃ人］程度）の膜厚を除去する。

この等方性エツチングは、例えば、　Ｃ２ＣＱ　Ｆｓガ
スのプラズマエツチングを使用する。

このように、異方性エツチングを施した後に、等方性エ
ツチングを施してゲート電極５を形成することにより、
次のような効果を得ることができる。

（１）異方性エツチングでゲートｆｌＩ！！５の大半を
エツチングでき、その加工寸法精度を高めることができ
るので、高集積化を図ることができる。

（２）最終的なゲート電極５のエツチングに等方性エツ
チングを用いることにより、ゲート絶縁膜４とのエツチ
ング速度差を充分に確保できるので、特にゲート電極５
の側部のゲート絶縁膜４が不要にエツチング損傷される
ことがなくなる。これにより、ゲート絶縁膜４の絶縁耐
圧の劣化を抑制できるので、電気的信頼性を向上できる
。

（３）最終的なゲート電極５のエツチングに等方性エツ
チングを用いることにより、異方性エッチングのポリマ
ー等が多結晶シリコン膜５Ａのグレイン表面に付着して
もその除去ができるので、エツチング残りを防止し、歩
留りの低下を抑制することができる。

（４）最終的なゲート電極５のエツチングに等方性エツ
チングを用いることにより、エツチング用マスク１１の
分解された異物が生じてもその周辺の被エツチング媒体
を除去できるので、エツチング残りを防止し、歩留りの
低下を抑制することができる。

（５）ゲート電極５の大半を異方性エツチングでエツチ
ングし、最終的なゲート電極５のエツチングを等方性エ
ツチングで行うことにより、第５図に符号りで示す寸法
変換誤差を小さくすることができる。本実施例では、寸
法変換誤差しは、　１０００［λ］程度である。

前記第５図に示すゲート電極５を形成する工程の後に、
エツチング用マスク１１を除去し、ｃｖＤ技術により絶
縁膜６を形成した後に、イオン打込み技術によりｎ゛型
の半導体領域７を形成する。

この半導体領域７を形成する工程で、ＭＩＳＦＥＴ　Ｑ
　ｎが略完成する。

この後、層間絶縁膜８及び接続孔９を形成し、配線１０
を形成することにより、前記第１図に示す半導体集積回
路装置は完成する。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。

（１）半導体集積回路装置において、絶縁膜上に形成さ
れた導電層に異方性エツチングを施し、この後に、等方
性エツチングを施して、前記導電層を所定の形状に形成
することにより、異方性エツチングで導電層の加工寸法
精度を高めることができるので、高集積化を図ることが
でき、かつ、等方性エツチングで導電層と絶縁膜とのエ
ツチング速度差を充分に確保できるので、絶縁膜の損傷
を防止し、電気的信頼性を向上することができる。

（２）前記（１）により、最終的な導″、Ｉｉ層のエツ
チングに等方性エツチングを使用することにより、エツ
チング残りをなくすことができるので、歩留りの低下を
抑制できる。

以上１本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

【図面の簡単な説明】

第１図は１本発明の一実施例であるＭＩＳＦＥＴを有す
る半導体集積回路装置の要部断面図、第２図乃至第５図
は、本発明の一実施例であるＭ　Ｉ　Ｓ　ＦＥＴを有す
る半導体集積回路装置の各製造工程における要部断面図
である。 図中、４・・・ゲート絶縁膜、５・・・ゲート電極、５
Ａ・・・多結晶シリコン膜、５Ｂ・・・高融点金属シリ
サイド膜、７・・・半導体領域、６．８・・・絶縁膜、
１１・・・エツチング用マスク、Ｑｎ・・・ＭＩＳＦＥ
Ｔである。 代理人　弁理士　小川勝男　Ｋ′・ 第　　１　　図 第　　２　　図 第　　３　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路装置の製造方法であって、絶縁膜上
   に導電層を形成する工程と、該導電層上部にエッチング
   用マスクを形成する工程と、該エッチング用マスクを用
   いて、前記導電層の一部に異方性エッチングを施し、こ
   の後に、同一のエッチング用マスクを用いて、前記導電
   層の他の部分に等方性エッチングを施し、前記導電層を
   所定の形状に形成する工程とを備えたことを特徴とする
   半導体集積回路装置の製造方法。 ２、前記導電層を形成する工程は、単層の多結晶シリコ
   ン膜、下層が多結晶シリコン膜となる複合膜等を形成す
   る工程であることを特徴とする特許請求の範囲第１項に
   記載の半導体集積回路装置の製造方法。 ３、前記導電層を所定の形状に形成する工程は、導電層
   の３分の２程度の膜厚を異方性エッチングにより除去し
   、この後に、導電層の残り３分の１程度の膜厚を等方性
   エッチングにより除去する工程であることを特徴とする
   特許請求の範囲第１項に記載の半導体集積回路装置の製
   造方法。 ４、前記絶縁膜上に導電層を形成する工程は、ゲート絶
   縁膜上にゲート電極を形成する工程であることを特徴と
   する特許請求の範囲第１項に記載の半導体集積回路装置
   の製造方法。