JPS61129863A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS61129863A JPS61129863A JP59251376A JP25137684A JPS61129863A JP S61129863 A JPS61129863 A JP S61129863A JP 59251376 A JP59251376 A JP 59251376A JP 25137684 A JP25137684 A JP 25137684A JP S61129863 A JPS61129863 A JP S61129863A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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-
- H—ELECTRICITY
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置、特に高集積化、高速化に好適な
絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）を
有する半導体装置に関する。
絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）を
有する半導体装置に関する。
近年、絶縁ゲート型電界効果トランジスタすなわちＭＯ
８ＬＳＩ の高集積化、高速化の要求に伴い、メモリ
セル面積の縮少化、浅接合化、拡散抵抗の低減などが必
要とされる。これＶＣ＃い、拡散層の抵抗や電柱のコン
タクト抵抗を低減する必要が生じている。第２図（ａ）
はメモリセル構成の一例を示す。本メモリセルの面積縮
少化の１つとしてＡ点で示したいくつかの接続を１個所
で行なう方式がある。第２図（ｂ）はこのような方式の
従来構造を示す。トランジスタ１のソース領域１１にト
ランジスタ４のゲートへの配線多結晶シリコン３０．抵
抗への配線多結晶シリコン３３及びノース領域１１でト
ランジスタ３のドレインにりながっ九拡散層が接続して
いる。本構造では配線間すなわち、多結晶クリコン３０
と拡散＋１＃１１のコンタクト抵抗、多結晶シリコン３
３と拡散層１１のコンタクト抵抗及び多結晶シリコン３
ｏと３３のコンタクト抵抗が並列につながったものでる
るか、多結晶シリコン３０と３３の間の抵抗が高いとい
う欠点がある。
８ＬＳＩ の高集積化、高速化の要求に伴い、メモリ
セル面積の縮少化、浅接合化、拡散抵抗の低減などが必
要とされる。これＶＣ＃い、拡散層の抵抗や電柱のコン
タクト抵抗を低減する必要が生じている。第２図（ａ）
はメモリセル構成の一例を示す。本メモリセルの面積縮
少化の１つとしてＡ点で示したいくつかの接続を１個所
で行なう方式がある。第２図（ｂ）はこのような方式の
従来構造を示す。トランジスタ１のソース領域１１にト
ランジスタ４のゲートへの配線多結晶シリコン３０．抵
抗への配線多結晶シリコン３３及びノース領域１１でト
ランジスタ３のドレインにりながっ九拡散層が接続して
いる。本構造では配線間すなわち、多結晶クリコン３０
と拡散＋１＃１１のコンタクト抵抗、多結晶シリコン３
３と拡散層１１のコンタクト抵抗及び多結晶シリコン３
ｏと３３のコンタクト抵抗が並列につながったものでる
るか、多結晶シリコン３０と３３の間の抵抗が高いとい
う欠点がある。
本発明の目的はコンタクト抵抗及び拡散層の抵抗が高い
という上記従来技術の欠点を除去した高性能、高速の半
導体装置を提供することにある。
という上記従来技術の欠点を除去した高性能、高速の半
導体装置を提供することにある。
かかる目的を達成する本発明の特徴とするところは２個
の配線が各々拡散層と接する領域にシリサイド層を設け
て各々の配線と拡散層のコンタクト抵抗を下げると共に
、両配線を結ぶ如く上記シリサイド層を設けることによ
り、両配線間の抵抗を下げるようにしたものである。
の配線が各々拡散層と接する領域にシリサイド層を設け
て各々の配線と拡散層のコンタクト抵抗を下げると共に
、両配線を結ぶ如く上記シリサイド層を設けることによ
り、両配線間の抵抗を下げるようにしたものである。
以下、図面を用いて本発明の一実施例を説明する。第１
図は本発明の一実施例におけるＭＯ８ＬＳ Ｉの製造方
法を示したものである。まず、第１図（ａ）に示す如く
Ｐ型単結晶シリコン１０の一主面に素子間分離用の厚い
酸化膜（ＳｉＯ８）２１ｆ：選択酸化（１，０ＣＯ８）
法により形成した後、ゲート酸化膜となる薄いＳｉ
か膜２０を形成する。次いで第１図（ｂ）Ｋ示す如くゲ
ート酸化膜上の一部をコンタクト用窓２２としてホトエ
ツチング技術によりエツチング除去する。その後第１図
（Ｃ）に示す如くモリブデン（Ｍｏ）膜２３を真空スパ
ッタ技術により厚さ５００人で全面に被着せしめる。次
いで１０００Ｃ，３０分の熱処理を施し、モリブデン膜
２３と直接液しているシリコン（コンタクト用窓領域２
２）の表面を合金化せしめるＭσシリサイド層２４ｆ、
選択的に形成する。これらＭｏシリサイド層は、ｓｉｏ
、膜２０．２１上には形成されないので、モリブデン膜
２３がそのまま残る。
図は本発明の一実施例におけるＭＯ８ＬＳ Ｉの製造方
法を示したものである。まず、第１図（ａ）に示す如く
Ｐ型単結晶シリコン１０の一主面に素子間分離用の厚い
酸化膜（ＳｉＯ８）２１ｆ：選択酸化（１，０ＣＯ８）
法により形成した後、ゲート酸化膜となる薄いＳｉ
か膜２０を形成する。次いで第１図（ｂ）Ｋ示す如くゲ
ート酸化膜上の一部をコンタクト用窓２２としてホトエ
ツチング技術によりエツチング除去する。その後第１図
（Ｃ）に示す如くモリブデン（Ｍｏ）膜２３を真空スパ
ッタ技術により厚さ５００人で全面に被着せしめる。次
いで１０００Ｃ，３０分の熱処理を施し、モリブデン膜
２３と直接液しているシリコン（コンタクト用窓領域２
２）の表面を合金化せしめるＭσシリサイド層２４ｆ、
選択的に形成する。これらＭｏシリサイド層は、ｓｉｏ
、膜２０．２１上には形成されないので、モリブデン膜
２３がそのまま残る。
次に第１図（ｄ）に示す如く王水によってｓｉｏ、膜２
０．２１上に残っているモリブデン膜２３を選択的にエ
ツチング除去しコンタクト用窓２２の領域内ＦＭｏシリ
サイド化する。次いで第１図（ｅ）に示す如く多結晶シ
リコン膜３１ＣｖＤ法により被着させた後、多結晶シリ
コン膜３ｏ内にりん（（Ｐ’）１に熱拡散する。その後
第１図（ｆ）に示す如くホトリングラフイー技術と多結
晶シリコンのドライエツチング技術により、所望の寸法
忙加工したゲート電極３１．３２及び配線３０ｆ：形成
する。
０．２１上に残っているモリブデン膜２３を選択的にエ
ツチング除去しコンタクト用窓２２の領域内ＦＭｏシリ
サイド化する。次いで第１図（ｅ）に示す如く多結晶シ
リコン膜３１ＣｖＤ法により被着させた後、多結晶シリ
コン膜３ｏ内にりん（（Ｐ’）１に熱拡散する。その後
第１図（ｆ）に示す如くホトリングラフイー技術と多結
晶シリコンのドライエツチング技術により、所望の寸法
忙加工したゲート電極３１．３２及び配線３０ｆ：形成
する。
この時回路上ゲート電極３２と配線３ｏは平面的に連結
された状態になっている。次いで第１図（ｇ）に示す如
く全面にひ素（Ａ−）のイオンビームを照射して１０層
からなるソース、ドレイン領域１１．１２４−形成する
。その後第１図（ｈ）に示す如く酸化膜（ＳＩＯ，）２
５をＣＶＤ法により全面に被着せしめる。次いで第１図
（１）に示す如く酸化膜２５をホトエツチング技術を用
いてエツチング除去する。その後第１図Ｕ）に示す如く
多結晶シリコン膜３３１−ＣＶＤ法により被着させ、さ
らにひ素（八−）のイオンビームを照射した後、熱処理
を施こす。次いで第１図ＱＣ）に示す如＜ＭＯシリサイ
ド層２４の領域上とそれにつなげる配線に用いる多結晶
シリコン３３を残して他の領域をホトリングラフイー技
術と多結晶シリコンのドライエッテング技術を用いて除
去する。
された状態になっている。次いで第１図（ｇ）に示す如
く全面にひ素（Ａ−）のイオンビームを照射して１０層
からなるソース、ドレイン領域１１．１２４−形成する
。その後第１図（ｈ）に示す如く酸化膜（ＳＩＯ，）２
５をＣＶＤ法により全面に被着せしめる。次いで第１図
（１）に示す如く酸化膜２５をホトエツチング技術を用
いてエツチング除去する。その後第１図Ｕ）に示す如く
多結晶シリコン膜３３１−ＣＶＤ法により被着させ、さ
らにひ素（八−）のイオンビームを照射した後、熱処理
を施こす。次いで第１図ＱＣ）に示す如＜ＭＯシリサイ
ド層２４の領域上とそれにつなげる配線に用いる多結晶
シリコン３３を残して他の領域をホトリングラフイー技
術と多結晶シリコンのドライエッテング技術を用いて除
去する。
以上説明したように本発明を用いれば、シリコン基板と
多結晶シリコン３０．３３の間にＭ Ｏシリサイド！ｆ
Ａ２４が入ることにより多結晶シリコン３０．３３とシ
リコン基板とのコンタクト抵抗が小さくかつ、多結晶シ
リコン３０と３３１！−結ぶ如くシリサイド層２４が形
成されているので、３０゜３３間の配線抵抗が小さく回
路の特性が改善される。さらに、シリコン基板と多結晶
シリコンのコンタクトの再現性も良好になる。またＭＯ
ＳＦＥＴの拡散層も一部シリサイド化されることから、
拡散層の横方向の抵抗も低減でき、ＭＯＳＦＥＴのｇ、
も改善できる利点を有する。さらに、ＭＯシリサイド層
がドライエツチングのストッパーの役目をはたすことに
よシ、コンタクト用窓の領域のシリコン基板のオーバー
エツチングを押えることができる。従ってシリコン基板
がエツチングされることに起因する素子特性のばらつき
を少なくすることができる利点も有する。
多結晶シリコン３０．３３の間にＭ Ｏシリサイド！ｆ
Ａ２４が入ることにより多結晶シリコン３０．３３とシ
リコン基板とのコンタクト抵抗が小さくかつ、多結晶シ
リコン３０と３３１！−結ぶ如くシリサイド層２４が形
成されているので、３０゜３３間の配線抵抗が小さく回
路の特性が改善される。さらに、シリコン基板と多結晶
シリコンのコンタクトの再現性も良好になる。またＭＯ
ＳＦＥＴの拡散層も一部シリサイド化されることから、
拡散層の横方向の抵抗も低減でき、ＭＯＳＦＥＴのｇ、
も改善できる利点を有する。さらに、ＭＯシリサイド層
がドライエツチングのストッパーの役目をはたすことに
よシ、コンタクト用窓の領域のシリコン基板のオーバー
エツチングを押えることができる。従ってシリコン基板
がエツチングされることに起因する素子特性のばらつき
を少なくすることができる利点も有する。
以上、本発明を例示したが、上述の例は本発明の技術的
思想に基づいて更に変形が可能である。
思想に基づいて更に変形が可能である。
ノリサイド化のための金属は、ＭＯ以外のもの例えばタ
ングステン（Ｗ）、チタン（Ｔ＋ ）タンタル（Ｔ、）
などの高融点金属を使用しても同様の効果がある。製造
プロセス面では、打込みイオン種や熱処理条件等や工程
順を変更することができる。またゲートの多結晶シリコ
ンは、金属シリサイドと多結晶シリコンの二重構造（ポ
リサイド構造）に置き換えることも可能である。さらに
第３図に示す如く二層目の多結晶シリコン電極、配線を
アルミニウムシリサイド電極、配線に置き換えても同様
の効果が得られる。また上述の例ではＭＯ膜を真空スパ
ッタ法により全面に被着しているが、金属膜（Ｍｏ、Ｗ
、Ｔ＋ 、Ｔ−等）を選択ＣＶＤ法によシリコン基板上
（５１０，の形成していない領域）に形成する方法をと
っても同様の効果が得られる。また、シリサイド層の上
にシリサイドと同じ金属層があっても同様な効果が得ら
れる。
ングステン（Ｗ）、チタン（Ｔ＋ ）タンタル（Ｔ、）
などの高融点金属を使用しても同様の効果がある。製造
プロセス面では、打込みイオン種や熱処理条件等や工程
順を変更することができる。またゲートの多結晶シリコ
ンは、金属シリサイドと多結晶シリコンの二重構造（ポ
リサイド構造）に置き換えることも可能である。さらに
第３図に示す如く二層目の多結晶シリコン電極、配線を
アルミニウムシリサイド電極、配線に置き換えても同様
の効果が得られる。また上述の例ではＭＯ膜を真空スパ
ッタ法により全面に被着しているが、金属膜（Ｍｏ、Ｗ
、Ｔ＋ 、Ｔ−等）を選択ＣＶＤ法によシリコン基板上
（５１０，の形成していない領域）に形成する方法をと
っても同様の効果が得られる。また、シリサイド層の上
にシリサイドと同じ金属層があっても同様な効果が得ら
れる。
本発明によれば、２個の配線の各々と拡散層のコンタク
ト抵抗を下げると共に、両配線間も低抵抗層で結ばれて
いるので両配線間の抵抗が小さいという効果がある。従
って、デバイスの高速化が画れる。
ト抵抗を下げると共に、両配線間も低抵抗層で結ばれて
いるので両配線間の抵抗が小さいという効果がある。従
って、デバイスの高速化が画れる。
第１図（ａ）ないしくｋ）は、本発明による半導体装置
の製造方法の一実施例を示す工程図、第２図（ａ）。 Φ）はそれぞれ従来の半導体装置の一例を示す回路図、
および構成図、第３図は本発明による半導体装置の他の
実施例を示す構成図である。 １０・・・Ｐ型単結晶
シリコン、１１・・・ソース領域、１２・・・ドレイン
領域、２０・・・ゲート酸化膜、２１・・・ＬＯＣＯ８
酸化膜、２２・・・コンタクト用窓、２３・・・ｈｉ
ｏ膜、２４・・・ＭＯシリサイド層、２５・・・ＣＶＤ
酸化膜、３０・・・多結晶シリコン膜、３１．３２・・
・多結晶シリコン層（ゲート電極）、３３・・・多結晶
シリコン層、６１・・・アルミニウム１［極、６２・・
・バッジに一ジョン膜。
の製造方法の一実施例を示す工程図、第２図（ａ）。 Φ）はそれぞれ従来の半導体装置の一例を示す回路図、
および構成図、第３図は本発明による半導体装置の他の
実施例を示す構成図である。 １０・・・Ｐ型単結晶
シリコン、１１・・・ソース領域、１２・・・ドレイン
領域、２０・・・ゲート酸化膜、２１・・・ＬＯＣＯ８
酸化膜、２２・・・コンタクト用窓、２３・・・ｈｉ
ｏ膜、２４・・・ＭＯシリサイド層、２５・・・ＣＶＤ
酸化膜、３０・・・多結晶シリコン膜、３１．３２・・
・多結晶シリコン層（ゲート電極）、３３・・・多結晶
シリコン層、６１・・・アルミニウム１［極、６２・・
・バッジに一ジョン膜。
Claims (1)
- 【特許請求の範囲】 １、半導体基体の前記基板と異なる導電型の不純物拡散
領域内に設けられた一個電極用穴に少なくとも２ケの電
極が接続されており、かつ、その一方の電極が半導体基
体と同一主成分材料であるものにおいて、少なくとも両
者の電極と半導体基体との間に両者の電極を結ぶ如くシ
リサイド層が設けられていることを特徴とする半導体装
置。 ２、半導体装置は絶縁ゲート電界効果トランジスタを対
象とし、前記不純物拡散領域はソースまたはドレン領域
である特許請求の範囲第１項記載の半導体装置。 ３、半導体基体と同一主成分材料である前記電極は、他
の絶縁ゲート電界効果トランジスタのゲート電極となつ
ている特許請求の範囲第１項および第２項記載の半導体
装置。 ４、半導体基体の前記基板と異なる不純物拡散領域内に
設けられた電極穴に少なく共２ケの電極が接続されてお
り、かつ、その一方の電極が半導体基体と同一主成分材
料である半導体装置の製造方法に於いて、半導体基板上
に設けられた絶縁膜の一部に電極用穴を形成することに
より前記半導体基板表面を露出させる工程と、前記電極
用穴にシリサイド層を形成する工程と前記電極用穴を覆
う如く前記基板と同一主成分材料の第１の電極用被膜を
形成する工程と、前記被膜を選択的に除去して再度電極
用穴の一部を露出せしめると共に前記穴の他部に前記第
１の電極用被膜を残存せしめる工程と、前記電極用穴を
覆う如く第２の電極用被膜を形成する工程と、少なく共
前記電極用穴の他部に残存する如く前記第２の電極用被
膜を選択的に除去する工程とを有することを特徴とする
半導体装置の製造方法。 ５、半導体装置は絶縁ゲート電界効果トランジスタを対
象とし、前記不純物拡散領域はソースまたはドレイン領
域である特許請求の範囲第４項記載の半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251376A JPH0682681B2 (ja) | 1984-11-28 | 1984-11-28 | 半導体装置およびその製造方法 |
| DE8585113904T DE3572423D1 (en) | 1984-11-02 | 1985-10-31 | Semiconductor device having a polycrystalline silicon interconnection layer and method for its manufacture |
| EP85113904A EP0183995B1 (en) | 1984-11-02 | 1985-10-31 | Semiconductor device having a polycrystalline silicon interconnection layer and method for its manufacture |
| US07/184,370 US4901134A (en) | 1984-11-02 | 1988-04-21 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251376A JPH0682681B2 (ja) | 1984-11-28 | 1984-11-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61129863A true JPS61129863A (ja) | 1986-06-17 |
| JPH0682681B2 JPH0682681B2 (ja) | 1994-10-19 |
Family
ID=17221912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251376A Expired - Lifetime JPH0682681B2 (ja) | 1984-11-02 | 1984-11-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682681B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112066A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Laminated capacitive element |
| JPS5821861A (ja) * | 1981-07-31 | 1983-02-08 | Toshiba Corp | 半導体記憶装置 |
| JPS5947767A (ja) * | 1982-09-10 | 1984-03-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ形半導体素子 |
-
1984
- 1984-11-28 JP JP59251376A patent/JPH0682681B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112066A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Laminated capacitive element |
| JPS5821861A (ja) * | 1981-07-31 | 1983-02-08 | Toshiba Corp | 半導体記憶装置 |
| JPS5947767A (ja) * | 1982-09-10 | 1984-03-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ形半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682681B2 (ja) | 1994-10-19 |
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