JP2006100490A

JP2006100490A - 遮断素子及びその製造方法

Info

Publication number: JP2006100490A
Application number: JP2004283424A
Authority: JP
Inventors: Takanori Maki; 貴典眞木
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-09-29
Filing date: 2004-09-29
Publication date: 2006-04-13

Abstract

【課題】遮断素子の遮断電圧を所定の閾値に画定し、遮断素子の個々の特性のばらつきを抑制する。
【解決手段】半導体基板１０の表面上に延伸された線路部３０を含むポリシリコン２０と、ポリシリコン２０の両端にポリシリコン２０に連続して形成されたシリサイド２２と、を備える遮断素子によって上記課題を解決することができる。
【選択図】図１

Description

本発明は、半導体装置に組み込まれる遮断（ザッピング）素子及びその製造方法に関する。

半導体集積装置（ＩＣ）等の回路特性を調整する等の目的のために、所定の閾値より高い電圧を印加することによって切断される遮断（ザッピング）素子を組み込んでおく方法が用いられている。遮断素子を回路の配線の一部に組み込んでおくことによって、半導体集積装置を製造した後においても遮断素子に電圧を印加して切断することで回路の特性を調整することが可能となる。

図９及び図１０に、従来の遮断素子の構成を示す平面図及び断面図をそれぞれ示す。図１０は、図９におけるＡ−Ａに沿った断面図である。遮断素子は、半導体基板１０の表面上において平面上に細長く延伸された線路部を有するシリサイド１２を形成し、その両端にコンタクト領域１３を設けた構造を有する。遮断素子上には層間膜１５が形成されており、コンタクト領域１３上の層間膜１５にはコンタクトホール１４が形成されている。このコンタクトホール１４を介して、電極パッド（図示しない）がコンタクト領域１３と接続されている。

図１１に、遮断素子の製造工程を示す。第１の工程Ｓ１０では、半導体基板１０の表面上にポリシリコン１６が形成される。ポリシリコン１６は、既存のパターンニング技術及びエッチング技術等により、遮断素子のシリサイド１２となる形状にパターンニングされる。第２の工程Ｓ１２では、蒸着等の技術を用いてポリシリコン１６及び半導体基板１０の表面上に高融点金属膜１８が成膜される。第３の工程Ｓ１４では、ポリシリコン１６及び高融点金属膜１８が形成された半導体基板１０を加熱処理することによって自己整合的にポリシリコン１６のみをシリサイド化させる。第４の工程Ｓ１６では、不要な高融点金属膜１８が除去される。高融点金属膜１８の除去は、既存のエッチング技術を用いて行うことができる。この工程によって、半導体基板１０の表面上に遮断素子の形状を有するシリサイド１２が残留する。第５の工程Ｓ１８では、層間膜１５を形成し、既存の技術を用いてコンタクト領域１３上の層間膜１５にコンタクトホールを形成する。

特開２００４−１４６６１６号公報

上記従来の遮断素子では、両端の電極パッドに電圧を印加すると、コンタクト領域１３間の電圧Ｖが大きくなるにつれてシリサイド１２に流れる電流によってシリサイド１２が切断される。

ところが、上記従来の遮断素子では、図１２に示すように、電圧Ｖが大きくなるにつれて徐々にシリサイド１２が切断してしまう。従って、電流が遮断される遮断電圧Ｖｘが不確定となる問題を生じている。

また、複数の遮断素子を形成した際にも、遮断素子の各々において遮断電圧にばらつきを生ずる。一般的に回路特性の調整作業を簡素化するために遮断素子を切断する際には遮断素子に与える電圧を一定にして作業を行う。従って、それぞれの遮断素子を確実に切断するためには、最も高い遮断電圧となる遮断素子に合わせた高い電圧Ｖを与えなければならず、他の素子にも悪影響を及ぼすという問題を生ずる。

本発明は、上記従来技術の問題を鑑み、上記課題の少なくとも１つを解決すべく、遮断電圧が画定された遮断素子及びその製造方法を提供することを目的とする。

本発明は、半導体基板の表面上に形成される遮断素子であって、延伸された線路部を含む非シリサイド領域と、前記非シリサイド領域の両端に前記非シリサイド領域に連続して形成されたシリサイド領域と、を備えることを特徴とする。なお、非シリサイド領域はポリシリコンとすることが好適である。また、前記シリサイド領域を含むコンタクト領域をさらに備えても良い。

ここで、前記シリサイド領域と前記非シリサイド領域との境界ラインの幅Ｗ_intは前記線路部の幅Ｗ_minよりも幅広であることが好適である。これによって、遮断素子の遮断電圧Ｖｘを安定したものとすることができる。

また、本発明の遮断素子の製造方法は、前記半導体基板の表面上に延伸された線路部を含むポリシリコンを形成する第１の工程と、前記半導体基板及び前記ポリシリコンの表面上にシリサイド化ブロック層を形成する第２の工程と、前記ポリシリコンの両端部のシリサイド化領域の前記シリサイド化ブロック層を除去する第３の工程と、前記半導体基板、前記ポリシリコン及び前記シリサイド化ブロック層の表面上に高融点金属膜を形成する第４の工程と、加熱することによって前記ポリシリコンと前記高融点金属膜とを反応させてシリサイド化させる第５の工程と、シリサイド化されていない前記高融点金属膜を削除する第６の工程と、を備えることを特徴とする。

ここで、前記第１の工程では、前記ポリシリコンの両端部に前記線路部の幅Ｗ_minよりも幅広のコンタクト領域を形成し、前記第３の工程では、前記コンタクト領域の少なくとも一部の前記シリサイド化ブロック層を残すことが好適である。

本発明によれば、遮断素子の遮断電圧を所定の閾値に画定することができる。また、遮断素子の個々の特性のばらつきも抑制され、従来よりも低い電位差Ｖで回路特性の調整作業を行うことが可能となる。

本発明の実施の形態における遮断素子は、図１の平面図及び図２の断面図に示すような構造を有している。なお、図２は、図１の平面図におけるＢ−Ｂに沿った断面図である。

遮断素子は、半導体基板１０の表面上に形成される。半導体基板１０の表面上には、細長く延伸された線路部３０を含むポリシリコン２０と、その両端にポリシリコン２０と連続したシリサイド２２とが設けられる。コンタクト領域３２は、シリサイド２２を含む。すなわち、細長く形成された線路部３０を含む領域を残して、線路部３０よりも幅広に形成されたコンタクト領域３２の少なくとも一部をシリサイド化してシリサイド２２とした構造とする。

図３に、本実施の形態における遮断素子の製造工程を示す。以下、各工程について説明する。

第１の工程Ｓ２０では、半導体基板１０の表面上にポリシリコン２０が形成される。ポリシリコン２０は、既存のパターンニング技術及びエッチング技術等により、遮断素子の形状にパターンニングされる。なお、遮断素子の形状としては、図１に示す形状の他に、図４に示すような細長く形成された線路部３０から線路部よりも幅広に形成されたコンタクト領域３２へ接続部の幅が徐々に広くなるように接続されている形状等を採用しても良い。

第２の工程Ｓ２２では、ポリシリコン２０が形成された領域を含む半導体基板１０の表面上にシリサイド化ブロック層２４を形成する。シリサイド化ブロック層２４は、シリコン酸化膜、シリコン窒化膜、シリコンカーバイド等とすることができる。

第３の工程Ｓ２４では、シリサイド化ブロック層２４上にレジスト層２６が形成され、ポリシリコン２０が形成された領域のうちシリサイド化する領域のレジスト層２６を除去するパターンニングが行われる。レジスト層２６のパターンニングは既存のフォトリソグラフィ技術等を用いることができる。

第４の工程Ｓ２６では、パターンニングされたレジスト層２６をエッチング耐性膜として利用して、シリサイド化する領域に形成されたシリサイド化ブロック層２４をエッチングによって除去する。エッチング方法としては、ウエットエッチング、ＲＩＥ等を用いることができる。

第５の工程Ｓ２８では、レジスト層２６が除去される。レジスト層２６の除去には、既存のレジスト除去剤を用いた方法やアッシング等の技術を用いることができる。これによって、図５の平面図に示すように、ポリシリコン２０が形成された領域のうちシリサイド化しない領域上にはシリサイド化ブロック層２４が残され、シリサイド化する領域からシリサイド化ブロック層２４が除去される。

第６の工程Ｓ３０では、ポリシリコン２０、シリサイド化ブロック層２４及び半導体基板１０の表面上に高融点金属膜１８が成膜される。成膜には、既存の蒸着法やスパッタ法を用いることができる。なお、高融点金属膜１８は、加熱によりシリコンと合金化する金属、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）等、又はそれらの合金とすることが好ましい。

第７の工程Ｓ３２では、加熱処理を行うことによって高融点金属膜１８とポリシリコン２０とを反応させてシリサイド化を行う。このとき、ポリシリコン２０が形成された領域のうちシリサイド化ブロック層２４で覆われた領域ではポリシリコン２０はシリサイド化が進行しない。一方、ポリシリコン２０が形成された領域のうちシリサイド化ブロック層２４が除去された領域では高融点金属膜１８とポリシリコン２０との反応が進行し、ポリシリコン２０がシリサイド化されてシリサイド２２となる。

第８の工程Ｓ３４では、不要な高融点金属膜１８とシリサイド化ブロック層２４が除去される。高融点金属膜１８の除去は、選択エッチング等の既存のエッチング技術を用いて行うことができる。また、シリサイド化ブロック層２４の除去は、ウエットエッチング等の既存の技術を用いて行うことができる。以上の工程により、半導体基板１０の表面上にシリサイド２２の領域間にポリシリコン２０の領域を有する遮断素子の構成を得ることができる。

第９の工程Ｓ３６では、層間膜１５を形成し、コンタクト領域３２上の層間膜１５にコンタクトホール１４を形成する。このコンタクトホール１４を介して、電極パッド（図示しない）をコンタクト領域１３と接触するように形成する。電極パッドは、既存の蒸着技術やスパッタ技術を用いて形成することができる。なお、本実施の形態では、深さ方向にポリシリコン２０のすべてをシリサイド化してシリサイド２２としているが、ポリシリコン２２の表面付近のみをシリサイド化してシリサイドとポリシリコンの２層構造としても良い。

以上の工程により、本実施の形態における遮断素子を形成することができる。このように形成された遮断素子は、遮断素子の両端の電極パッドに電圧を印加した場合、図６に示すように、所定の遮断電圧Ｖｘを超えるとコンタクト間の導通が直ちに遮断される特性を示す。すなわち、遮断電圧Ｖｘを所定の値に画定することができる。

また、半導体装置内に複数の遮断素子を形成した際にも、遮断素子の各々において遮断電圧Ｖｘのばらつきが少なくなる。従って、回路特性の調整作業を行う際に遮断電圧Ｖｘよりも僅かに高い電圧を与えることで遮断素子を確実に切断できる。

なお、遮断素子の遮断電圧Ｖｘは、細長く形成された線路部の幅Ｗと長さＬとによって決まる。例えば、ポリシリコン２０で構成される線路部３０の長さＬを長くすると遮断電圧Ｖｘは高くなる。このように、幅Ｗと長さＬとを調整することによって、遮断素子の遮断電圧Ｖｘを所定の値に調整することができる。

また、遮断素子の遮断電圧Ｖｘは、シリサイド２２とポリシリコン２０との境界ライン長Ｗ_intが長いほど安定した値となる。従って、図７及び図８のように、細長く形成された線路部３０のみならず、線路部３０よりも幅広に形成されたコンタクト領域３２の一部にまでポリシリコン２０を延伸させた構成とすることが好ましい。

なお、以上の実施の形態において、延伸された線路部は直線的な形状のものを示したが、これに限定されるものではない。延伸された線路部は、両端に電圧を印加でき、導通を遮断するものであれば、１回以上折れ曲がっている形状でも良く、曲線部を含む形状でも良い。

本発明の実施の形態における遮断素子の構造を示す平面図である。本発明の実施の形態における遮断素子の構造を示す断面図である。本発明の実施の形態における遮断素子の製造工程を示すプロセス・フロー・チャートである。本発明の実施の形態における遮断素子の別例の構造を示す平面図である。本発明の実施の形態における遮断素子を製造時におけるシリサイド化ブロック層の形成位置を示す図である。本発明の実施の形態における遮断素子の遮断特性を示す図である。本発明の実施の形態における遮断素子の別例の構造を示す平面図である。本発明の実施の形態における遮断素子の別例の構造を示す平面図である。従来の遮断素子の構成を示す平面図である。従来の遮断素子の構成を示す断面図である。従来の遮断素子の製造工程を示すプロセス・フロー・チャートである。従来の遮断素子の遮断特性を示す図である。

符号の説明

１０半導体基板、１２シリサイド、１４コンタクトホール、１６ポリシリコン、１８高融点金属膜、２０ポリシリコン、２２シリサイド、２４シリサイド化ブロック層、２６レジスト層、３０線路部、３２コンタクト領域。

Claims

半導体基板の表面上に形成される遮断素子であって、
延伸された線路部を含む非シリサイド領域と、
前記非シリサイド領域の両端に前記非シリサイド領域に連続して形成されたシリサイド領域と、
を備えることを特徴とする遮断素子。
請求項１に記載の遮断素子において、
前記シリサイド領域を含むコンタクト領域をさらに備えることを特徴とする遮断素子。
請求項１又は２に記載の遮断素子において、
前記シリサイド領域と前記非シリサイド領域との境界ラインの幅Ｗ_intは前記線路部の幅Ｗ_minよりも幅広であることを特徴とする遮断素子。
半導体基板の表面上に形成される遮断素子の製造方法であって、
前記半導体基板の表面上に延伸された線路部を含むポリシリコンを形成する第１の工程と、
前記半導体基板及び前記ポリシリコンの表面上にシリサイド化ブロック層を形成する第２の工程と、
前記ポリシリコンの両端部のシリサイド化領域の前記シリサイド化ブロック層を除去する第３の工程と、
前記半導体基板、前記ポリシリコン及び前記シリサイド化ブロック層の表面上に高融点金属膜を形成する第４の工程と、
加熱することによって前記ポリシリコンと前記高融点金属膜とを反応させてシリサイド化させる第５の工程と、
シリサイド化されていない前記高融点金属膜を削除する第６の工程と、を備えることを特徴とする遮断素子の製造方法。