JP2005536053A - 金属酸化物を用いてデュアルゲートオキサイドデバイスを形成するための方法および形成されるデバイス - Google Patents

金属酸化物を用いてデュアルゲートオキサイドデバイスを形成するための方法および形成されるデバイス Download PDF

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Abstract

単一の高ｋ誘電体層、好適には金属酸化物を用いて、２つの異なるゲート誘電体膜厚を有する半導体デバイス（１０）が形成される。より厚い第１のゲート誘電体（１６）は、例えばＩ／Ｏ領域（２４）など、電圧要求がより高いデバイス領域に形成される。より薄い第２のゲート誘電体（２０）は、例えばコアデバイス領域（２２）など、電圧要求がより低いデバイス領域に形成される。第１および第２の誘電体は、好適にはシリコンジオキサイドまたはシリコンオキシナイトライドである。金属酸化物（２６）が両方の誘電体の上方に堆積されて、続いてゲート電極材料（２８）が堆積される。各トランジスタ用のゲート誘電体スタックを形成する際に、高品質のシリコンオキサイドまたはオキシナイトライド誘電体層と共に、単一の金属酸化物を使用することによって、金属酸化物と破壊または処理表面との間の種々の界面に関する問題が回避され得て、金属酸化物の選択的エッチングに関する問題が回避され得る。

Description

本発明は一般に半導体デバイスに関し、より詳細には、２つのゲート誘電体膜厚を有し、金属酸化物などの高ｋ誘電体材料を利用する半導体デバイスに関する。
集積回路の製造においては、同一の半導体基板またはウエハの上に、ゲート誘電体膜厚が異なるトランジスタを形成する必要が度々ある。例えば、入力／出力（Ｉ／Ｏ）デバイス用トランジスタは、例えば、コアロジック用トランジスタより、厚いゲート誘電体を必要とし得る。異なる膜厚に形成するための従来技術はＤＧＯ工程と称されているが、これはデュアルゲートオキサイドを表している。従来のＤＧＯ工程においては、「厚い」シリコンジオキサイド層（例えばＩ／Ｏデバイス用）が形成され、Ｉ／Ｏ領域の厚いシリコンジオキサイド層をマスクするために、レジストマスクが用いられる。厚いシリコンジオキサイド層は、その後、コアロジックデバイスが形成されるマスクされていない領域から、エッチングまたは他の方法で除去される。マスクが除去された後で、薄いシリコンジオキサイド層をコアロジックデバイス領域の上方に成長させる。ゲート電極材料は、典型的にはポリシリコンであるが、その後で基板の上方に堆積されて、この時点で基板には２つの異なる膜厚のゲート誘電体が含まれる。ゲート電極材料およびゲート誘電体は、その後でパターン形成およびエッチングされて、各トランジスタのゲート電極および酸化物スタックを形成する。
上述のＤＧＯ工程は、２つの異なるゲート誘電体膜厚を有するトランジスタ作製の製造可能かつ経済的な方法として、工業界において是認されている。しかしながらトランジスタ寸法が縮小するにつれて、半導体工業においては、金属酸化物などの高ｋ誘電体材料（すなわち、より高い誘電率を有する誘電体）で、従来のシリコンジオキサイドゲート誘電体を置き換える動きがある。しかし、シリコンジオキサイドで可能であるようには、金属酸化物をシリコン基板上で熱的に成長させることはできない。そのため、従来のＤＧＯ工程において、単にシリコンジオキサイドの代わりに金属酸化物を用いようと試みたとしても、異なる酸化物膜厚を形成するための複数の金属酸化物堆積に関する問題、および金属酸化物のエッチングに関する問題がある。したがって、金属酸化物または他の高ｋ誘電体材料を用いてデュアルゲート誘電体膜厚を達成することができる、半導体製造工程に対する需要がある。
本発明によって、単一の金属酸化物の堆積を用いて異なる膜厚の複数のゲート誘電体スタックを形成するデュアルゲート工程手順に、高ｋ誘電体材料、好適には金属酸化物が組み込まれる。本発明を用いて、その２つの異なる領域（例えば、コアロジック領域およびＩ／Ｏ領域）の間に、等価酸化膜厚（ＥＯＴ）において既に膜厚の差が与えられている基板の、調製された表面の上方に、金属酸化物が形成される。例えば、単一の金属酸化物層は、２つの異なる膜厚のシリコンジオキサイドまたはシリコンオキシナイトライドの上方に堆積される。したがって金属酸化物は、ゲート品質の表面が要求される、下に位置するシリコン基板に対して選択的にエッチングされる（これによって基板表面が破壊され得る）必要がない。また本発明を用いると、金属酸化物誘電体を用いる従来のＤＧＯ加工方法を用いて得られるような、破壊または他の方法で処理されたシリコン表面との界面とは対照的に、単一の金属酸化物層が高品質のシリコンジオキサイドまたはシリコンオキシナイ
トライド層との界面を形成する。したがって、本発明によって形成されたデバイスは、汚染または表面破壊の結果として生じる界面不整による性能低下、例えば電流リークなどの被害を受けない。
本発明は、添付の図面によって、参照が類似の要素を指すように実施例として図示されているが、添付の図面によって限定されるべきではない。
図面中の要素は簡潔性および明瞭性のために図示されており、必ずしも縮尺に応じて描かれていないことを、当業者は認める。例えば、本発明の実施態様の理解を進めるために、図面中の要素のうちの幾つかの寸法は、他の要素に比べて誇張され得る。
図１〜４を参照すると、本発明のある実施態様によって半導体デバイス１０が製作されている。図１に示されるように、半導体デバイス１０は半導体基板１２を有する。好適な実施態様においては、半導体基板１２は単結晶シリコン基板（時にはウエハとしてもまた参照される）であるが、代わりに他の半導体基板材料から形成されることも可能である。基板１２の内部には、形成される個々の異なるデバイスを電気的に分離する目的で、従来の手法を用いて、好適には浅いトレンチ分離領域であるトレンチ分離領域１４が形成される。トレンチ分離領域１４の形成後に、第１のゲート誘電体１６が基板１２の上方に形成される。第１のゲート誘電体１６は、好適にはシリコンジオキサイドまたはシリコンオキシナイトライドであり、かつ好適には従来実施されるところに従って、熱酸化によって形成される。ゲート誘電体１６の膜厚は、以下でさらに説明されるように、Ｉ／Ｏデバイス領域２４に形成されるデバイスの詳細なデバイス要求によって決定されるが、一般には３０〜５０オングストローム（３〜５ｎｍ）の範囲内にあるであろう。
第１のゲート誘電体１６の形成後、第１のゲート誘電体層の一部分をマスクするために、（フォト）レジストマスク１８が基板の上方に形成される。図１に示されるように、半導体デバイス１０は２つの異なるデバイス領域、すなわちコアデバイス領域２２およびＩ／Ｏデバイス領域２４を有する。動作時には、コアデバイス領域２２に形成されるデバイスは、例えばＩ／Ｏデバイスより低い電圧で動作する、より薄いゲート誘電体を必要とする。Ｉ／Ｏデバイス領域２４に形成されるＩ／Ｏデバイスは、Ｉ／Ｏ機能に必要とされる、より高い電圧に耐えることができる。したがって、少なくとも一部がより高い電圧のＩ／Ｏデバイス用のゲート誘電体の役割を果たす第１のゲート誘電体１６の部分を保護するために、レジストマスク１８が形成される。代わりに他の誘電体材料が第１のゲート誘電体１６に用いられてもよい。シリコンジオキサイドまたはシリコンオキシナイトライドは、それらの材料が工業的に理解されているため、高品質のゲート膜を形成する能力のため、およびブランケット堆積とエッチング工程とを必要とすることなく、選択成長法によって形成可能であることのため、有用な選択である。
図２に示されるように、その後で半導体デバイス１０はエッチングされて、コアデバイス領域２２において、第１のゲート誘電体１６の保護されていない部分が除去される。その後でレジストマスク１８が除去されて、コアデバイス領域２２内の基板１２の露出部分の上に、第２のゲート誘電体２０が形成される。好適な実施態様においては、第２のゲート誘電体２０もまたシリコンオキサイドまたはシリコンオキシナイトライドであるが、第１のゲート誘電体１６のように、他の材料が用いられることも可能である。この第２のゲート誘電体は、従来実施されるところに従って、熱酸化および化学酸化のうちの少なくとも１つによって形成されることが可能である。ゲート誘電体２０の膜厚もまた、以下でさらに説明されるように、コアデバイス領域２２に形成されるデバイスの詳細なデバイス要求によって決定されるが、一般には４〜１２オングストローム（０．４〜１．２ｎｍ）の範囲内にあるであろう。第２のゲート誘電体２０はそのように薄いため、熱酸化工程を用いて膜厚を充分に制御すること、すなわち充分な品質の酸化物を得ることは困難であり、
したがって化学酸化が有用であり得る。例えば、薄い誘電体は、オゾン水中で基板をリンスして薄い酸化物を成長させることによって、形成されてもよい。熱処理および化学処理の組合せもまた、第２の誘電体２０を形成するために用いられてよい。第２のゲート誘電体２０はまた、基板を大気または他の酸素含有環境に露出した結果として基板１２上に成長した自然酸化物であっても充分である。他の実施態様では、第２のゲート誘電体２０は、例えば原子層堆積法によって堆積されることが可能である。
第２のゲート誘電体２０を形成する間、第２のゲート誘電体２０を形成するために用いる技術によって、第１のゲート誘電体１６の膜厚は変化し得るので、第１のゲート誘電体１６の最初に堆積または成長した膜厚を、選択の際に考慮に入れておく必要がある。しかしながら、一般には、基板表面の熱または化学反応を通じて形成することによらずに第２のゲート誘電体２０が第１のゲート誘電体１６の上方に堆積されない限りは、第１のゲート誘電体１６の膜厚は有意に変化するとは予想されない。
２つの異なる膜厚のゲート誘電体が形成されたので、高ｋ誘電体（一般にはｋ＞４、好適にはｋ＞６、および最適にはｋ＞７である）が、半導体デバイス１０の上方に堆積される。好適な実施態様では、この高ｋ誘電体は、図３に示される金属酸化物２６などの金属酸化物である。金属酸化物２６に適切な材料は、好適には、ハフニウムオキサイド（ＨｆＯ２）、ハフニウムシリケート（ＨｆｘＳｉｙＯｚ）、またはランタンアルミネート（ＬａＡｌＯ３）を含有するが、ランタンオキサイド、ハフニウムアルミネート、ジルコニウムオキサイド、およびジルコニウムシリケート、および他の同様の材料もまた、適切な高ｋ誘電体であり得る。高ｋ誘電体層の膜厚は、基板の各領域（コア領域およびＩ／Ｏ領域）における詳細なデバイス要求によるであろうが、一般には、金属酸化物の膜厚は１５〜５０オングストローム（１．５〜５ｎｍ）の間にあると思われる。下に位置する第１のゲート誘電体１６および第２のゲート誘電体２０の膜厚もまた、高ｋ誘電体の膜厚の選択に影響を及ぼす。高ｋ誘電体の膜厚は、その等価酸化膜厚（ＥＯＴ）が、第１のゲート誘電体１６（Ｉ／Ｏデバイス誘電体）の膜厚または第２のゲート誘電体２０（コアデバイス誘電体）の膜厚のＥＯＴに加えられた時に、それぞれＩ／Ｏおよびコアデバイスに適切な全ＥＯＴを与えるように選択される必要がある。同様に、第１および第２のゲート誘電体の最初に堆積または成長させる膜厚を決定するために、この計算が用いられる必要がある。金属酸化物２６は単一のブランケット堆積時に堆積されるので、その膜厚は基板表面の全域で大きくは異ならず、したがって、第１および第２の誘電体の膜厚を「変数」として用いて、コアおよびＩ／Ｏデバイス用の最終的なＥＯＴを得る必要がある。
図３から明らかであるように、単一の金属酸化物層を用いるにもかかわらず、同一の基板上に異なるデバイス用の２つの異なるＥＯＴを得ることができる。従来のデュアルゲートオキサイド（ＤＧＯ）工程に金属酸化物を組み込もうとした場合には、コアデバイスおよびＩ／Ｏデバイス要求の両方を満たすには、２つの異なる膜厚の金属酸化物が要求されるであろう。同一の基板上に２つの異なる膜厚の金属酸化物を形成することに関する問題には、以下が含まれる。１）シリコン基板の上方で金属酸化物を一様にかつ選択的にエッチングすることの困難。２）金属酸化物とシリコン基板との間、およびＩ／Ｏデバイス領域の頂部に堆積された金属酸化物同士の間で高品質の界面を形成することの困難。本発明では、単一の金属酸化物堆積が用いられ、コアデバイス領域２２とＩ／Ｏデバイス領域２４との間にＥＯＴの差が既に与えられている基板の、調製された表面の上方に、金属酸化物が形成される。金属酸化物は、ゲート品質の表面が要求される、下に位置するシリコン基板に対して選択的にエッチングされる必要がない。また本発明を用いると、金属酸化物誘電体を用いる従来のＤＧＯ加工の結果として生じる、破壊または他の方法で処理されたシリコン表面とは対照的に、金属酸化物層が高品質のシリコンジオキサイドまたはシリコンオキシナイトライド層との界面を形成する。本発明の別の利点は、従来のＤＧＯ加工の結果として破壊または処理された金属酸化物層の上に、金属酸化物堆積を行わないことで
ある。
金属酸化物層２６が堆積された後、ゲート電極材料２８が金属酸化物の上方に堆積されて、半導体デバイス１０はパターン形成およびエッチングされて、図４に示されるようにゲートスタックを形成する。ゲート電極材料２８は、一般には導電性の（ドープされた）ポリシリコンまたは金属（例えば、チタンナイトライド）であり得る。好適には、Ｉ／Ｏおよびコアデバイス領域の両方にゲートスタックをパターン形成するために、同一のエッチングマスクが用いられるが、エッチング要求によっては、２つの領域の各々に１つずつ、２つのマスクを用いることがより好適であり得る。この時点で、従来の加工によって、トランジスタおよび集積回路形成（例えば、注入、スペーサ、層間誘電体、インタコネクト、およびパッシベーション形成）が完了する。
本発明の別の実施態様によって、同様の加工を用いてトリプルゲート酸化物（ＴＧＯ）デバイスを形成することが可能である。ある用途においては、コアおよびＩ／Ｏデバイスに加えて、さらに高電圧のデバイスが必要あり、したがって、３つの異なる膜厚のゲート誘電体が必要である。図５に示されるように、半導体デバイス５０は、それぞれ物理的な膜厚を増加する、ゲート誘電体５２，５４，５６を有する。ゲート誘電体５２はコアロジックデバイス用のゲート誘電体として働くことができる。ゲート誘電体５４はＩ／Ｏデバイス用のゲート誘電体として働くことができる。一方、ゲート誘電体５６は高電圧デバイス用のゲート誘電体として働くことができる。これらのゲート誘電体は、ゲート誘電体１６および２０にて図１〜２を参照して説明した方法と同様の手法にて形成され得る。異なるのは、形成される第１の誘電体層は（例えば、最高電圧のデバイス用に）必要とされる最も厚い誘電体であること、および、コアデバイスに必要とされる最も薄い誘電体を形成する前に、中間の膜厚のゲート誘電体（例えば、Ｉ／Ｏデバイス用）が形成されることである。これは、以下によって達成される。１）高電圧デバイスが形成される領域において、最も厚い誘電体をマスクする。２）コアデバイスおよびＩ／Ｏデバイス領域において、この（最も厚い）誘電体をエッチングする。３）コアデバイス領域およびＩ／Ｏデバイス領域の両方において、Ｉ／Ｏデバイス用のゲート誘電体を形成する。４）Ｉ／Ｏおよび高電圧デバイス領域において、Ｉ／Ｏゲート誘電体および最も厚い誘電体をマスクする。５）コアデバイス領域において、Ｉ／Ｏ誘電体をエッチングする。６）コアデバイスのゲート誘電体を形成する。３つの異なるＥＯＴを形成後、金属酸化物など単一の高ｋ誘電体が基板の上方に堆積されて、先に図３〜４を参照して説明したように加工は継続する。
さらに別の実施態様では、本発明による工程には、単一の金属酸化物層とは対照的に、金属酸化物スタックが含まれる。図６に示されるように、半導体デバイス６０は、先に図１〜２を参照して説明したように、２つの異なるＥＯＴを有して製作される。その後、第１の金属酸化物層６２が基板の上方にブランケット堆積されるのに続いて、第２の金属酸化物層６４がブランケット堆積される。好適な実施態様においては、２つの金属酸化物層は異なる材料からなる。２つの異なる金属酸化物を用いる利点の１つは、層内の結晶粒界が不整合になって、トランジスタにおける電流リークを減少できることである。２つの異なる材料を用いる別の理由は、ある材料がゲート誘電体として適切な特性を有していても、上方に位置するゲート電極を形成するために用いられる材料と適合しない場合があるためである。したがって、第２の金属酸化物は、ゲート電極と適合するように選択されることができる。ある実施態様では、第１の金属酸化物層はジルコニウムオキサイド（ＺｒＯ２）またはハフニウムオキサイド（ＨｆＯ２）であり、第２の金属酸化物はアルミナ（Ａｌ２Ｏ３）である。ポリシリコンゲート電極材料を用いる時には、アルミナがポリシリコンとハフニウムオキサイドまたはジルコニウムオキサイドとの間の適合性を幾らか解決し得る。一般には、第２のまたは頂部の金属酸化物層は、トランジスタのバルクゲート誘電体としてではなくキャップ層として主に用いられるために、第１の金属酸化物層より薄いであろう。金属ゲート電極はまた、バルク誘電体材料の上方でキャップ層において使用さ
れても有益である。
上述の明細において、本発明は詳細な実施態様を参照して説明されている。しかしながら、続く特許請求の範囲に述べられている本発明の範囲から逸脱することなく、種々の修正および変更が可能であることを、当業者は認めるであろう。例えば、本発明は異なるゲート誘電体膜厚を有するコアロジックデバイスおよびＩ／Ｏデバイスを形成するものとして説明されているが、本発明は、異なるゲート誘電体膜厚を有するまたは必要とする任意の２つのデバイスに関して用いられることが可能である。したがって、明細書および図面は、限定的な意味ではなくむしろ例証的な意味であると見なされるべきであり、そのような修正は全て本発明の範囲内に含まれることが意図される。
詳細な実施態様に関して、利益、他の利点、および問題に対する解決法を上に説明した。しかしながら、利益、利点、問題に対する解決法、および、任意の利益、利点、または解決法を生じて、より明白とし得るまたは明白になり得る任意の要素は、任意または全ての請求項において、決定的な、必須の、または不可欠な特徴すなわち要素として構成されるものではない。本明細書中では、「含む」、「含んでいる」またはこれらの語の他の任意の変化形では、一連の要素を含む工程、方法、物品、または装置が、それらの要素のみを含むのではなく、明白には挙げられていない他の要素、すなわち、そのような工程、方法、物品、または装置に固有の他の要素を含み得るという、比限定的な包含を保護することを意図している。
本発明の一実施態様によって加工される、２つのゲート誘電体膜厚（例えば、コアデバイス用およびＩ／Ｏデバイス用）を有するように形成された半導体デバイスの部分的な断面図。 本発明の一実施態様によって加工される、２つのゲート誘電体膜厚（例えば、コアデバイス用およびＩ／Ｏデバイス用）を有するように形成された半導体デバイスの部分的な断面図。 本発明の一実施態様によって加工される、２つのゲート誘電体膜厚（例えば、コアデバイス用およびＩ／Ｏデバイス用）を有するように形成された半導体デバイスの部分的な断面図。 本発明の一実施態様によって加工される、２つのゲート誘電体膜厚（例えば、コアデバイス用およびＩ／Ｏデバイス用）を有するように形成された半導体デバイスの部分的な断面図。 ３つの異なるゲート誘電体膜厚が形成される本発明の別の実施態様によって形成された半導体デバイスの部分的な断面図。 単一の金属酸化物層ではなく金属酸化物のスタックが、形成される各々の型のデバイス（例えば、コアデバイスおよびＩ／Ｏデバイスの両方）用のゲート誘電体部分として用いられる、本発明のさらに別の実施態様によって形成された半導体デバイスの部分的な断面図。

Claims (21)

  1. 半導体デバイスを形成するための方法において、
    半導体基板を設ける工程と、
    前記半導体基板の上方に位置する第１のゲート誘電体層を形成する工程と、
    前記第１のゲート誘電体層の、前記半導体基板の第１の領域の上方に位置する部分を除去する工程と、
    前記半導体基板の前記第１の領域の上方に位置する第２のゲート誘電体層を形成する工程と、
    前記第１のゲート誘電体層および前記第２のゲート誘電体層の上方に位置する金属酸化物層を形成する工程とを備える方法。
  2. 請求項１に記載の方法において、前記第１のゲート誘電体層は、シリコンオキサイドおよびシリコンオキシナイトライドからなる群から選択される材料を含有する方法。
  3. 請求項１に記載の方法において、前記第２のゲート誘電体層は、シリコンオキサイドおよびシリコンオキシナイトライドからなる群から選択される材料を含有する方法。
  4. 請求項１に記載の方法において、前記金属酸化物層は、ハフニウムジオキサイド、ハフニウムシリケート、およびランタンアルミネートからなる群から選択される材料を含有する方法。
  5. 請求項１に記載の方法において、
    前記金属酸化物層の上方に位置するゲート層を形成する工程と、
    第１のゲート電極スタックおよび第２のゲート電極スタックを形成するために、前記ゲート層、金属酸化物層、第１のゲート誘電体層、および第２のゲート誘電体層をパターン形成する工程とを、さらに備える方法。
  6. 請求項５に記載の方法において、前記第１のゲート電極スタックはコアロジックデバイスに用いられ、かつ前記第２のゲート電極スタックはＩ／Ｏデバイスに用いられる方法。
  7. 請求項１に記載の方法において、
    前記第２のゲート誘電体層の、前記半導体基板の第２の領域の上方に位置する部分を除去する工程と、
    前記半導体基板の前記第２の領域の上方に位置する第３のゲート誘電体層を形成する工程とをさらに備え、
    前記金属酸化物層を形成する工程は、前記第１のゲート誘電体層、前記第２のゲート誘電体層、および前記第３のゲート誘電体層の上方に位置する前記金属酸化物層を形成する工程を含む方法。
  8. 請求項１に記載の方法において、前記第１の誘電体層および前記第２の誘電体層は、異なる膜厚を有する方法。
  9. 半導体デバイスを形成するための方法において、
    半導体基板を設ける工程と、
    前記半導体基板の上方に位置する第１の誘電体材料を形成する工程であって、前記半導体基板の第１の領域の上方に位置する前記第１の誘電体材料の第１の部分は第１の膜厚を有し、かつ前記半導体基板の第２の領域の上方に位置する前記第１の誘電体材料の第２の部分は前記第１の膜厚とは異なる第２の膜厚を有する、第１の誘電体材料を形成する工程と、
    前記第１の誘電体材料の上方に位置する高ｋ誘電体層を形成する工程と、
    前記高ｋ誘電体層の上方に位置するゲート層を形成する工程と、
    前記半導体基板の前記第１の領域内の第１のデバイスのゲートおよび前記半導体基板の前記第２の領域内の第２のデバイスのゲートを形成するために、前記ゲート層および前記高ｋ誘電体層をパターン形成する工程とを備える方法。
  10. 請求項９に記載の方法において、前記第１の誘電体材料は、シリコンジオキサイドおよびシリコンオキシナイトライドからなる群から選択される材料を含有する方法。
  11. 請求項９に記載の方法において、前記高ｋ誘電体層は金属酸化物を含有する方法。
  12. 請求項１１に記載の方法において、前記金属酸化物は、ハフニウムジオキサイド、ハフニウムシリケート、およびランタンアルミネートからなる群から選択される材料を含有する方法。
  13. 半導体デバイスにおいて、
    半導体基板の上方に位置する第１のデバイスと、
    前記第１のデバイスから間隔を置いて配置された、前記半導体基板の上方に位置する第２のデバイスとを有し、
    前記第１のデバイスは、前記半導体基板の上方に位置し、かつ第１の膜厚を有する第１の誘電体と、前記第１の誘電体の上方に位置する第１の金属酸化物とを有し、
    前記第２のデバイスは、前記半導体基板の上方に位置し、かつ前記第１の膜厚とは異なる第２の膜厚を有する第２の誘電体と、前記第２の誘電体の上方に位置する第２の金属酸化物とを有する半導体デバイス。
  14. 請求項１３に記載の半導体デバイスにおいて、前記第１の金属酸化物の上方に位置する第１のゲートと、前記第２の金属酸化物の上方に位置する第２のゲートとをさらに有する半導体デバイス。
  15. 請求項１４に記載の半導体デバイスにおいて、前記第１のゲートおよび前記第２のゲートの各々は金属を含有する半導体デバイス。
  16. 請求項１４に記載の半導体デバイスにおいて、前記第１のゲートおよび前記第２のゲートの各々はポリシリコンを含有する半導体デバイス。
  17. 請求項１６に記載の半導体デバイスにおいて、前記第１の金属酸化物の上方に位置し、かつ前記第１のゲートの下に位置する第３の誘電体と、前記第２の金属酸化物の上方に位置し、かつ前記第２のゲートの下に位置する第４の誘電体とを、さらに有する半導体デバイス。
  18. 請求項１４に記載の半導体デバイスにおいて、前記第１の誘電体および前記第２の誘電体の各々は、シリコンオキサイドおよびシリコンオキシナイトライドからなる群から選択される材料を含有する半導体デバイス。
  19. 請求項１４に記載の半導体デバイスにおいて、前記第１の金属酸化物および前記第２の金属酸化物は、同一の金属酸化物を含有する半導体デバイス。
  20. 請求項１９に記載の半導体デバイスにおいて、前記第１の金属酸化物および前記第２の金属酸化物は、同一の膜厚を有する半導体デバイス。
  21. 請求項１９に記載の半導体デバイスにおいて、前記第１の金属酸化物および前記第２の金属酸化物の各々は、ハフニウムジオキサイド、ハフニウムシリケート、およびランタンアルミネートからなる群から選択される材料を含有する半導体デバイス。
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