JPH04111445A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04111445A JPH04111445A JP2231517A JP23151790A JPH04111445A JP H04111445 A JPH04111445 A JP H04111445A JP 2231517 A JP2231517 A JP 2231517A JP 23151790 A JP23151790 A JP 23151790A JP H04111445 A JPH04111445 A JP H04111445A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- silicon oxide
- gate electrode
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 238000001312 dry etching Methods 0.000 claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 58
- 229920005591 polysilicon Polymers 0.000 abstract description 57
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 47
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 47
- 238000005530 etching Methods 0.000 abstract description 19
- 238000000034 method Methods 0.000 abstract description 15
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 20
- 239000000428 dust Substances 0.000 description 12
- 239000000758 substrate Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関し、
全面に堆積したポリシリコン膜をドライエツチングして
ゲート電極を形成する際、フィールド酸化膜上のシリコ
ン酸化膜段差部にゴミの原因となるエツチング残を残さ
ないようにすることができ、このエツチング残によるゴ
ミに起因する歩留り低下や性能劣化を防ぐことができ、
かつ半導体装置の製造のコストダウンを行うことができ
る半導体装置の製造方法を提供することを目的とし、下
地の股上に段差部を有する膜を形成する工程と、該段差
部を有する膜を覆うように導電性膜を形成する工程と、
該導電性膜上にゲート電極または配線層形成用の第１の
マスクを形成するとともに、少な（とも該膜段差部に対
応する該導電性膜上に第２のマスクを形成する工程と、
該第１、第２マスクを用い、該導電性膜をドライエツチ
ングしてゲート電極または配線層を形成するとともに、
酸膜の段差部に該導電性膜を残す工程と、該第１、第２
のマスクを除去する工程とを含むように構成する。
ゲート電極を形成する際、フィールド酸化膜上のシリコ
ン酸化膜段差部にゴミの原因となるエツチング残を残さ
ないようにすることができ、このエツチング残によるゴ
ミに起因する歩留り低下や性能劣化を防ぐことができ、
かつ半導体装置の製造のコストダウンを行うことができ
る半導体装置の製造方法を提供することを目的とし、下
地の股上に段差部を有する膜を形成する工程と、該段差
部を有する膜を覆うように導電性膜を形成する工程と、
該導電性膜上にゲート電極または配線層形成用の第１の
マスクを形成するとともに、少な（とも該膜段差部に対
応する該導電性膜上に第２のマスクを形成する工程と、
該第１、第２マスクを用い、該導電性膜をドライエツチ
ングしてゲート電極または配線層を形成するとともに、
酸膜の段差部に該導電性膜を残す工程と、該第１、第２
のマスクを除去する工程とを含むように構成する。
本発明は、ＬＳＩ、特にトレンチアイソレーションを用
いる半導体装置の製造方法に関する近時、全面に堆積し
たポリシリコン膜をエツチングしてゲート電極を形成す
る際、フィールド酸化膜上のシリコン酸化膜段差部にゴ
ミの原因となるエツチング残を残さないようにすること
ができ、このエツチング残によるゴミに起因する歩留り
低下や性能劣化を防ぐことができ、かつ半導体装置のコ
ストダウンを行うことができる半導体装置の製造方法が
要求されている。
いる半導体装置の製造方法に関する近時、全面に堆積し
たポリシリコン膜をエツチングしてゲート電極を形成す
る際、フィールド酸化膜上のシリコン酸化膜段差部にゴ
ミの原因となるエツチング残を残さないようにすること
ができ、このエツチング残によるゴミに起因する歩留り
低下や性能劣化を防ぐことができ、かつ半導体装置のコ
ストダウンを行うことができる半導体装置の製造方法が
要求されている。
第３図および第４図は従来の半導体装置の製造方法を説
明する図であり、第３図は従来例のｓ。
明する図であり、第３図は従来例のｓ。
Ｉとトレンチ構造を用いてデジタル部とアナログ部を分
離した構造を示す断面図、第４図は従来例の製造方法を
説明する図である。これらの図において、３１はＳｉ等
からなる基板、３２はＳｉｎ、等からなる絶縁層、３３
はＳｉ等からなる半導体層、３４はトレンチ、３５は５
ｉＯｚ等からなるシリコン酸化膜、３６はトレンチ３４
内に埋め込まれたポリシリコン膜、３７はＳｉｎ、等か
らなるフィールド酸化膜、３８はポリシリコン膜３６が
酸化され形成されたＳｉｎ、等からなるシリコン酸化膜
、３９は５ｉＯ８等からなるゲート酸化膜、４０はポリ
Ｓｔ等からなるゲート電極、４１はソース／ドレイン拡
散層、４２はアナログ部、４３はデジタル部、４４はＳ
ｉＯ□等からなるシリコン酸化膜、４５はＳｉ、Ｎ４等
からなるシリコン窒化膜、４６は結晶欠陥、４７．４８
はＳｉｎ！等からなるシリコン酸化膜、４９はＰＳＣ等
からなる層間絶縁膜、５０は層間絶縁膜４９およびシリ
コン酸化Ｗ４４８に形成されたコンタクトホール、５１
はＡ１．等からなる配線層である。
離した構造を示す断面図、第４図は従来例の製造方法を
説明する図である。これらの図において、３１はＳｉ等
からなる基板、３２はＳｉｎ、等からなる絶縁層、３３
はＳｉ等からなる半導体層、３４はトレンチ、３５は５
ｉＯｚ等からなるシリコン酸化膜、３６はトレンチ３４
内に埋め込まれたポリシリコン膜、３７はＳｉｎ、等か
らなるフィールド酸化膜、３８はポリシリコン膜３６が
酸化され形成されたＳｉｎ、等からなるシリコン酸化膜
、３９は５ｉＯ８等からなるゲート酸化膜、４０はポリ
Ｓｔ等からなるゲート電極、４１はソース／ドレイン拡
散層、４２はアナログ部、４３はデジタル部、４４はＳ
ｉＯ□等からなるシリコン酸化膜、４５はＳｉ、Ｎ４等
からなるシリコン窒化膜、４６は結晶欠陥、４７．４８
はＳｉｎ！等からなるシリコン酸化膜、４９はＰＳＣ等
からなる層間絶縁膜、５０は層間絶縁膜４９およびシリ
コン酸化Ｗ４４８に形成されたコンタクトホール、５１
はＡ１．等からなる配線層である。
従来、アナログ−デジタル混載のＬＳＩ（特にＭＯ３Ｌ
ＳＩ）においては、第３図に示すように、アナログ部４
２へのノイズを防ぐためにアナログ部４２とデジタル部
４３をトレンチ３４を用いたアイソレーション法によっ
て分離することが行われており、Ｓ Ｏ１（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎ５ｕｌｔｅｒ）等の誘電体上の半導体
基板とを組み合わせれば、完全分離することも可能とな
る。
ＳＩ）においては、第３図に示すように、アナログ部４
２へのノイズを防ぐためにアナログ部４２とデジタル部
４３をトレンチ３４を用いたアイソレーション法によっ
て分離することが行われており、Ｓ Ｏ１（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎ５ｕｌｔｅｒ）等の誘電体上の半導体
基板とを組み合わせれば、完全分離することも可能とな
る。
この場合、トレンチ３４内部への埋め込み物質は、カバ
レンジの良好なポリシリコンが一般的に用いられている
が、ポリシリコンは半導体であるため、通常は酸化処理
を行い、トレンチ３４内のポリシリコン膜３６と配線Ｎ
５１とのショートを防いでいる。
レンジの良好なポリシリコンが一般的に用いられている
が、ポリシリコンは半導体であるため、通常は酸化処理
を行い、トレンチ３４内のポリシリコン膜３６と配線Ｎ
５１とのショートを防いでいる。
しかしながら、この酸化処理のストレスにより、第４図
（ａ）、（ｂ）に示すように、半導体層３３に結晶欠陥
４６が生じ易いため、例えば、第４図（Ｃ）に示すよう
に、ポリシリコン膜３６を酸化せずに気相成長法によっ
てポリシリコンＩ！３６上にシリコン酸化膜４７を形成
したり、また、第４図（ｄ）に示すように、トレンチ３
４内のみにポリシリコン膜３６を残すのではなく、トレ
ンチ３４上部にパッドを設ける形でポリシリコン膜３６
を形成し、酸化時にトレンチ３４内部のポリシリコンま
で酸化させないように表面部分のみ酸化したりすること
により、半導体層３３内へのストレスを防ぎ、半導体層
３３内に結晶欠陥４６を生じ難くさせることができる。
（ａ）、（ｂ）に示すように、半導体層３３に結晶欠陥
４６が生じ易いため、例えば、第４図（Ｃ）に示すよう
に、ポリシリコン膜３６を酸化せずに気相成長法によっ
てポリシリコンＩ！３６上にシリコン酸化膜４７を形成
したり、また、第４図（ｄ）に示すように、トレンチ３
４内のみにポリシリコン膜３６を残すのではなく、トレ
ンチ３４上部にパッドを設ける形でポリシリコン膜３６
を形成し、酸化時にトレンチ３４内部のポリシリコンま
で酸化させないように表面部分のみ酸化したりすること
により、半導体層３３内へのストレスを防ぎ、半導体層
３３内に結晶欠陥４６を生じ難くさせることができる。
また、このトレンチ３４内のポリシリコン膜３６が電極
として作用して素子特性を劣化させることがあるため、
第４図（ｅ）に示すように、このパッドのシリコン酸化
膜４８を配線層５１とのコンタクト用に用いることによ
り電位を与えられるようにすることができる。
として作用して素子特性を劣化させることがあるため、
第４図（ｅ）に示すように、このパッドのシリコン酸化
膜４８を配線層５１とのコンタクト用に用いることによ
り電位を与えられるようにすることができる。
しかしながら、上記した第４図（ｄ）、（ｅ）に示す従
来の半導体装置の製造方法では、第５図（ａ）に示すよ
うに、全面に堆積したポリシリコン膜をドライエツチン
グしてゲート電極４０を形成する際、フィールド酸化膜
３７上のポリシリコン膜３６を酸化して形成したシリコ
ン酸化膜４８段差部に、ゲート材料としてのポリシリコ
ン膜がエツチング残５２として残ってしまい、このポリ
シリコンからなるエツチング残５２が後工程でリフトオ
フされてゴミとなり、歩留り低下や性能劣化を引き起こ
すという問題があった。ここで、ドライエツチングして
いるのは特に微細なゲート電極４０パターンを形成する
のに有利であるからである。
来の半導体装置の製造方法では、第５図（ａ）に示すよ
うに、全面に堆積したポリシリコン膜をドライエツチン
グしてゲート電極４０を形成する際、フィールド酸化膜
３７上のポリシリコン膜３６を酸化して形成したシリコ
ン酸化膜４８段差部に、ゲート材料としてのポリシリコ
ン膜がエツチング残５２として残ってしまい、このポリ
シリコンからなるエツチング残５２が後工程でリフトオ
フされてゴミとなり、歩留り低下や性能劣化を引き起こ
すという問題があった。ここで、ドライエツチングして
いるのは特に微細なゲート電極４０パターンを形成する
のに有利であるからである。
なお、このようにゴミとなるエツチング残が生じるとい
う問題は第４図（Ｃ）に示す如くポリシリコン膜３６上
にＣＶＤ法によりシリコン酸化膜４７を形成した場合も
同じように生じる。
う問題は第４図（Ｃ）に示す如くポリシリコン膜３６上
にＣＶＤ法によりシリコン酸化膜４７を形成した場合も
同じように生じる。
この問題を解決する従来技術としては、第５図（ｂ）に
示すように、この段差部のみを開は他の部分を覆うレジ
ストマスク５３を用いて、シリコン酸化膜４８段差部の
ポリシリコンからなるエツチング残５２を等方性エツチ
ャーを用いて除去する方法が採られていた。
示すように、この段差部のみを開は他の部分を覆うレジ
ストマスク５３を用いて、シリコン酸化膜４８段差部の
ポリシリコンからなるエツチング残５２を等方性エツチ
ャーを用いて除去する方法が採られていた。
しかしながら、この従来の製造方法ではレジストマスク
５３が１層増え半導体装置の製造コストが増加するとい
う問題があった。
５３が１層増え半導体装置の製造コストが増加するとい
う問題があった。
そこで、本発明は、全面に堆積したポリシリコン膜をド
ライエツチングしてゲート電極を形成する際、フィール
ド酸化膜上のシリコン酸化膜段差部にゴミの原因となる
エツチング残を残さないようにすることができ、このエ
ツチング残によるゴミに起因する歩留り低下や性能劣化
を防ぐことができ、かつ半導体装置の製造のコストダウ
ンを行うことができる半導体装置の製造方法を提供する
ことを目的としている。
ライエツチングしてゲート電極を形成する際、フィール
ド酸化膜上のシリコン酸化膜段差部にゴミの原因となる
エツチング残を残さないようにすることができ、このエ
ツチング残によるゴミに起因する歩留り低下や性能劣化
を防ぐことができ、かつ半導体装置の製造のコストダウ
ンを行うことができる半導体装置の製造方法を提供する
ことを目的としている。
本発明による半導体装置の製造方法は上記目的達成のた
め、下地の膜上に段差部を有する膜を形成する工程と、
該段差部を有する膜を覆うように導電性膜を形成する工
程と、該導電性膜上にゲート電極または配線層形成用の
第１のマスクを形成するとともに、少なくとも該膜段差
部に対応する該導電性膜上に第２のマスクを形成する工
程と、該第１、第２マスクを用い、該導電性膜をドライ
エツチングしてゲート電極または配線層を形成するとと
せに、酸膜の段差部に該導電性膜を残す工程と、該第１
、第２のマスクを除去する工程とを含むものである。
め、下地の膜上に段差部を有する膜を形成する工程と、
該段差部を有する膜を覆うように導電性膜を形成する工
程と、該導電性膜上にゲート電極または配線層形成用の
第１のマスクを形成するとともに、少なくとも該膜段差
部に対応する該導電性膜上に第２のマスクを形成する工
程と、該第１、第２マスクを用い、該導電性膜をドライ
エツチングしてゲート電極または配線層を形成するとと
せに、酸膜の段差部に該導電性膜を残す工程と、該第１
、第２のマスクを除去する工程とを含むものである。
本発明では、第１図に示すように、ポリシリコン膜１４
をドライエツチングしてゲート電極１４ａを形成する際
、シリコン酸化膜１１段差部１２のポリシリコン膜１４
を覆うようにレジストマスク１５ｂで保護しているため
、従来のゲート電極形成用のレジストマスクのみでドラ
イエツチングする場合よりもシリコン酸化膜１１段差部
１２のポリシリコン膜１４をドライエツチングの際のプ
ラズマに曝されないようにすることができる。
をドライエツチングしてゲート電極１４ａを形成する際
、シリコン酸化膜１１段差部１２のポリシリコン膜１４
を覆うようにレジストマスク１５ｂで保護しているため
、従来のゲート電極形成用のレジストマスクのみでドラ
イエツチングする場合よりもシリコン酸化膜１１段差部
１２のポリシリコン膜１４をドライエツチングの際のプ
ラズマに曝されないようにすることができる。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る半導体装置の製造方法の一実施例
を説明する図であり、第１図において、１はＳｉ等から
なる基板、２はＳｉｎ、等からなるシリコン酸化膜、３
はＳｉ、Ｎ、等からなるシリコン窒化膜、４はシリコン
窒化膜３に形成された開口部、５はＳｉｎ、等からなる
フィールド酸化膜、６はＳ ｉ ０ｘ（Ｐ Ｓ Ｇでも
よい）等からなるシリコン酸化膜、７はシリコン酸化膜
６及びフィールド酸化膜５に形成された開口部、８は基
板１に形成されたトレンチ、９はＳｉｎｇ等からなるシ
リコン酸化膜、１０ａ、１０ｂはポリシリコン膜、１１
はＳｉＯ□等からなるシリコン酸化膜、１２はフィール
ド酸化膜５とシリコン酸化膜１１間に生じる段差、１３
はＳｉｎ、等からなるゲート酸化膜、１４はポリシリコ
ン膜、１４ａはポリＳｔ等からなるゲート電極、１５ａ
、１５ｂはレジストマスクである。
を説明する図であり、第１図において、１はＳｉ等から
なる基板、２はＳｉｎ、等からなるシリコン酸化膜、３
はＳｉ、Ｎ、等からなるシリコン窒化膜、４はシリコン
窒化膜３に形成された開口部、５はＳｉｎ、等からなる
フィールド酸化膜、６はＳ ｉ ０ｘ（Ｐ Ｓ Ｇでも
よい）等からなるシリコン酸化膜、７はシリコン酸化膜
６及びフィールド酸化膜５に形成された開口部、８は基
板１に形成されたトレンチ、９はＳｉｎｇ等からなるシ
リコン酸化膜、１０ａ、１０ｂはポリシリコン膜、１１
はＳｉＯ□等からなるシリコン酸化膜、１２はフィール
ド酸化膜５とシリコン酸化膜１１間に生じる段差、１３
はＳｉｎ、等からなるゲート酸化膜、１４はポリシリコ
ン膜、１４ａはポリＳｔ等からなるゲート電極、１５ａ
、１５ｂはレジストマスクである。
次に、その製造方法について説明する。
まず、第１図（ａ）に示すように、例えば熱酸化により
基板１を酸化して膜厚が例えば５００人のシリコン酸化
膜２を形成した後、例えばＣＶＤ法によりシリコン酸化
膜２上に５ｉｓＮ４を堆積して膜厚が例えば１５００人
のシリコン窒化膜３を形成する０次いで、例えばＲＩＥ
によりシリコン窒化膜３を選択的にエツチングしてフィ
ールド酸化膜形成用の開口部４を形成した後、ＬＯＧＯ
３によりシリコン窒化膜３をマスクとして開口部４を介
して基板１を選択酸化して膜厚が例えば８０００人のフ
ィールド酸化膜５を形成する。
基板１を酸化して膜厚が例えば５００人のシリコン酸化
膜２を形成した後、例えばＣＶＤ法によりシリコン酸化
膜２上に５ｉｓＮ４を堆積して膜厚が例えば１５００人
のシリコン窒化膜３を形成する０次いで、例えばＲＩＥ
によりシリコン窒化膜３を選択的にエツチングしてフィ
ールド酸化膜形成用の開口部４を形成した後、ＬＯＧＯ
３によりシリコン窒化膜３をマスクとして開口部４を介
して基板１を選択酸化して膜厚が例えば８０００人のフ
ィールド酸化膜５を形成する。
次に、第１図（ｂ）に示すように、例えばＣＶＤ法によ
り全面にＳｉｎ、を堆積して膜厚が例えば８０００人の
絶縁膜６を形成し、レジストマスク（図示せず）を用い
て絶縁膜６およびフィールド酸化膜５を選択的にエツチ
ングして開口部７を形成するとともに、開口部７内に基
板１を露出させ、レジストマスクを除去した後、例えば
ＲＩＥにより絶縁膜６をマスクとして開口部７内の基板
１をエツチングして幅が例えば１．２μｍで深さが例え
ば４μｍのトレンチ８を形成する。
り全面にＳｉｎ、を堆積して膜厚が例えば８０００人の
絶縁膜６を形成し、レジストマスク（図示せず）を用い
て絶縁膜６およびフィールド酸化膜５を選択的にエツチ
ングして開口部７を形成するとともに、開口部７内に基
板１を露出させ、レジストマスクを除去した後、例えば
ＲＩＥにより絶縁膜６をマスクとして開口部７内の基板
１をエツチングして幅が例えば１．２μｍで深さが例え
ば４μｍのトレンチ８を形成する。
次に、第１図（ｃ）に示すように、例えば熱酸化により
トレンチ８内の基板１を酸化して膜厚が例えば１０００
人のシリコン酸化膜９を形成した後、例えばＲＩＥによ
り絶縁膜６をエツチング除去する。次いで、例えばＣＶ
Ｄ法により開口部７及びトレンチ８からなる溝を覆うよ
うにポリＳｔを堆積して膜厚が例えば２．０１１ｍのポ
リシリコン膜１０ａを形成し、例えばＲＩＥにより開口
部７及びトレンチ８からなる溝内に埋め込むようにポリ
シリコン膜１０ａをエッチバックした後、例えばＣＶＤ
法により更に全面にポリＳｉを堆積して膜厚が例えば５
０００人のポリシリコン膜１０ｂを形成し、例えばＲＩ
Ｈによりポリシリコン膜１０ｂをポリシリコン膜１０ａ
及びフィールド酸化膜５上でバッドとして適宜残るよう
に選択的にエツチングする。
トレンチ８内の基板１を酸化して膜厚が例えば１０００
人のシリコン酸化膜９を形成した後、例えばＲＩＥによ
り絶縁膜６をエツチング除去する。次いで、例えばＣＶ
Ｄ法により開口部７及びトレンチ８からなる溝を覆うよ
うにポリＳｔを堆積して膜厚が例えば２．０１１ｍのポ
リシリコン膜１０ａを形成し、例えばＲＩＥにより開口
部７及びトレンチ８からなる溝内に埋め込むようにポリ
シリコン膜１０ａをエッチバックした後、例えばＣＶＤ
法により更に全面にポリＳｉを堆積して膜厚が例えば５
０００人のポリシリコン膜１０ｂを形成し、例えばＲＩ
Ｈによりポリシリコン膜１０ｂをポリシリコン膜１０ａ
及びフィールド酸化膜５上でバッドとして適宜残るよう
に選択的にエツチングする。
次に、第１図（ｄ）に示すように、例えば熱酸化により
ポリシリコン膜１０ｂの表面部分を酸化して膜厚が例え
ば２０００人のシリコン酸化膜１１を形成する。この時
、フィールド酸化膜５とシリコン酸化膜１１間に段差部
１２が生じる。
ポリシリコン膜１０ｂの表面部分を酸化して膜厚が例え
ば２０００人のシリコン酸化膜１１を形成する。この時
、フィールド酸化膜５とシリコン酸化膜１１間に段差部
１２が生じる。
次に、第１図（ｅ）に示すように、例えばウェットエツ
チングによりシリコン窒化膜３及びシリコン酸化膜２を
除去し、例えば熱酸化により基板１を酸化して膜厚が例
えば３００人のゲート酸化膜１３を形成し、例えばＣＶ
Ｄ法により全面にポリＳｉを膜厚が例えば４０００人の
ポリシリコン膜１４を形成する０次いで、レジストを全
面に塗布し、露光・現像によりレジストをパターニング
してゲート酸化膜１３に対応するポリシリコン膜１４上
にゲート電極形成用のレジストマスク１５ａを形成する
とともに、シリコン酸化膜１１段差部１２に対応するポ
リシリコン膜を覆うようにレジストマスク１５ｂを形成
する。なお、ここでのレジストマスク１５ｂはシリコン
酸化膜１１上に対応するポリシリコン膜１４も覆ってい
る。
チングによりシリコン窒化膜３及びシリコン酸化膜２を
除去し、例えば熱酸化により基板１を酸化して膜厚が例
えば３００人のゲート酸化膜１３を形成し、例えばＣＶ
Ｄ法により全面にポリＳｉを膜厚が例えば４０００人の
ポリシリコン膜１４を形成する０次いで、レジストを全
面に塗布し、露光・現像によりレジストをパターニング
してゲート酸化膜１３に対応するポリシリコン膜１４上
にゲート電極形成用のレジストマスク１５ａを形成する
とともに、シリコン酸化膜１１段差部１２に対応するポ
リシリコン膜を覆うようにレジストマスク１５ｂを形成
する。なお、ここでのレジストマスク１５ｂはシリコン
酸化膜１１上に対応するポリシリコン膜１４も覆ってい
る。
次に、第１図（ｅ）に示すようにＲＩＥによりレジスト
マスク１５ａ、１５ｂをマスクとしてポリシリコン膜１
４をドライエツチングしてゲート電極１４ａを形成する
とともに、シリコン酸化膜１１段差部１２にポリシリコ
ン膜１４を残す。
マスク１５ａ、１５ｂをマスクとしてポリシリコン膜１
４をドライエツチングしてゲート電極１４ａを形成する
とともに、シリコン酸化膜１１段差部１２にポリシリコ
ン膜１４を残す。
そして、ソース／ドレイン拡散層、眉間絶縁膜、コンタ
クトホール及び配線層等を形成することにより半導体装
置を得ることができる。
クトホール及び配線層等を形成することにより半導体装
置を得ることができる。
すなわち、上記実施例では、ポリシリコン膜１４上にゲ
ート電極形成用のレジストマスク１５ａを形成するとと
もに、シリコン酸化膜１１段差部１２に対応するポリシ
リコン膜１４を覆うようにレジストマスク１５ｂを形成
した後、このレジストマスク１５ａ、１５ｂを用いてポ
リシリコン膜１４をドライエツチングしてゲート電極１
４ａを形成するとともに、シリコン酸化膜１１段差部１
２を覆うようにポリシリコン膜１４を残している。この
ように、ポリシリコン膜１４をドライエツチングしてゲ
ート電極１４ａを形成する際、シリコン酸化膜１１段差
部１２のポリシリコン膜１４を覆うようにレジストマス
ク１５ｂで保護しているため従来のゲート電極形成用の
レジストマスクのみでドライエツチングする場合よりも
シリコン酸化膜１１段差部１２のポリシリコン膜１４を
ドライエツチングの際のプラズマに曝されないようにす
ることができる。
ート電極形成用のレジストマスク１５ａを形成するとと
もに、シリコン酸化膜１１段差部１２に対応するポリシ
リコン膜１４を覆うようにレジストマスク１５ｂを形成
した後、このレジストマスク１５ａ、１５ｂを用いてポ
リシリコン膜１４をドライエツチングしてゲート電極１
４ａを形成するとともに、シリコン酸化膜１１段差部１
２を覆うようにポリシリコン膜１４を残している。この
ように、ポリシリコン膜１４をドライエツチングしてゲ
ート電極１４ａを形成する際、シリコン酸化膜１１段差
部１２のポリシリコン膜１４を覆うようにレジストマス
ク１５ｂで保護しているため従来のゲート電極形成用の
レジストマスクのみでドライエツチングする場合よりも
シリコン酸化膜１１段差部１２のポリシリコン膜１４を
ドライエツチングの際のプラズマに曝されないようにす
ることができる。
したがって、従来のようなシリコン酸化膜ｌ１段差部１
２にゴミの原因となるよエツチング残を残さないように
することができるとともに、レジストマスク１５ｂによ
りシリコン酸化膜１１段差部１２に残されたポリシリコ
ン膜１４は従来のような後工程でリフトオフされてゴミ
となることはないため、ゴミに起因する歩留り低下や性
能劣化を防ぐことができる。また、従来のエツチング残
を除去する工程を必要としないため、半導体装置の製造
のコストダウンを行うことができる。
２にゴミの原因となるよエツチング残を残さないように
することができるとともに、レジストマスク１５ｂによ
りシリコン酸化膜１１段差部１２に残されたポリシリコ
ン膜１４は従来のような後工程でリフトオフされてゴミ
となることはないため、ゴミに起因する歩留り低下や性
能劣化を防ぐことができる。また、従来のエツチング残
を除去する工程を必要としないため、半導体装置の製造
のコストダウンを行うことができる。
なお、上記実施例ではレジストマスク１５ｂを用いてシ
リコン酸化膜１１段差部１２及びシリコン酸化膜１１上
にポリシリコン膜１４を残す場合について説明したが、
本発明はこれに限定されるものではなく、シリコン酸化
膜１１段差部１２のみにポリシリコン膜１４を残す場合
であってもよい。以下、具体的に図面を用いて説明する
。
リコン酸化膜１１段差部１２及びシリコン酸化膜１１上
にポリシリコン膜１４を残す場合について説明したが、
本発明はこれに限定されるものではなく、シリコン酸化
膜１１段差部１２のみにポリシリコン膜１４を残す場合
であってもよい。以下、具体的に図面を用いて説明する
。
第２図は本発明に係る半導体装置の製造方法の他の実施
例を説明する図である。第２図において、第１図と同一
符号は同一または相当部分を示し、２１ａ、２１ｂはレ
ジストマスク、２２はソース／ドレイン拡散層、２３は
ＰＳＧ等からなる層間絶縁膜、２４は層間絶縁膜２３及
びシリコン酸化膜１１に形成されたコンタクトホール、
２５はＡ／２等からなる配線層である。
例を説明する図である。第２図において、第１図と同一
符号は同一または相当部分を示し、２１ａ、２１ｂはレ
ジストマスク、２２はソース／ドレイン拡散層、２３は
ＰＳＧ等からなる層間絶縁膜、２４は層間絶縁膜２３及
びシリコン酸化膜１１に形成されたコンタクトホール、
２５はＡ／２等からなる配線層である。
次に、その製造方法について説明する。
なお、ここではシリコン酸化膜２の形成からポリシリコ
ン膜１４の形成までは第１図で説明した場合と同様であ
るので省略する。
ン膜１４の形成までは第１図で説明した場合と同様であ
るので省略する。
即ち、ポリシリコン膜１４形成後、第２図（ａ）に示す
ように、レジストを全面に塗布し、露光・現像によりレ
ジストをバターニングしてゲート酸化膜１３に対応する
ポリシリコン膜１４上にゲート電極形成用のレジストマ
スク２１ａを形成するとともに、シリコン酸化膜１１段
差部１２に対応するゲートＭ化膜ｔ３上にレジストマス
ク１５ｂを形成する。
ように、レジストを全面に塗布し、露光・現像によりレ
ジストをバターニングしてゲート酸化膜１３に対応する
ポリシリコン膜１４上にゲート電極形成用のレジストマ
スク２１ａを形成するとともに、シリコン酸化膜１１段
差部１２に対応するゲートＭ化膜ｔ３上にレジストマス
ク１５ｂを形成する。
次に、第２図（ｂ）に示すように、ＲＩＥによりレジス
トマスク２１ａ、２１ｂをマスクとしてポリシリコン膜
１４をドライエツチングしてゲート電極１４ａを形成す
るとともに、シリコン酸化膜１１段差部１２にポリシリ
コン膜１４を残す。
トマスク２１ａ、２１ｂをマスクとしてポリシリコン膜
１４をドライエツチングしてゲート電極１４ａを形成す
るとともに、シリコン酸化膜１１段差部１２にポリシリ
コン膜１４を残す。
そして、ソース／ドレイン拡散Ｎ２２、ＰＳＧからなる
眉間絶縁膜２３、コンタクトホール１４及びＡ！からな
る配線層２５等を形成することにより、第２図（Ｃ）に
示すような半導体装置を得ることができる。
眉間絶縁膜２３、コンタクトホール１４及びＡ！からな
る配線層２５等を形成することにより、第２図（Ｃ）に
示すような半導体装置を得ることができる。
なお、上記各実施例ではポリシリコン膜１４をドライエ
ツチングしてゲート電極１４ａを形成する場合について
説明したが、本発明はこれに限定されるものではなく、
ポリシリコン膜１４をドライエツチングして配線層を形
成する場合であってもよい。
ツチングしてゲート電極１４ａを形成する場合について
説明したが、本発明はこれに限定されるものではなく、
ポリシリコン膜１４をドライエツチングして配線層を形
成する場合であってもよい。
第２図は他の実施例の製造方法を説明する図、第３図は
従来例のＳｏｌとトレンチ構造を用いてデジタル部とア
ナログ部を分離した構造を示す断面図、 第４図は従来例の製造方法を説明する図、第５図は従来
例の課題を説明する図である。
従来例のＳｏｌとトレンチ構造を用いてデジタル部とア
ナログ部を分離した構造を示す断面図、 第４図は従来例の製造方法を説明する図、第５図は従来
例の課題を説明する図である。
本発明によれば、全面に堆積したポリシリコン膜をドラ
イエツチングしてゲート電極を形成する際、フィールド
酸化膜上のシリコン酸化膜段差部にゴミの原因とでるエ
ツチング残を残さないようにすることができ、このエツ
チング残によるゴミに起因する歩留り低下や性能劣化を
防ぐことができ、かつ半導体装置の製造のコストダウン
を行うことができるという効果がある。
イエツチングしてゲート電極を形成する際、フィールド
酸化膜上のシリコン酸化膜段差部にゴミの原因とでるエ
ツチング残を残さないようにすることができ、このエツ
チング残によるゴミに起因する歩留り低下や性能劣化を
防ぐことができ、かつ半導体装置の製造のコストダウン
を行うことができるという効果がある。
１・・・・・・基板、
５・・・・・・フィールド酸化膜、
１０ｂ・・・・・・ポリシリコン膜、
１１・・・・・・シリコン酸化膜、
１２・・・・・・段差部、
１３・・・・・・ゲート酸化膜、
１４・・・・・・ポリシリコン膜、
１４ａ・・・・・・ゲート電極、
１５ａ、１５ｂ、２１ａ、２１ｂ・・・・・・レジスト
マスク。
マスク。
第１図は本発明に係る半導体装置の製造方法の一実施例
の製造方法を説明する図、 一実施例の製造方法を説明する図 駕 １１Ｍ ２１ａ、 ２１ｂ： レジストマスク 他の実施例の製造方法を説明する図 第２図 従来例の製造方法を説明する図 第４図 （ａ） 従来例の課題を説明する図 第５図
の製造方法を説明する図、 一実施例の製造方法を説明する図 駕 １１Ｍ ２１ａ、 ２１ｂ： レジストマスク 他の実施例の製造方法を説明する図 第２図 従来例の製造方法を説明する図 第４図 （ａ） 従来例の課題を説明する図 第５図
Claims (1)
- 【特許請求の範囲】 下地の膜（５、１３）上に段差部（１２）を有する膜（
１０ｂ、１１）を形成する工程と、 該段差部（１２）を有する膜（１０ｂ、１１）を覆うよ
うに導電性膜（１４）を形成する工程と、該導電性膜（
１４）上にゲート電極または配線層形成用の第１のマス
ク（１５ａ、２１ａ）を形成するとともに、少なくとも
該膜（１０ｂ、１１）段差部（１２）に対応する該導電
性膜（１４）上に第２のマスク（１５ｂ、２１ｂ）を形
成する工程と、該第１、第２マスクを用い、該導電性膜
（１４）をドライエッチングしてゲート電極（１４ａ）
または配線層を形成するとともに、該膜（１０ｂ、１１
）段差部（１２）に該導電性膜（１４）を残す工程と、
該第１、第２のマスクを除去する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231517A JPH0834243B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体装置の製造方法 |
| US08/026,098 US5348906A (en) | 1990-08-31 | 1993-03-04 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231517A JPH0834243B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04111445A true JPH04111445A (ja) | 1992-04-13 |
| JPH0834243B2 JPH0834243B2 (ja) | 1996-03-29 |
Family
ID=16924730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231517A Expired - Lifetime JPH0834243B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5348906A (ja) |
| JP (1) | JPH0834243B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872044A (en) * | 1994-06-15 | 1999-02-16 | Harris Corporation | Late process method for trench isolation |
| US5920108A (en) * | 1995-06-05 | 1999-07-06 | Harris Corporation | Late process method and apparatus for trench isolation |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046079A (en) * | 1993-08-18 | 2000-04-04 | United Microelectronics Corporation | Method for prevention of latch-up of CMOS devices |
| US7067406B2 (en) * | 1997-03-31 | 2006-06-27 | Intel Corporation | Thermal conducting trench in a semiconductor structure and method for forming the same |
| US6770541B1 (en) * | 2003-02-20 | 2004-08-03 | Newport Fab, Llc | Method for hard mask removal for deep trench isolation and related structure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179143A (ja) * | 1986-01-31 | 1987-08-06 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPS63158867A (ja) * | 1986-12-23 | 1988-07-01 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH02211651A (ja) * | 1989-02-10 | 1990-08-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| JPH0810755B2 (ja) * | 1986-10-22 | 1996-01-31 | 沖電気工業株式会社 | 半導体メモリの製造方法 |
| US5017506A (en) * | 1989-07-25 | 1991-05-21 | Texas Instruments Incorporated | Method for fabricating a trench DRAM |
-
1990
- 1990-08-31 JP JP2231517A patent/JPH0834243B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-04 US US08/026,098 patent/US5348906A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179143A (ja) * | 1986-01-31 | 1987-08-06 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPS63158867A (ja) * | 1986-12-23 | 1988-07-01 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH02211651A (ja) * | 1989-02-10 | 1990-08-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872044A (en) * | 1994-06-15 | 1999-02-16 | Harris Corporation | Late process method for trench isolation |
| US5920108A (en) * | 1995-06-05 | 1999-07-06 | Harris Corporation | Late process method and apparatus for trench isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834243B2 (ja) | 1996-03-29 |
| US5348906A (en) | 1994-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6579757B2 (en) | Method for fabricating semiconductor device which prevents gates of a peripheral region from being oxidized | |
| JP2934353B2 (ja) | 半導体装置およびその製造方法 | |
| US6083808A (en) | Method for forming a trench isolation in a semiconductor device | |
| US6194257B1 (en) | Fabrication method of gate electrode having dual gate insulating film | |
| US5985725A (en) | Method for manufacturing dual gate oxide layer | |
| JPH04111445A (ja) | 半導体装置の製造方法 | |
| JP2001093888A (ja) | 半導体装置の製造方法 | |
| KR100209714B1 (ko) | 반도체소자의 격리막 및 이의 형성방법 | |
| JPH05267448A (ja) | 半導体装置の素子分離方法 | |
| KR0170897B1 (ko) | 반도체 소자의 소자분리 절연막의 제조방법 | |
| CN113594085B (zh) | 半导体结构的制作方法 | |
| JPH07122518A (ja) | コンタクト電極の形成方法 | |
| JPH10144788A (ja) | 半導体装置の製造方法 | |
| JPH08330252A (ja) | 半導体装置の製造方法 | |
| KR100312983B1 (ko) | 반도체장치의소자분리막형성방법 | |
| KR980012255A (ko) | 반도체장치의 소자분리 방법 | |
| TWI237324B (en) | Shallow trench isolation and fabricating method thereof | |
| JPH09260486A (ja) | 半導体装置及びその製造方法 | |
| JPH08236608A (ja) | 半導体装置の製造方法 | |
| JPH06112193A (ja) | 半導体装置の製造方法 | |
| JPH02270324A (ja) | 半導体装置の製造方法 | |
| KR19990080467A (ko) | 반도체 소자의 트랜치 형성방법 | |
| JP2000091416A (ja) | 半導体装置の製造方法 | |
| KR19990055758A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR19990061087A (ko) | 반도체 소자의 소자분리막 형성방법 |