JPH06112193A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06112193A JPH06112193A JP26215992A JP26215992A JPH06112193A JP H06112193 A JPH06112193 A JP H06112193A JP 26215992 A JP26215992 A JP 26215992A JP 26215992 A JP26215992 A JP 26215992A JP H06112193 A JPH06112193 A JP H06112193A
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- Japan
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- wiring
- oxide film
- silicon oxide
- etching
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Abstract
(57)【要約】
【目的】 設計通りの配線を得ること。幅の広い配線を
得ること。 【構成】 半導体基板１上に配線層５を形成する工程
と、配線層５上に第１のシリコン酸化膜８を形成する工
程と、この第１のシリコン酸化膜をパタ−ニング処理し
て所定のスペ−ス部１１を形成する工程と、第１のシリ
コン酸化膜及び露出した配線層の上に第２のシリコン酸
化膜１０を形成する工程と、この第２のシリコン酸化膜
がスペ−ス部１１の内面に残るようにエッチバック処理
する工程と、前記第１及び第２のシリコン酸化膜第２の
層をマスクとして配線層をエッチング処理する工程とを
行うこと。
得ること。 【構成】 半導体基板１上に配線層５を形成する工程
と、配線層５上に第１のシリコン酸化膜８を形成する工
程と、この第１のシリコン酸化膜をパタ−ニング処理し
て所定のスペ−ス部１１を形成する工程と、第１のシリ
コン酸化膜及び露出した配線層の上に第２のシリコン酸
化膜１０を形成する工程と、この第２のシリコン酸化膜
がスペ−ス部１１の内面に残るようにエッチバック処理
する工程と、前記第１及び第２のシリコン酸化膜第２の
層をマスクとして配線層をエッチング処理する工程とを
行うこと。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に高集積化、微細化に伴う配線形成技術に関
する。
に関し、特に高集積化、微細化に伴う配線形成技術に関
する。
【０００２】
【従来の技術】半導体装置の高集積化、微細化に伴い配
線も多層構造となっており、この配線の形成方法として
例えば社団法人電子通信学会発行のＬＳＩ技術に示され
ているものがよく知られている。
線も多層構造となっており、この配線の形成方法として
例えば社団法人電子通信学会発行のＬＳＩ技術に示され
ているものがよく知られている。
【０００３】図６乃至図８はこの従来の半導体装置の製
造プロセスを示す断面図である。
造プロセスを示す断面図である。
【０００４】まず図６において、Ｐ形シリコン（Ｓｉ）
基板１上に、選択酸化（ＬＯＣＯＳ）法によってフィ−
ルド酸化膜２を形成し、更に、ＣＶＤ法によってアルミ
ニウムの配線層を形成し、リソグラフィによって第１の
金属配線３を形成する。更に、この配線３の上にシリコ
ン酸化膜４をＣＶＤにより堆積させ、この酸化膜４の上
に再びアルミニウムの配線層５を形成する。
基板１上に、選択酸化（ＬＯＣＯＳ）法によってフィ−
ルド酸化膜２を形成し、更に、ＣＶＤ法によってアルミ
ニウムの配線層を形成し、リソグラフィによって第１の
金属配線３を形成する。更に、この配線３の上にシリコ
ン酸化膜４をＣＶＤにより堆積させ、この酸化膜４の上
に再びアルミニウムの配線層５を形成する。
【０００５】次に、図７の通り、前記配線層５の上にレ
ジスト６を塗布し、これをリソグラフィによりパタ−ニ
ング処理する。
ジスト６を塗布し、これをリソグラフィによりパタ−ニ
ング処理する。
【０００６】そして、図８の通り、このレジストをマス
クとして前記配線層５をＲＩＥ法によりエッチング処理
し、第２の配線７を形成する。
クとして前記配線層５をＲＩＥ法によりエッチング処理
し、第２の配線７を形成する。
【０００７】以上の手順で半導体基板１上に第１の配線
３と第２の配線７とが形成される。
３と第２の配線７とが形成される。
【０００８】
【発明が解決しようとする課題】配線構造が多層化する
と、上部の配線ほど凹凸の激しい下地の上に形成しなけ
ればならないが、このように凹凸の激しい下地の上に配
線層を形成し、これをリソグラフィにより加工するとな
ると、次のような問題が生じる。
と、上部の配線ほど凹凸の激しい下地の上に形成しなけ
ればならないが、このように凹凸の激しい下地の上に配
線層を形成し、これをリソグラフィにより加工するとな
ると、次のような問題が生じる。
【０００９】即ち、配線層は、凹部のある所と無い所と
では前者の方が厚いので、凹部のある所の配線層をエッ
チング除去するためには、凹部の無い所の配線層をオ−
バエッチすることになる。
では前者の方が厚いので、凹部のある所の配線層をエッ
チング除去するためには、凹部の無い所の配線層をオ−
バエッチすることになる。
【００１０】従来例のようにレジストをマスクとする
と、オ−バエッチされた部分のレジストが除去され、更
にはこのレジストに覆われていた配線層もエッチング除
去されることになり、設計通りの配線を形成することが
できず、断線等の不良事故が発生する危惧がある。
と、オ−バエッチされた部分のレジストが除去され、更
にはこのレジストに覆われていた配線層もエッチング除
去されることになり、設計通りの配線を形成することが
できず、断線等の不良事故が発生する危惧がある。
【００１１】本発明は半導体装置の製造方法に関し、斯
かる問題点を解消するものである。
かる問題点を解消するものである。
【００１２】
【課題を解決するための手段】本発明における半導体装
置の製造方法は、半導体基板上に配線となる導電体層を
形成する工程と、前記導電体層上に絶縁層を形成する工
程と、この絶縁層をパタ−ニング処理する工程と、前記
絶縁層をマスクとして前記導電体層をエッチング処理す
る工程とを行うものである。
置の製造方法は、半導体基板上に配線となる導電体層を
形成する工程と、前記導電体層上に絶縁層を形成する工
程と、この絶縁層をパタ−ニング処理する工程と、前記
絶縁層をマスクとして前記導電体層をエッチング処理す
る工程とを行うものである。
【００１３】また、本発明における半導体装置の製造方
法は、半導体基板上に配線となる導電体層を形成する工
程と、前記導電体層上に絶縁物からなる第１の層を形成
する工程と、この第１の層をパタ−ニング処理して所定
のスペ−ス部を形成する工程と、前記第１の層及び露出
した導電体層の上に絶縁物からなる第２の層を形成する
工程と、この第２の層が前記スペ−ス部の内面に残るよ
うにエッチバック処理する工程と、前記第１の層及び第
２の層をマスクとして前記導電体層をエッチング処理す
る工程とを行うものである。
法は、半導体基板上に配線となる導電体層を形成する工
程と、前記導電体層上に絶縁物からなる第１の層を形成
する工程と、この第１の層をパタ−ニング処理して所定
のスペ−ス部を形成する工程と、前記第１の層及び露出
した導電体層の上に絶縁物からなる第２の層を形成する
工程と、この第２の層が前記スペ−ス部の内面に残るよ
うにエッチバック処理する工程と、前記第１の層及び第
２の層をマスクとして前記導電体層をエッチング処理す
る工程とを行うものである。
【００１４】
【作用】即ち、配線層をエッチング処理して配線として
加工する際、マスク材としてレジストの代わりにシリコ
ン酸化膜やシリコン窒化膜等の絶縁物を使用することに
より、オ−バエッチに十分耐え得る構造となる。
加工する際、マスク材としてレジストの代わりにシリコ
ン酸化膜やシリコン窒化膜等の絶縁物を使用することに
より、オ−バエッチに十分耐え得る構造となる。
【００１５】また、リソグラフィによって形成したスペ
−ス部を、エッチバック技術によりさらに縮小させた後
に、各絶縁物をマスク材として導電体層をエッチングす
ることにより、リソグラフィの限界を越えて配線間の距
離を縮め、実質的に幅の広い配線を得る。
−ス部を、エッチバック技術によりさらに縮小させた後
に、各絶縁物をマスク材として導電体層をエッチングす
ることにより、リソグラフィの限界を越えて配線間の距
離を縮め、実質的に幅の広い配線を得る。
【００１６】
【実施例】本発明の実施例を各図面に基づいて説明す
る。但し、従来技術と同様の構成には同符号を用い、説
明を省略する。図１乃至図５は本発明による半導体装置
の製造プロセスを示す断面図である。
る。但し、従来技術と同様の構成には同符号を用い、説
明を省略する。図１乃至図５は本発明による半導体装置
の製造プロセスを示す断面図である。
【００１７】まず、図１において、半導体基板１上には
従来と同様にフィ−ルド酸化膜２、第１の配線３、シリ
コン酸化膜４、配線層５が形成されている。この配線層
５の上に第１のシリコン酸化膜８をＣＶＤ法により堆積
させる。
従来と同様にフィ−ルド酸化膜２、第１の配線３、シリ
コン酸化膜４、配線層５が形成されている。この配線層
５の上に第１のシリコン酸化膜８をＣＶＤ法により堆積
させる。
【００１８】次に、図２において、前記第１のシリコン
酸化膜８の上にレジスト９を塗布した後、レジスト９を
パタ−ニング処理し、レジスト９をマスクとして第１の
シリコン酸化膜８を通常のＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりエッチング処理す
る。
酸化膜８の上にレジスト９を塗布した後、レジスト９を
パタ−ニング処理し、レジスト９をマスクとして第１の
シリコン酸化膜８を通常のＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりエッチング処理す
る。
【００１９】次に、図３において、レジスト９を除去し
た後、第１のシリコン酸化膜８及び露出した配線層５の
上にＣＶＤ法により第２のシリコン酸化膜１０を堆積さ
せる。
た後、第１のシリコン酸化膜８及び露出した配線層５の
上にＣＶＤ法により第２のシリコン酸化膜１０を堆積さ
せる。
【００２０】そして、この第２のシリコン酸化膜１０を
異方性全面エッチバック法により、第１のシリコン酸化
膜８のスペ−ス部１１を介して前記配線層５が露出する
まで除去すると、図４の通り、前記スペ−ス部１１の内
面に第２のシリコン酸化膜１０による壁面１２が形成さ
れる。即ち、スペ−ス部１１の幅が壁面１２によって狭
められる。
異方性全面エッチバック法により、第１のシリコン酸化
膜８のスペ−ス部１１を介して前記配線層５が露出する
まで除去すると、図４の通り、前記スペ−ス部１１の内
面に第２のシリコン酸化膜１０による壁面１２が形成さ
れる。即ち、スペ−ス部１１の幅が壁面１２によって狭
められる。
【００２１】最後に、図５の通り、前記第１のシリコン
酸化膜８と壁面１２（第２のシリコン酸化膜１０）をマ
スクとして、前記配線層５をＲＩＥ法によりエッチング
処理し、第２の配線１３を形成する。
酸化膜８と壁面１２（第２のシリコン酸化膜１０）をマ
スクとして、前記配線層５をＲＩＥ法によりエッチング
処理し、第２の配線１３を形成する。
【００２２】本実施例において、第２のシリコン酸化膜
１０をエッチバック処理して、第１のシリコン酸化膜８
のスペ−ス部１１の内面に壁面１２を設けるのは、この
スペ−ス部１１の幅を壁面のぶんだけ縮小させて、幅の
広い第２の配線１３を得るためである。
１０をエッチバック処理して、第１のシリコン酸化膜８
のスペ−ス部１１の内面に壁面１２を設けるのは、この
スペ−ス部１１の幅を壁面のぶんだけ縮小させて、幅の
広い第２の配線１３を得るためである。
【００２３】出願人の実験によれば、第１のシリコン酸
化膜８を６００ｎｍ堆積させ、これにリソグラフィによ
りスペ−ス部１１を形成し、更にその上に第２のシリコ
ン酸化膜１０を３００ｎｍ堆積させた後、異方性全面エ
ッチバックを行うと、スペ−ス部１１の幅がｉ線を用い
たリソグラフィの限界点（５００ｎｍ）から更に２５０
ｎｍ縮まることが確認できた。
化膜８を６００ｎｍ堆積させ、これにリソグラフィによ
りスペ−ス部１１を形成し、更にその上に第２のシリコ
ン酸化膜１０を３００ｎｍ堆積させた後、異方性全面エ
ッチバックを行うと、スペ−ス部１１の幅がｉ線を用い
たリソグラフィの限界点（５００ｎｍ）から更に２５０
ｎｍ縮まることが確認できた。
【００２４】
【発明の効果】本発明の半導体装置の製造方法にあって
は、配線層をエッチング処理して配線として加工する
際、マスク材としてレジストの代わりにシリコン酸化膜
等の絶縁物を使用するので、オ−バエッチに十分耐える
ことができ、断線等の不良事故が発生する心配がなく設
計通りの配線を形成することができる。
は、配線層をエッチング処理して配線として加工する
際、マスク材としてレジストの代わりにシリコン酸化膜
等の絶縁物を使用するので、オ−バエッチに十分耐える
ことができ、断線等の不良事故が発生する心配がなく設
計通りの配線を形成することができる。
【００２５】また、請求項２に記載の半導体装置の製造
方法にあっては、リソグラフィによって形成したスペ−
ス部を、エッチバック技術によりさらに縮小させた後
に、各絶縁物をマスク材として導電体層をエッチングす
るので、リソグラフィの限界以上に幅の広い配線を得る
ことができ、劣化、発熱等を抑制することができる。
方法にあっては、リソグラフィによって形成したスペ−
ス部を、エッチバック技術によりさらに縮小させた後
に、各絶縁物をマスク材として導電体層をエッチングす
るので、リソグラフィの限界以上に幅の広い配線を得る
ことができ、劣化、発熱等を抑制することができる。
【図１】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図２】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図３】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図４】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図５】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図６】従来例における半導体装置の製造プロセスを示
す断面図である。
す断面図である。
【図７】従来例における半導体装置の製造プロセスを示
す断面図である。
す断面図である。
【図８】従来例における半導体装置の製造プロセスを示
す断面図である。
す断面図である。
１ 半導体基板 ５ 配線層（導電体層） ８ 第１のシリコン酸化膜（絶縁層、第１の層） １０ 第２のシリコン酸化膜（第２の層） １１ スペース部 １２ 壁面
Claims (2)
- 【請求項１】 半導体基板上に配線となる導電体層を形
成する工程と、前記導電体層上に絶縁層を形成する工程
と、この絶縁層をパタ−ニング処理する工程と、前記絶
縁層をマスクとして前記導電体層をエッチング処理する
工程とを行うことを特徴とした半導体装置の製造方法。 - 【請求項２】 半導体基板上に配線となる導電体層を形
成する工程と、前記導電体層上に絶縁物からなる第１の
層を形成する工程と、この第１の層をパタ−ニング処理
して所定のスペ−ス部を形成する工程と、前記第１の層
及び露出した導電体層の上に絶縁物からなる第２の層を
形成する工程と、この第２の層が前記スペ−ス部の内面
に残るようにエッチバック処理する工程と、前記第１の
層及び第２の層をマスクとして前記導電体層をエッチン
グ処理する工程とを行うことを特徴とした半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26215992A JPH06112193A (ja) | 1992-09-30 | 1992-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26215992A JPH06112193A (ja) | 1992-09-30 | 1992-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112193A true JPH06112193A (ja) | 1994-04-22 |
Family
ID=17371886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26215992A Pending JPH06112193A (ja) | 1992-09-30 | 1992-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112193A (ja) |
-
1992
- 1992-09-30 JP JP26215992A patent/JPH06112193A/ja active Pending
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