NL8006996A - Werkwijze ter vervaardiging van een halfgeleiderinrichting. - Google Patents

Werkwijze ter vervaardiging van een halfgeleiderinrichting. Download PDF

Info

Publication number
NL8006996A
NL8006996A NL8006996A NL8006996A NL8006996A NL 8006996 A NL8006996 A NL 8006996A NL 8006996 A NL8006996 A NL 8006996A NL 8006996 A NL8006996 A NL 8006996A NL 8006996 A NL8006996 A NL 8006996A
Authority
NL
Netherlands
Prior art keywords
layer
silicon
pattern
oxide
mask
Prior art date
Application number
NL8006996A
Other languages
English (en)
Other versions
NL187328C (nl
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NLAANVRAGE8006996,A priority Critical patent/NL187328C/nl
Priority to CA000392596A priority patent/CA1176761A/en
Priority to IT25693/81A priority patent/IT1195242B/it
Priority to FR8123714A priority patent/FR2496983B1/fr
Priority to GB8138179A priority patent/GB2090062B/en
Priority to DE3150222A priority patent/DE3150222C2/de
Priority to SE8107651D priority patent/SE8107651L/xx
Priority to AT0549781A priority patent/AT387474B/de
Priority to CH8169/81A priority patent/CH657229A5/de
Priority to SE8107651A priority patent/SE458243B/sv
Priority to IE3007/81A priority patent/IE52980B1/en
Priority to AU78733/81A priority patent/AU545265B2/en
Priority to US06/333,353 priority patent/US4420872A/en
Priority to JP56209008A priority patent/JPS57133678A/ja
Publication of NL8006996A publication Critical patent/NL8006996A/nl
Application granted granted Critical
Publication of NL187328C publication Critical patent/NL187328C/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

a
Jf _ -i PHN 9922 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
"Werkwijze ter vervaardiging van een halfgeleiderinrichting".
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam van silicium bevattende tenminste een veldeffekttransistor met geïsoleerde stuur elektrode, waarbij op het oppervlak van het siliciumlichaam een si-5 liciumoxydelaag wordt aangebracht, qp welke oxydelaag een gedoteerde siliciumlaag wordt aangebracht, waarna de siliciumlaag wordt voorzien van een maskeringslaag en door etsen de maskeringslaag en de onderliggende siliciumlaag in een patroon bevattende tenminste een stuurelektrode wordt gebracht, en vervolgens in de niet onder de siliciumlaag gelegen delen 10 van het siliciumoppervlak stikstofionen worden geïmplanteerd, waarna door thermische oxydatie de blootliggende delen van het siliciunpatroon worden geoxydeerd en vervolgens in niet onder het silicium patroon gelegen delen van het siliciumoppervlak door ionenimplantatie aan- en afvoerzones worden gevormd, 15 Een werkwijze van de beschreven soort is bekend uit de ter in zage gelegde Nederlandse octrooiaanvrage No. 7902878 (PHN 9414) van Aanvraagster.
Voor het zelfregistrerend vervaardigen van veldeffekttransis-tors met geïsoleerde stuurelektrode zijn verschillende methoden ontwik-20 keld, die alle gemeenschappelijk hebben dat de stuurelektrode, al dan niet samen met het daarop aanwezige, voor de vorming van de stuurelektrode gebruikte masker, gebruikt wordt als doteringsmasker bij het doteren van de aan- en afvoerzones. De stuurelektrode bestaat daarbij meestal uit polykristallijn silicium, en om kortsluiting tussen de stuurelektrode en 25 de aan- en afvoerzones te voorkanen moet althans de rand van de stuurelektrode, bijvoorbeeld door thermische oxydatie, met een isolerende laag worden bedekt. Ondermeer om moeilijkheden bij het doteren van de aan- en afvoerzones en bij het vormen van contactvensters op deze zones te voorkomen is het daarbij gewenst, dat tijdens de thermische oxydatie van de 30 stuurelektrode de niet onder de stuurelektrode gelegen delen van het siliciumoppervlak tegen oxydatie worden beschermd.
Volgens een eerste methode, beschreven in het Nederlandse oc-trooischrift No. 161305 (PHN 6001) van Aanvraagster kan dit geschieden 8 0 06 9 9 6 * ^ PHN 9922 2 door, alvorens de stuurelektrode van polykristallijn silicium aan te brengen, het siliciumoppervlak te bedekken met een tegen oxydatie maskerende, siliciumnitride bevattende laag waarop de stuurelektrode wordt aangebracht, waarna de gehele stuurelektrode met een thermische oxydelaag 5 wordt bedekt. Een nadeel van deze methode is echter ondermeer, dat het diëléktrikum onder de stuurelektrode siliciumnitride bevat hetgeen soms aanleiding kan geven tot instabiliteiten en verdere ongewenste effekten.
Daarom is een tweede methode ontwikkeld, beschreven in de hierboven genoemde Nederlandse octrooiaanvrage No. 7902878 van Aanvraagster.
10 Daarbij wordt géén siliciumnitridelaag toegepast, doch in de voor de aan-en afvoerzones bestemde oppervlaktegebieden worden stikstofionen geïmplanteerd, waarbij de stuurelektrode tégen deze implantatie wordt gemaskeerd. Bij de daaropvolgende thermische oxydatie, waarbij de gehele stuurelektrode met een oxydelaag wordt bedekt, worden de naast de stuurelek-15 trode gelegen,met stikstof ionen geïmplanteerde delen van het siliciumoppervlak tegen oxydatie beschermd.
Voor het z elf registrerend vervaardigen van veldeffekttransis-tors met zeer geringe afmetingen in monolithische geïntegreerde schakelingen met grote pakkingsdichtheid verschaft geen van deze methoden een 20 bevredigende oplossing. In de eerste plaats moet, om niet het gevaar te lopen dat het polykristallijne silicium geheel wordt dóórgeoxydeerd, de thermische oxydatie zeer goed in de hand worden gehouden, waarbij de si-liciumlaag relatief dik moet zijn. Dergelijke dikke lagen zijn echter moeilijk reproduceerbaar zeer smal te etsen. Aan de andere kant moet het 25 oxyde op de stuurelektrode ook niet te dun zijn. Een neergeslagen polykristallijne siliciumlaag heeft namelijk een ruw oppervlak, en een daarop aangegroeide oxydelaag vertoont, als zij te dun.ig, fouten ("pin holes") waardoor kortsluiting met bijvoorbeeld een er overheen lopende metallise-ring kan ontstaan.
30 Een dikke oxydelaag op de stuurelektrode heeft echter een be langrijk nadeel. Ter bepaling van de drenpelspanning is namelijk meestal een ionenimplantatie in het kanaalgebied noodzakelijk. Bij veldeffekt-transistors met zeer geringe afmetingen zal men deze implantatie liefst zo laat mogelijk uitvoeren, cm het aantal daarop volgende verhittings-35 stappen, die een ongewenst verder diffunderen van de reeds aanwezige do-teringsatcmen tot gevolg kunnen hebben, zoveel mogelijk te beperken. Men zal daarom deze implantatie bij voorkeur na het aanhrengen van de stuurelektrode, en dóór de stuurelektrode heen doen. Bij aanwezigheid van een 8 0 069 9 6 * 4 PHN 9922 3 dikke oxydelaag op de stuur elektrode is dit echter praktisch ónmogelijk. Tenslotte kan de aanwezigheid van dikke silicium- en siliciumoxydelagen problemen opleveren met betrekking tot de "stapbedekking" door later aangebrachte verdere isolerende lagen, waardoor ondermeer een metaalspoor 5 dat de stuurelektrode of de tot het siliciumpatroon behorende intercon-nectiebanen kruist onderbroken kan worden.
De onderhavige uitvinding beoogt onder meer een werkwijze aan te geven voor het zelfregistrerend vervaardigen van een halfgeleider-inrichting met een elektrisch stabiele veldeffékttransistor met geïsoleer-10 de stuurelektrode van zeer kleine afmetingen, waarbij een goede stapbedekking wordt verkregen en in het bijzonder op de stuurelektrode dikke oxydelagen worden vermeden, terwijl ook in vergelijking met de bekende technieken een nauwkeurig uitgericht contactgatenmasker kan vervallen.
De uitvinding berust onder meer op het inzicht, dat het be-15 oogde doel kan worden bereikt door toepassing van een geschikt gekozen combinatie van stikstof implantatie en siliciumnitride als oxydatiereirmen-de faktoren.
Volgens de uitvinding is een werkwijze van de in de aanhef beschreven soort daardoor gekenmerkt, dat als maskeringslaag een silici-20 umnitride bevattende laag wordt aangebracht, die de onderliggende sili-ciumlaag tegen de genoemde thermische oxydatie maskeert.
De werkwijze volgens de uitvinding heeft belangrijke voordelen. Doordat de stuurelektrode niet in de dikterichting geoxideerd wordt kan voor de stuurelektrode en de interconnectiebanen een relatief 25 dunne siliciumlaag worden toegepast die tijdens het gehele proces haar oorspronkelijke dikte behoudt. Aangezien verder een siliciumnitridelaag ook bij kleine dikte een voldoend hoge dichtheid heeft en, zelfs indien neergeslagen op een relatief ruw oppervlak, geen fouten vertoont kan als maskering op de siliciumlaag ook een relatief dunne siliciumnitridelaag 30 worden toegepast. Hierdoor wordt de mogelijkheid geschapen cm zonder problemen een ionenimplantatie door de stuurelektrode en de zich daarop bevindende isolerende laag heen in het kanaalgebied uit te voeren ter bepaling van de drempelspanning. Daar zich onder de stuurelektrode geen siliciumnitride bevindt wordt een stabiele karakteristiek verkregen, ter-35 wijl door de relatief geringe totale dikte van de siliciumlaag en de daarop gelegen isolerende laag een goede stapbedekking door verdere isolerende lagen en door kruisende geleidersporen wordt verzekerd.
De uitvinding verschaft verder de mogelijkheid om zeer ge- 8 0 0699 6 PHN 9922 4 rlnge stikstofionenconcentxaties toe te passen. Het is aanvraagster namelijk gebleken, dat de oxydatieranmende invloed van stikstof ionen sterk afhankelijk is van de dotering van het silicium, en dat een dergelijke 15 implantatie bij een relatief lage ionendosis van bijvoorbeeld 3.10 io-2 5 nen per cm of minder op een hooggedoteerde stuurelektrode van polykris-tallijn silicium niet meer werkt. Bij zeer ondiepe aan- en afvoerzones met een diepte van bijvoorbeeld 0,3-0,5^um zijn echter hogere stikstof-ionendoses ongewenst wegens de hoge dichtheid van de daardoor ontstane kristalfouten. Bovendien zou op de stuurelektrode dan nog een verdere 10 isolerende laag moeten worden aangebracht cm contact met kruisende metaalsporen te vermijden.
Volgens een belangrijke voorkeursuitvoering wordt na de vorming van de aan- en afvoerzones over het. gehele oppervlak een verdere isolerende laag, bijvoorbeeld een pyrolithisch neergeslagen siliciumoxy-15 delaag aangebracht waarin vervolgens contactvensters geëtst worden. Aangezien de etssnelheid van siliciumoxyde en siliciumnitride bij de meeste etsprocessen sterk verschilt, zal het siliciuirpatroon op plaatsen die zich onder het nitride bevinden tegen dit etsproces worden gemaskeerd, waardoor deze maskerings- en etsstappen minder kritisch 'zijn dan wanneer 20 bijvoorbeeld het siliciuirpatroon alleen met een oxydelaag bedekt is.
Van bijzondere interesse is de uitvinding voor de vervaardiging van geïntegreerde schakelingen met complementaire veldeffekttran-sistors met geïsoleerde stuurelektrode, waarbij beide transistors omringd worden door een patroon van althans gedeeltelijk verzonken oxyde en waar-25 bij één der transistors is aangebracht in een gebied dat binnen het halfgeleider lichaam geheel cmgeven is door een substraatgebied van het tegengestelde type en daarmee een qp het verzonken oxydepatroon eindigende pn-overgang vormt. De compactheid van een dergelijke struktuur kan, behalve door de reeds genoemde maatregelen, nog belangrijk vergroot worden door 30 met boor en fosfor gedoteerde kanaalonderbrékende zones toe te passen, zoals in het volgende nog nader zal worden beschreven.
Bij voorkeur bestaat de masker ings laag op het siliciuirpatroon uit een zeer dunne thermische oxydelaag en een daarop gelegen silicium-nitridelaag.Met voordeel bedraagt daarbij de dikte van de nitridelaag ten 35 hoogste 60 nm, die van de thermische oxydelaag ten hoogste 20 nm en die van het siliciumpatroon ten hoogste 350 nm. Dergelijke dunne lagen zijn zonder veel problemen zeer smal te etsen. De uitvinding zal thans nader worden beschreven aan de hand van de tekening, waarin 80 069 9 6 # * PHN 9922 5
Fig. 1 t/m 15 schematisch in dwarsdoorsnede opeenvolgende stadia van de werkwijze ter vervaardiging van een halfgeleiderinrichting volgens de uitvinding tonen,
Figuur 16 schematisch in bovenaanzicht de voltooide inrichting toont, 5 waarbij Figuur 15 een doorsnede volgens de lijn XV-XV toont, en
Figuur 17 een detaildoorsnede volgens de lijn XVII-XVII van Figuur 16 toont.
De figuren zijn schematisch en niet qp schaal getekend. In dwarsdoorsneden 10 zijn halfgeleiderzones van hetzelfde geleidingstype in dezelfde richting gearceerd. Overeenkomstige delen hébben als regel dezelfde verwijzings-cijfers.
De figuren 1 t/m 15 tonen schematisch in dwarsdoorsnede opeenvolgende stadia van de werkwijze volgens de uitvinding. In dit voorbeeld 15 worden complementaire veldeffekttransistors met geïsoleerde stuureléktro-de vervaardigd, ofschoon de werkwijze volgens de uitvinding ook zeer geschikt is voor het vervaardigen van discrete veldeffekttransistors. Uitgegaan wordt (zie Fig_..1) van een plaatvormig siliciumlichaam 1, in dit voorbeeld een n-type siliciumplaat met een soortelijke weerstand van on- 15 3 20 geveer 4 Ohm cm (doteringsconcentratie ongeveer 1,2.10 atcmen (cm ), met een dikte van ongeveer SOO^um en met een O 00^ -georienteerd oppervlak 2. Het oppervlak wordt door thermisch oxyderen met een dunne oxyde-laag 3 (dikte ongeveer 30 nm) bedekt. Daarop wordt op op zichzelf bekende wijze uit een gasmengsel bevattend NH^ en silaan (SiH4) een ongeveer 25 120 nm dikke siliciumnitridelaag 4 neergeslagen.
Ter vorming van een oxydepatroon wordt nu de siliciumnitridelaag 4 in de gebieden waar de complementaire veldeffekttransistors moeten worden aangebracht bedekt met een fotolakmasker 5 (Fig.1).
Vervolgens worden de niet door het fotolakmasker bedekte delen 30 van de lagen 3 en 4 door etsen verwijderd. Het etsen kan op willekeurige wijze, bijvoorbeeld door middel van békende etsvloeistoffen geschieden.
Bij voorkeur echter wordt de siliciumnitridelaag 4 door etsen in een plasma verwijderd, waarna de oxydelaag 3 door etsen in een gebufferde HF-oplossing wordt verwijderd.
35 Na het verwijderen van de fotolaklaag in een zuurstofplasma worden dan ter vorming van de kanaalonderbrékende zones 7 donorionen 6 geïmplanteerd, tegen welke implantatie de lagen 3 en 4 maskeren, zie Figuur 2. Als donorionen kunnen bijvoorbeeld arseenionen gebruikt worden.
8003996 « PHN 9922 6
Bij voorkeur echter worden, in dit voorbeeld fosfor ionen geïmplanteerd, on redenen die later duidelijk zullen worden. De implantatie vindt plaats bij 12+ 2 een energie van 50 keV en een dosis van 3.10 ionen per cm .
Door thermisch oxyderen in een zuurstof-waterstof-mengsel bij 5 1150°C gedurende ongeveer 20 minuten wordt nu in de niet door het anti- oxydatiemasker (3,4) bedekte oppervlaktedelen een ten dele in het silici- umlichaam verzonken oxydelaag 8 gevormd, zie Figuur 3. Daarbij worden de kanaalonderbrékende zones 7 dieper in het lichaam gediffundeerd.
Vervolgens wordt een etsmasker 9 van fotolak gevormd, dat ter 10 plaatse van een eerste aan te brengen veldeffekttransistor het anti-oxy- datiemasker (3,4) en een dit masker angevend randdeel van het oxydepatroon vrijlaat, en worden de niet door het masker 9 bedekte delen van het oxyde- patroon 8 door etsen met een gebufferde HF-oplossing verwijderd. Dan wordt + 12 (zie Figuur 4) een boorionenimplantatie 10 (B-- , 120 keV, 4.10 ionen/ 2 15 cm ) uitgevoerd. De ionen dringen door de lagen 3 en 4 heen, doch niet in de onder het fotolakmasker 9 liggende gebieden. Deze implantatie dient tervorming van het p-type gebied of "pocket" 11, welk gebied 11, na verwijdering van het fotolakmasker 9 in een zuurstofplasma, bij 1150°C gedurende ongeveer 15 uur verder ingediffundeerd wordt. Deze diffusie vindt 20 praktisch geheel in stikstof plaats,doch begint bij 900¾ gedurende 7 minuten in zuurstof waarbij op het siliciumoppervlak een ongeveer 30 nm dikke oxydelaag 12 wordt gevormd (zie Figuur 5).
Na deze diffusiestap wordt een verdere boorimplantatie uitgevoerd ter vorming van een kanaalonderbrekende zone 13 in het gebied 11.
+ ' 13 25 vóór deze implantatie worden BF9 ionen 10 met een dosis van 3,5.10 io-2 Δ nen per cm en een energie van 65 keV gebruikt. De ionendoses voor het vormen van de kanaalonderbrekende zones 7 en 13 worden zo gekozen, dat in de voltooide inrichting de parasitaire drerpelspanning, waarbij via een geïsoleerde geleiderbaan in het daaronder liggende siliciumoppervlak 30 een inversiekanaal gevormd wordt, ongeveer 15 Volt bedraagt. De BF2+ implantatie wordt door de lagen 3,4 en 8 gemaskeerd doch dringt door de dunne oxydelaag 12 heen.
Daarna wordt door middel van een verdere oxydatie bij 1000¾ gedurende 6 uur het oxydepatroon 8 tot ongeveer 900 nm verdikt, waarbij 35 een verdere indiffusie van het gebied 11 (Figuur 6) plaatsvindt.
Zeer belangrijk is het, dat gedurende alle tot nu toe beschreven temperatuurbehandelingen de wand van het gebied 11 zich, tenminste in de nabijheid van het oppervlak, praktisch niet in zijwaartse richting 8 0 06 9 9 6 PHN 9922 7 verplaatst. Dit komt, doordat fosfor en koor in silicium bij dezelfde temperatuur praktisch dezelfde diffusiecoëfficient hebben. De zijwaartse diffusie van de aan elkaar grenzende zones 7 en 13 respèktievelijk 7 en 11 wordt daardoor in belangrijke mate gecompenseerd, en de pn-overgang 5 14 staat aan de rand van het gebied 11 praktisch loodrecht op het opper vlak. De ontrek van de "pocket" 11 blijft derhalve praktisch samenvallen met de rand van het in het fotolakmasker 9 gevormde implantatievenster.
De door het gebied 11 in beslag genomen ruimte wordt daardoor aanmerkelijk beperkt in vergelijking met bekende werkwijzen waarbij geen met boor 10 en fosfor gedoteerde aan elkaar grenzende kanaalonderbrekende zones worden toegepast.
De nitridelaag 4 wordt nu in een plasma verwijderd (zie Figuur 6) en in aansluiting daarop wordt de overblijvende oxydelaag 3 door etsen in een gebufferde HF-oplossing verwijderd. Dit laatste etsproces wordt 15 voortgezet tot ongeveer 100 nm van het oxydepatroon is afgeëtst (Figuur 7). Daardoor wordt de rand van het oxydepatroon steiler, hetgeen bij de volgende processtappen tot een betere definitie en reproduceerbaarheid — van de aan te brengen aan- en afvoerzones en tot het vermijden van kortsluitingen leidt.
20 Deze werkwijze voor het vervaardigen van het gebied 11 en van de kanaalonderbrékende zones 7 en 13 is niet alleen van belang in verband met het hier beschreven voorbeeld, doch is van voordeel in alle gevallen waarbij een dergelijke "pocket1~struktuir met kanaalonderbrekende zones wordt toegepast.
25 In de onbedekte oppervlaktedelen van het gebied 11 en van het substraatgebied 1 worden nu complementaire veldeffekttramistors met geïsoleerde stuurelektrode gevormd. Daartoe wordt eerst op deze oppervlak-tegebieden een siliciumoxydelaag 15, het "poortoxyde", gevormd door middel van thermische oxydatie, zie Figuur 8. De dikte van deze laag 15 be-30 draagt ongeveer 50 nm.
Op deze oxydelaag 15 wordt een polykristallijne gedoteerde si-liciumlaag 16 neergeslagen met behulp van algemeen gebruikelijke methoden. De siliciumlaag 16 heeft een dikte van ongeveer 300 nm. Zij wordt gedurende het aangroeien of daarna met fosfor gedoteerd tot de laagweer-35 stand ongeveer 30 Ohm per vierkant bedraagt. In dit voorbeeld wordt de dotering van de laag 16 door middel van diffusie vanuit een mengsel van EHg en zuurstof in een diffusieoven uitgevoerd. Na verwijdering van de daarbij gevormde fosforglaslaag wordt op de sterk n-type gedoteerde sili- 8006996 PHN 9922 8 ciumlaag 16 door middel van een lichte thermische oxydatie een zeer dunne oxydelaag met een dikte van ongeveer 15 nm (in de figuur niet aangegeven) gevormd/ en daarop wordt een 55 nm dikke siliciumnitridelaag neergeslagen. De siliciumnitridelaag met de daaronder liggende zeer dunne Oxydelaag 5 vormt een tegen oxydatie beschermende maskeringslaag, in de figuur met 17 aangeduid.
Op de maskeringslaag 17 wordt een fotolakmasker 18 gevormd qp die plaatsen waar uit de laag 16 een siliciumpatroon gevormd moet worden, dat wil zeggen ter plaatse van de stuurelektroden en van de geleidende 10 verbindingsbanen.
Vervolgens worden (zie Figuur 9) door etsen de maskeringslaag 17 en de daaronder liggende siliciumlaag 16 in de vorm van een patroon met stuurelektroden 16A en 16B, en verbindingsgeleiders 16C gebracht. Het etsen wordt vanwege de geringe breedte-afmetingen van het siliciumpatroon 15 bij voorkeur geheel in een; plasma uitgevoerd.
Na het verwijderen van het fotolakmasker 18 worden in de niet onder de siliciumlaag 16 liggende delen van het siliciumoppervlak stik- H- 15 stof (N,) ionen 19 geïmplanteerd, met een dosis van ongeveer 2.5.10 - 2 ionen per cm en een energie van 100 keV. Vanwege de geringe diepte van 20 de aan te brengen aan- en afvoerzones wordt de stikstofionendosis laag 15 15 2 gekozen, bij voorkeur tussen 2.10 en 3.10 ionen per cm . De anti-oxydatiewerking is dan bevredigend en de kristalschade dringt niet te diep in het silicium. De stikstof ionen dringen door de oxydelaag 15 heen in het silicium binnen.
25 Daarna wordt thermisch geoxydeerd in een zuurstofatmosfeer met ongeveer 13% waterstof, bij 1050°C gedurende ongeveer 3 uur. De met stikstof ionen geïmplanteerde s iliciumgebieden, die betrekkelijk zwak gedoteerd zijn, worden praktisch niet geoxydeerd. De niet geïmplanteerde en niet door siliciumnitride bedekte randen van het siliciumpatroon echter worden 30 door een 300 nm dikke oxydelaag 20 bedekt (zie Figuur 10).
Op het oppervlak wordt dan een niet kritisch fotolakmasker 21 aangebracht (Figuur 11) dat teraninste het gebied van de p-kanaaltransis- tor bedekt en het gebied van de aan te brengen n-kanaaltransistor vrij- 15 -2 laat. Door implanteren van arseenionen 22 (dosss 2.10 cm , energie 35 1 50 keV)worden dan de n-type aan- en afvoerzones (23,24) van de n-kanaaltransistor in het gebied 11 gevormd. Daarna wordt het masker 21 in een zuurstofplasma verwijderd en wordt (zie Figuur 12) een nieuw, niet kritisch fotolakmasker 25 aangebracht dat tenminste het gebied van de n- 8006995 * c PHN 9922 9 kanaaltransistor bedekt en het gebied van de p-kanaaltransistor vrijlaat.
4- 14 2
Door implanteren van BF2 ionen 26 (dosis 5.10 cm , energie 150 keV) worden vervolgens de aan- en afvoerzones (27,28) van de p-kanaaltransis-tor gevormd. Bij de aan- en afvoerimplantaties dienen de geoxydeerde en 5 met siliciumnitride bedekte stuurelektroden als implantatiemasker.
Wegens de geringe indringdiepte (ongeveer 0,2^um) van de geïmplanteerde aan- en afvoerzones is een afzonderlijke maskering voor de implantatie van de n-kanaal en de p-kanaaltransistors vereist.
Zonder het fotolakmasker 25 te verwijderen wordt nu ter bepa-10 ling van de dreripelspanning van de p-kanaaltransistor volgens de pijlen 26 een verdere implantatie, ditmaal van B^ ionen uitgevoerd bij een zodanige energie, bijvoorbeeld 180 keV, dat de ionen door de maskerings-laag 17 en door de stuurelektrode 16B en de oxydelaag 15 heen in het kanaalgebied dringen. Vanwege de relatief geringe dikte van de lagen 17 15 en 16 zijn daarvoor geen al te grote energieën nodig. De werkwijze volgens de uitvinding verschaft derhalve de mogelijkheid om zonder extra maske-ring en pas in een der laatste processtappen de implantatie ter vastlegging van de drarpelspanning uit te voeren.
Het fotolakmasker 25 wordt weer in een zuurstofplasma verwij-20 derd, en een nieuw fotolakmasker 29 wordt aangebracht (zie figuur 13).
Met behulp van dit masker wordt nu op de te contacteren plaatsen van het siliciumpatroon 16 de maskeringslaag 17 verwijderd, door wegetsen van de siliciumnitridelaag in een plasma en door wegetsen van de daaronder liggende 15 nm dikke oxydelaag in een gebufferde HF-qplossing. De 300 nm 25 dikke oxydelaag 20 op de rand van het siliciumpatroon 16 blijft daarbij althans ten dele behouden. Over het gehele oppervlak wordt dan, na het verwijderen van het fotolakmasker 29 in een zuurstofplasma, een verdere oxydelaag, in het voorbeeld een pyrolithisch aangébrachte oxydelaag 30 gevormd, zie Figuur 14. Daarna volgt een getter- en diffusiestap waarbij 30 gelijktijdig de geïmplanteerde zones uitgegloeid worden en de aan- en afvoerzones hun uiteindelijke dikte van ongeveer 0,5yum verkrijgen. Daartoe wordt de siliciumplaat bij een temperatuur van 1000°C in een atmosfeer van PH^, zuurstof en stikstof verhit gedurende ongeveer 30 minuten. Dan wordt (zie Figuur 14) als volgende stap een fotolakmasker 31, het 35 contactmasker, aangebracht en in de daardoor uitgespaarde contactvensters wordt de oxydelaag 30 op het oppervlak van de aan- en afvoerzones en op de te contacteren plaatsen van het siliciunpatroon 16 verwijderd, en wordt op bekende wijze, na verwijdering van het fotolakmasker 31 de 8006996 PHN 9922 10 metallisering aangebracht (Figuur 15).
De uiteindelijk verkregen struktuur is in Figuur 16 in bovenaanzicht, en in Figuur 15 in dwarsdoorsnede langs de lijn XV-XV van Figuur 16 weergegeven. In Figuur 16 zijn de ontrekken van de metallisering 5 32 door onderbroken lijnen en de ontrekken van het siliciuirpatroon 16 door getrokken lijnen aangeduid. De contactvensters zijn met diagonalen aangeduid. Zoals uit Figuur 16 blijkt zijn in de aanvoerzones 23 en 27 gebieden K1 en K2 uitgespaard waarin de "pocket" 11 respektievelijk het substraatgebied 1 aan het oppervlak komen en aldaar door de aanvoer-10 metallisering gecontacteerd worden. Met voordeel wordt een metallisering met aluminium dat 0,5% silicium bevat en met een dikte van ongeveer 1,2^um opgesputterd wordt, toegepast. De metaallaag 32 kan bijvoorbeeld door middel van een fotolakmasker en door plasma-etsen gedefinieerd worden.
In bepaalde schakelingen kan het van belang zijn dat een span-15 ningsonafhankelijke condensator voorhanden is. De werkwijze volgens de uitvinding biedt daartoe de mogelijkheid zonder dat extra processtappen nodig zijn. Wanneer bijvoorbeeld qp de geleiderbaan 16C van polykristal-lijn silicium (Figuur 14) de maskeringslaag 17 cp een bepaalde plaats niet wordt verwijderd kan de metallisering 32, in plaats van rechtstreeks op 20 het silicium, op de nitridelaag worden aangebracht. Zie Figuur 17, die een doorsnede langs de lijn XVII-XVII van Figuur 16 toont. De struktuur (16C, 17,32) vormt dan een spanningsonafhankelijke condensator met 16C en 32 als condensatorplaten en de laag 17 als diëlektricum.
Ofschoon in bovenstaand voorbeeld de vervaardiging van ccmple-25 mentaire veldeffekttransistors is beschreven, kan de werkwijze volgens de uitvinding waarbij als anti-oxydatiemiddel zowel een stikstof ionenimplantatie als maskering met siliciumnitride in geschikte combinatie worden toegepast, ook zeer interessant zijn voor het vervaardigen van inrichtingen met alleen n-kanaal Of met alleen p-kanaal transistors. Ook 30 is de uitvinding niet beperkt tot het vervaardigen van transistors van het verrij kings type. Wanneer bijvoorbeeld vóór het aanbrengen van de oxy-delaag 15 een oppervlaktékanaallaag van hetzelfde geleidingstype als de aan- ai afvoerzones in het vrij liggende siliciumoppervlak geïmplanteerd wordt, kunnen de verdere processtappen op dezelfde wijze als in het hier-35 boven gegeven voorbeeld worden uitgevoerd ter vervaardiging van een veld-eff ekttrans is tor van het verarmingstype.
De werkwijze volgens de uitvinding is in het bijzonder van belang in samenhang met de toepassing van een althans ten dele verzonken 8 0 08 9 9 8 EHN 9922 11 oxydepatroon 1 zoals aan de hand van de figuren is beschreven. Daardoor wordt een zo groot mogelijke pakkingsdichtheid verkregen. De uitvinding kan echter ook in afwezigheid van een dergelijk oxydepatroon met voordeel worden toegepast.
5 In plaats van de genoemde silieiumnitridelagen kunnen ook oxydatieverhinderende lagen gebruikt worden die niet uitsluitend uit SigN^ bestaan, zoals bijvoorbeeld siliciumoxydnitridelagen, die behalve Si^N^ ook zuurstof bevatten.
10 15 20 25 30 35 8 0 06 9 9 6

Claims (10)

1. Werkwijze voor het vervaardigen van een halfgeleider inrichting met een halfgeleiderlichaam van silicium bevattende tenminste een veldeffekttransistor met geïsoleerde stuurelektrode, waarbij op het oppervlak van het siliciumlichaam een siliciumoxydelaag wordt aangebracht, 5 op welke oxydelaag een gedoteerde siliciumlaag wordt aangebracht, waarna de siliciumlaag wordt voorzien van een maskeringslaag en door etsen de maskeringslaag en de onderliggende siliciumlaag in een patroon bevattende tenminste een stuurelektrode wordt gebracht, en vervolgens in de niet onder de siliciumlaag gelegen delen van het siliciumoppervlak stikstof-10 ionen worden geïmplanteerd, waarna door thermische oxidatie de blootliggende delen van het siliciumpatroon worden geoxydeerd en vervolgens in niet onder het siliciunpatroon gelegen delen van het siliciumoppervlak door ionenimplantatie aan- en af voer zones worden gevormd, met het kenmerk, dat als maskeringslaag een siliciumnitride bevattende laag wordt aange-15 bracht, die de onderliggende siliciumlaag tegen de genoemde thermische oxidatie maskeert.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat de maskeringslaag een op de siliciumlaag gelegen thermische oxydelaag, en een daarop gelegen siliciumnitridelaag bevat.
3. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat de maskeringslaag op een buiten de veldeffekttransistor gelegen plaats bedekt wordt met een geleidende laag, die tezamen met de onderliggende siliciumlaag de platen vormt van een spanningsonafhankelijke condensator waarvan de maskeringslaag het diëlektricum vormt.
4. Werkwijze volgens een der voorafgaande conclusies, met het kenmerk, dat ter bepaling van de drempelspanning van de veldeffekttransistor door de maskeringslaag en de stuurelektrode heen ionen in het kanaalgebied worden geïmplanteerd.
5. Werkwijze volgens conclusie 2, met het kenmerk, dat de dikte 30 van de thermische oxydelaag ten hoogste 20 nm, die van de siliciumnitridelaag ten hoogste 60 nm en die van de siliciumlaag ten hoogste 350 nm bedraagt.
6. Werkwijze volgens een der voorafgaande conclusies, met het kenmerk, dat de stikstof ionenimplantatie met een dosis van tenminste 15 2 15 2 35 2.10 ionen/cm en ten hoogste 3.10 ionen/cm wordt uitgevoerd.
7. Werkwijze volgens een der voorafgaande conclusies, met het kenmerk, dat na het vormen van de aan- en afvoerzones op het oppervlak een verdere isolerende laag wordt aangebracht waarin vervolgens contact- 8 0 06 9 9 6 V PHN 9922 13 vensters worden geëtst.
8. Werkwijze volgens conclusie 7, met het kenmerk, dat alvorens de verdete isolerende laag aan te brengen de maskeringslaag plaatselijk van het siliciumpatroon wordt verwijderd.
9. Werkwijze volgens een der voorafgaande conclusies, met het kenmerk, dat twee complanentaire veldeffekttrans is tor s met geïsoleerde stuureléktrode worden vervaardigd, waarbij rondom elk der transistors een althans ten dele verzonken oxydepatroon wordt gevormd en waarbij de eerste transistor wordt aangebracht in een substraatgebied van een eerste gelei-10 dings type, ai de tweede transistor wordt gevormd in een gebied van het tweede, tegengestelde geleidingstype dat binnen het halfgeleiderlichaam geheel door het substraatgebied is cmgeven en daarmede een op het oxydepatroon eindigende pn-overgang vormt.
10. Werkwijze volgens conclusie 9, met het kenmerk, dat uitgegaan 15 wordt van een n-type s iliciumsubstraat, dat op het oppervlak in het gebied van de te vormen veldef f ekttrans istor een anti-oxydatiemasker wordt aangebracht, dat vervolgens de niet gemaskeerde oppervlaktegebieden aan een fosfor ionenimplantatie worden blootgesteld en daarna ter vorming, van een ten dele verzonken oxydepatroon thermisch worden geoyxdeerd, dat daarna 20 een etsmasker wordt aangebracht dat ter plaatse van de eerste transistor het anti-oxydatiemasker alsmede een daaromheen liggend randgebied van het oxydepatroon vrijlaat, dat vervolgens het onbedekte deel van het oxydepatroon door etsen verwijderd wordt, en door het anti-oxydatiemasker heen en": in het niet door het etsmasker bedekte gebied een eerste boorimplan-25 tatie wordt uitgevoerd, en na verwijdering van het etsmasker de boorato-men verder ingediffundeerd worden, waarna in het niet door het anti-oxydatiemasker en het oxydepatroon bedekte gebied een tweede boorionen-implantatie met een hogere dosis en lagere energie dan de eerste boor-implantatie wordt uitgevoerd, dat dan door middel van een verdere ther-30 mische oxydatie het oxydepatroon wordt voltooid en vervolgens de onder het anti-oxydatiemasker liggende oppervlaktegebieden vrijgelegd, en in deze gebieden de veldeffekttransistors aangebracht worden. 35 8006996
NLAANVRAGE8006996,A 1980-12-23 1980-12-23 Werkwijze ter vervaardiging van een halfgeleiderinrichting. NL187328C (nl)

Priority Applications (14)

Application Number Priority Date Filing Date Title
NLAANVRAGE8006996,A NL187328C (nl) 1980-12-23 1980-12-23 Werkwijze ter vervaardiging van een halfgeleiderinrichting.
CA000392596A CA1176761A (en) 1980-12-23 1981-12-17 Method of manufacturing a semiconductor device
FR8123714A FR2496983B1 (fr) 1980-12-23 1981-12-18 Procede de fabrication par auto-alignement d'un dispositif semiconducteur comportant un igfet de dimension tres faible
GB8138179A GB2090062B (en) 1980-12-23 1981-12-18 Igfet manufacture
DE3150222A DE3150222C2 (de) 1980-12-23 1981-12-18 Verfahren zum Herstellen einer Halbleitervorrichtung
IT25693/81A IT1195242B (it) 1980-12-23 1981-12-18 Metodo di fabbricazione di un dispositivo semiconduttore
SE8107651D SE8107651L (sv) 1980-12-23 1981-12-21 Forfarande for tillverkning av en halvledaranordning
AT0549781A AT387474B (de) 1980-12-23 1981-12-21 Verfahren zur herstellung einer halbleitervorrichtung
CH8169/81A CH657229A5 (de) 1980-12-23 1981-12-21 Verfahren zum herstellen einer halbleitervorrichtung.
SE8107651A SE458243B (sv) 1980-12-23 1981-12-21 Foerfarande foer tillverkning av en halvledaranordning med en halvledarkropp av kisel
IE3007/81A IE52980B1 (en) 1980-12-23 1981-12-21 Method of manufacturing a semiconductor device
AU78733/81A AU545265B2 (en) 1980-12-23 1981-12-22 Manufacturing silicon fet
US06/333,353 US4420872A (en) 1980-12-23 1981-12-22 Method of manufacturing a semiconductor device
JP56209008A JPS57133678A (en) 1980-12-23 1981-12-23 Method of producing semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8006996 1980-12-23
NLAANVRAGE8006996,A NL187328C (nl) 1980-12-23 1980-12-23 Werkwijze ter vervaardiging van een halfgeleiderinrichting.

Publications (2)

Publication Number Publication Date
NL8006996A true NL8006996A (nl) 1982-07-16
NL187328C NL187328C (nl) 1991-08-16

Family

ID=19836365

Family Applications (1)

Application Number Title Priority Date Filing Date
NLAANVRAGE8006996,A NL187328C (nl) 1980-12-23 1980-12-23 Werkwijze ter vervaardiging van een halfgeleiderinrichting.

Country Status (12)

Country Link
US (1) US4420872A (nl)
JP (1) JPS57133678A (nl)
AU (1) AU545265B2 (nl)
CA (1) CA1176761A (nl)
CH (1) CH657229A5 (nl)
DE (1) DE3150222C2 (nl)
FR (1) FR2496983B1 (nl)
GB (1) GB2090062B (nl)
IE (1) IE52980B1 (nl)
IT (1) IT1195242B (nl)
NL (1) NL187328C (nl)
SE (2) SE8107651L (nl)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4517729A (en) * 1981-07-27 1985-05-21 American Microsystems, Incorporated Method for fabricating MOS device with self-aligned contacts
GB2117175A (en) * 1982-03-17 1983-10-05 Philips Electronic Associated Semiconductor device and method of manufacture
US4535531A (en) * 1982-03-22 1985-08-20 International Business Machines Corporation Method and resulting structure for selective multiple base width transistor structures
US4507847A (en) * 1982-06-22 1985-04-02 Ncr Corporation Method of making CMOS by twin-tub process integrated with a vertical bipolar transistor
NL8202686A (nl) * 1982-07-05 1984-02-01 Philips Nv Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze.
JPS5955054A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体装置の製造方法
JPS5972759A (ja) * 1982-10-20 1984-04-24 Toshiba Corp 半導体装置の製造方法
US4462151A (en) * 1982-12-03 1984-07-31 International Business Machines Corporation Method of making high density complementary transistors
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
US4481705A (en) * 1983-06-14 1984-11-13 Advanced Micro Devices, Inc. Process for doping field isolation regions in CMOS integrated circuits
NL188923C (nl) * 1983-07-05 1992-11-02 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
DE3402653A1 (de) * 1984-01-26 1985-08-01 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung speziell dotierter bereiche in halbleitermaterial
US4727044A (en) 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
US4567640A (en) * 1984-05-22 1986-02-04 Data General Corporation Method of fabricating high density CMOS devices
WO1986002202A1 (en) * 1984-09-28 1986-04-10 Motorola, Inc. Charge storage depletion region discharge protection
USH569H (en) 1984-09-28 1989-01-03 Motorola Inc. Charge storage depletion region discharge protection
NL8501992A (nl) * 1985-07-11 1987-02-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4713329A (en) * 1985-07-22 1987-12-15 Data General Corporation Well mask for CMOS process
FR2591800B1 (fr) * 1985-12-18 1988-09-09 Bois Daniel Procede de fabrication d'un caisson et eventuellement de zones d'isolation electriques d'un circuit integre, notamment de type mos
US4774197A (en) * 1986-06-17 1988-09-27 Advanced Micro Devices, Inc. Method of improving silicon dioxide
US4801555A (en) * 1987-01-14 1989-01-31 Motorola, Inc. Double-implant process for forming graded source/drain regions
JPS6477956A (en) * 1987-09-19 1989-03-23 Nec Corp Manufacture of complementary mos transistor
US4786609A (en) * 1987-10-05 1988-11-22 North American Philips Corporation, Signetics Division Method of fabricating field-effect transistor utilizing improved gate sidewall spacers
US4888988A (en) * 1987-12-23 1989-12-26 Siemens-Bendix Automotive Electronics L.P. Silicon based mass airflow sensor and its fabrication method
US4870745A (en) * 1987-12-23 1989-10-03 Siemens-Bendix Automotive Electronics L.P. Methods of making silicon-based sensors
US4925806A (en) * 1988-03-17 1990-05-15 Northern Telecom Limited Method for making a doped well in a semiconductor substrate
US4968641A (en) * 1989-06-22 1990-11-06 Alexander Kalnitsky Method for formation of an isolating oxide layer
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
US5532177A (en) * 1993-07-07 1996-07-02 Micron Display Technology Method for forming electron emitters
US5316965A (en) * 1993-07-29 1994-05-31 Digital Equipment Corporation Method of decreasing the field oxide etch rate in isolation technology
US5596218A (en) * 1993-10-18 1997-01-21 Digital Equipment Corporation Hot carrier-hard gate oxides by nitrogen implantation before gate oxidation
US5308787A (en) * 1993-10-22 1994-05-03 United Microelectronics Corporation Uniform field oxidation for locos isolation
US5364804A (en) * 1993-11-03 1994-11-15 Taiwan Semiconductor Manufacturing Company Nitride cap sidewall oxide protection from BOE etch
KR0138234B1 (ko) * 1994-02-24 1998-04-28 김광호 고전압 모오스 트랜지스터의 구조
KR0136935B1 (ko) * 1994-04-21 1998-04-24 문정환 메모리 소자의 제조방법
US5532175A (en) * 1995-04-17 1996-07-02 Motorola, Inc. Method of adjusting a threshold voltage for a semiconductor device fabricated on a semiconductor on insulator substrate
US6080629A (en) * 1997-04-21 2000-06-27 Advanced Micro Devices, Inc. Ion implantation into a gate electrode layer using an implant profile displacement layer
US5885877A (en) * 1997-04-21 1999-03-23 Advanced Micro Devices, Inc. Composite gate electrode incorporating dopant diffusion-retarding barrier layer adjacent to underlying gate dielectric
US5907777A (en) * 1997-07-31 1999-05-25 International Business Machines Corporation Method for forming field effect transistors having different threshold voltages and devices formed thereby
US6121124A (en) * 1998-06-18 2000-09-19 Lucent Technologies Inc. Process for fabricating integrated circuits with dual gate devices therein
US6380055B2 (en) 1998-10-22 2002-04-30 Advanced Micro Devices, Inc. Dopant diffusion-retarding barrier region formed within polysilicon gate layer
US6724053B1 (en) 2000-02-23 2004-04-20 International Business Machines Corporation PMOSFET device with localized nitrogen sidewall implantation
US6521469B1 (en) 2000-09-25 2003-02-18 International Business Machines Corporation Line monitoring of negative bias temperature instabilities by hole injection methods
KR20030038725A (ko) * 2001-07-03 2003-05-16 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 상이한 두께의 게이트 산화물을 갖는 ｍｏｓ 트랜지스터를구비한 반도체 디바이스의 제조 방법
JP2015118974A (ja) * 2013-12-17 2015-06-25 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL161305C (nl) * 1971-11-20 1980-01-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderin- richting.
US3999213A (en) * 1972-04-14 1976-12-21 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
US3966501A (en) * 1973-03-23 1976-06-29 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor devices
DE2438256A1 (de) * 1974-08-08 1976-02-19 Siemens Ag Verfahren zum herstellen einer monolithischen halbleiterverbundanordnung
JPS5197385A (en) * 1975-02-21 1976-08-26 Handotaisochino seizohoho
JPS51126077A (en) * 1975-04-25 1976-11-02 Hitachi Ltd Manufacturing method of semi-conductor equpment
NL7506594A (nl) * 1975-06-04 1976-12-07 Philips Nv Werkwijze voor het vervaardigen van een halfge- leiderinrichting en halfgeleiderinrichting ver- vaardigd met behulp van de werkwijze.
JPS5293278A (en) * 1976-01-30 1977-08-05 Matsushita Electronics Corp Manufacture for mos type semiconductor intergrated circuit
US4183040A (en) * 1976-02-09 1980-01-08 International Business Machines Corporation MOS RAM with implant forming peripheral depletion MOSFET channels and capacitor bottom electrodes
NL7604986A (nl) * 1976-05-11 1977-11-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting, en inrichting vervaardigd door toe- passing van de werkwijze.
JPS5327375A (en) * 1976-08-26 1978-03-14 Fujitsu Ltd Production of semiconductor device
US4221045A (en) * 1978-06-06 1980-09-09 Rockwell International Corporation Self-aligned contacts in an ion implanted VLSI circuit
JPS5529116A (en) * 1978-08-23 1980-03-01 Hitachi Ltd Manufacture of complementary misic
NL7902878A (nl) * 1979-04-12 1980-10-14 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting.
US4266985A (en) * 1979-05-18 1981-05-12 Fujitsu Limited Process for producing a semiconductor device including an ion implantation step in combination with direct thermal nitridation of the silicon substrate

Also Published As

Publication number Publication date
CH657229A5 (de) 1986-08-15
IE52980B1 (en) 1988-04-27
IE813007L (en) 1982-06-23
IT1195242B (it) 1988-10-12
SE458243B (sv) 1989-03-06
FR2496983A1 (fr) 1982-06-25
GB2090062A (en) 1982-06-30
JPS57133678A (en) 1982-08-18
FR2496983B1 (fr) 1987-10-09
GB2090062B (en) 1985-02-13
JPS6151435B2 (nl) 1986-11-08
US4420872A (en) 1983-12-20
DE3150222A1 (de) 1982-08-19
NL187328C (nl) 1991-08-16
AU545265B2 (en) 1985-07-04
CA1176761A (en) 1984-10-23
AU7873381A (en) 1982-07-01
IT8125693A0 (it) 1981-12-18
DE3150222C2 (de) 1986-02-06
SE8107651L (sv) 1982-06-24

Similar Documents

Publication Publication Date Title
NL8006996A (nl) Werkwijze ter vervaardiging van een halfgeleiderinrichting.
EP0031020B1 (en) Dmos field effect transistor device and fabrication process
US3936858A (en) MOS transistor structure
US4268321A (en) Method of fabricating a semiconductor device having channel stoppers
US4314857A (en) Method of making integrated CMOS and CTD by selective implantation
US4373253A (en) Integrated CMOS process with JFET
US5472888A (en) Depletion mode power MOSFET with refractory gate and method of making same
US5004701A (en) Method of forming isolation region in integrated circuit semiconductor device
US4453305A (en) Method for producing a MISFET
US4170492A (en) Method of selective oxidation in manufacture of semiconductor devices
US4045250A (en) Method of making a semiconductor device
EP0111099A1 (en) A method of making complementary metal oxide semiconductor structures
US4318216A (en) Extended drain self-aligned silicon gate MOSFET
US4574465A (en) Differing field oxide thicknesses in dynamic memory device
US4716451A (en) Semiconductor device with internal gettering region
US4717689A (en) Method of forming semimicron grooves in semiconductor material
US4358889A (en) Process for making a late programming enhanced contact ROM
US5225357A (en) Low P+ contact resistance formation by double implant
US4294002A (en) Making a short-channel FET
US4296426A (en) Process for producing an MOS-transistor and a transistor produced by this process
US4505022A (en) Junction vertical field effect transistor and process for the production thereof
JPS63281465A (ja) 電界効果トランジスタ及びその中間体の製造方法
EP0111098B1 (en) Method of making complementary metal oxide semiconductor structures
US4883543A (en) Shielding for implant in manufacture of dynamic memory
US5780347A (en) Method of forming polysilicon local interconnects

Legal Events

Date Code Title Description
A1B A search report has been drawn up
A85 Still pending on 85-01-01
BC A request for examination has been filed