DE1590220A1 - Halbleiterwiderstand und Verfahren zu dessen Herstellung - Google Patents

Halbleiterwiderstand und Verfahren zu dessen Herstellung

Info

Publication number
DE1590220A1
DE1590220A1 DE19661590220 DE1590220A DE1590220A1 DE 1590220 A1 DE1590220 A1 DE 1590220A1 DE 19661590220 DE19661590220 DE 19661590220 DE 1590220 A DE1590220 A DE 1590220A DE 1590220 A1 DE1590220 A1 DE 1590220A1
Authority
DE
Germany
Prior art keywords
block
layer
resistor
diffusion
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19661590220
Other languages
English (en)
Inventor
Kurt Huebner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre Electronique Horloger SA
Original Assignee
Centre Electronique Horloger SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre Electronique Horloger SA filed Critical Centre Electronique Horloger SA
Publication of DE1590220A1 publication Critical patent/DE1590220A1/de
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/8605Resistors with PN junctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/761PN junctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/037Diffusion-deposition
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/049Equivalence and options
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/05Etch and refill
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/051Etching
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/085Isolated-integrated

Description

Patentanwalt Angele genheit 64/35·
DipL-lng. G. SCHLIEBS · *. fiß
1 DARMST A D T "2t * 0»
Ludwig-Büehner-Straße 14 .
Centre Electroniaue Horloger S.A., Neuenburg (Schweiz)
Halbleiterwiderstand und Verfahren zu dessen Herstellung
Die vorliegende Erfindung betrifft einen Halbleiterwiderstand und ein Verfahren zu dessen Herstellung.
Bs sind bereits solche Widerstände bekannt, die entweder durch Monodiffusion oder Doppeldiffusion hergestellt sein können·
Diese Widerstände weisen eine grosse parasitäre Kapazität auf. Dag wichtigste Ziel der Erfindung 1st die Schaffung
eines ¥iderstandes mit kleiner parasitärer Kapazität, welcher mit grosser Genauigkeit in einer Reihe bis zu mehreren MOhm hergestellt werden kann.
Der Halbleiterwiderstand gemäss der Erfindung ist dadurch gekennzeichnet, dass eine Schicht aus Halbleitermaterial vorgesehen ist, welches die gleiche leitfähigkeit in der ganzen Schicht aufweist, und dass diese Schicht von einem Block, der ihr Träger ist, durch eine dielektrische Schicht isoliert ist, welche mit der Schicht aus Halbleitermaterial in Berührung ist.
Die Pig« 1 bis 6 der Zeichnung zeigen bekannte Halbleiterwiderstände, während die Fig. 7 bis 18 drei Ausführungsbeispiele des erfindungsgemässen Widerstandes und Verfahrens darstellen.
Fig. 1 zeigt einen Schnitt gemäss Linie 1-1 in Fig. eines bekannten, durch Monodiffusion hergestellten Widerstandes„ Figo 2 ist eine Draufsicht auf diesen Widerstand.
Fig. 3 ist ein Schnitt gemäss Linie 3-3 der Figo 4 eines bekannten, durch Doppeldiffusion hergestellten Widerstandes.
Fig. 4 zeigt eine Draufsicht auf diesen Widerstand.
Fig. 5 ist eine schematische Schnittansicht eines Körpers mit isolierten Abteilen, der eine integrierte Schaltung bildet, wobei die bekannte Technik mit Isolation durch P-N-Uebergang gezeigt ist.
GÖ9819/03Ö4
Figo 6 zeigt eine analoge Ansicht, wobei eine andere bekannte Technik dargestellt ist, mit Isolation durch Quarzwände.
Fig. 7 Ms 11 zeigen Schnittansichten, die verschiedene Etappen einer ersten Ausführungsform des Verfahrens zur Herstellung ein~s una"b~.%igigen Widerstandes darstellen, wobei Figo 11 ein Schnitt gemäss Linie 11-11 der Pig« 12 ist.
Fig«. 12 Ist eine Draufsicht auf einen Widerstand, der gemäss dieser ersten Ausführungsform des Verfahrens hergestellt wurde.
Figo 13 bis 17 sind Schnittansichten, die die verschiedenen Etappen einer zweiten Ausführungsform des Verfahrens zur Herstellung eines Widerstandes einer integrierten Schaltung zeigen, wobei Figo 17 einen Schnitt gemäss Linie 17-17 der Figo 18 darstellt« ■
Fig» 18 ist eine Draufsicht auf einen Block, der eine integrierte Schaltung bildet und der den genannten Widerstand aufweist.
Fig«, 1 ist ein Schnitt durch einen nach einem bekannten Verfahren hergestellten Halbleiterwiderstand gemäss Linie 1-1 der Fig« 2, wobei Figo 2 eine Draufsicht auf diesen Widerstand zeigt«, Dieser Widerstand weist beispielsweise einen SiIi- -.umblock 1 des N-Typs aufe In diesen Block wurde eine schien-
009819/0904
genförmige Region 2 des P-Typs diffundiert» Der entstandene PN-Uebergang isoliert die Region 2 von der Region 1. lieber die Kontakte 3 an den Enden der Region 2 kann ein Strom längs der Region 2 fliessene Auf Grund des spezifischen Widerstandes der Region 2, deren Querschnitt und Länge ist der Wert des Widerstandes bestimmt. Der so erhaltene Widerstand stellt am Ort des. Uebergangs eine im Vergleich zur Kapazität gewöhnlicher Widerstände erhöhte parasitäre Kapazität dar, und er weist einen Wert zwischen einigen Ohm und 40 kOhm auf für ein Verhältnis zwischen Länge zu Breite der Schlange von 200} die Genauigkeit wird im übrigen durch die Diffusionstechnik bestimmt.
Pig· 3 zeigt einen Schnitt nach Linie 3-3 der Pige 4 und stellt einen nach einem bekannten Doppeldiffusionsverfahren hergestellten Halbleiterwiderstand dar, wobei Pig. 4 eine Draufsicht auf diesen Widerstand zeigt.
Die Ziffern la, 2a und Ja bezeichnen die gleichen Regionen wie die Ziffern I1 2 und 3 in den Pige 1 und 2. Auf den grössten Teil der Region 2 wurde eine Region 4 des Ιίί-Typs diffundiert, wobei N angibt, dass die Dotierung höher ist als für Ν. Diese Region 4 bewirkt eine Verminderung des Querschnitts der Region 2a und damit eine Erhöhung des Widerstandes derselben. Jedoch nimmt auch die Fläche des PN-Uebergangs zu, web eine beträchtliche Erhöhung der parasitären Kapazität zur Folge hat·
009819/0904
Die in den Pig» 1 bis 4 gezeigten Elemente stellen ■unabhängige Widerstände darβ In den Fig» 5 und 6 sind voneinander isolierte Regionen gezeigt, die bereit sind, die Diffusionsbeständteile aufzunehmen, die eine bekannte integrierte Schaltung bilden, von der mindestens eine Region einen Widerstand enthält *
Die in der Fig* 5 dargestellte integrierte Schaltung enthält zwei Regionen 5 des U-Typs, welche den Blöcken 1 in Fig« 1 bis 4 entsprechen und die voneinander durch PN-Uebergange isoliert sind, wotei das Ganze in einem Siliziumblook 6 angeordnet ist. Die Regionen 9 werden durch stark dotierte Regionen gebildet, die einen extrem kleinen spezifischen Widerstand aufweisen. Sie werden mittels Diffusionstechnik erhalten und dienen zum Verkleinern des Seitenwiderstandea in den isolierten Regionen 5. In mindestens eine dieser Regionen 5 vurde ein Widerstand diffundiert, während in die andere eine Diode, ein Translator etc. diffundiert werden kann und zwar gemäss den obenerwähnten bekannten Verfahren. Diese verschiedenen Elemente, deren Anzahl im Gegensatz zu dem in Flg. 5 gezeigten Beispiel offensichtlich grosser ale zwei sein kann, sind voneinander durch Uebergänge isoliert, können jedooh an ihrer Oberfläche mittels aufgedampften Metallbändern gemäss einem bekannten Verfahren verbunden sein. Der Nachteil der so hergestellten inte-
009819/0904
grierten Schaltungen ist die Isolation mittels PN-Uebergängen, die von einer grossen parasitären Kapazität zwischen den derart isolierten Elementen begleitet ist.
Die Figo 6 veranschaulicht ein bekanntes Verfahren zum Verbessern der Technologie der Isolation. Dieses Verfahren besteht darin, dass im Falle der Fig. 5 die isolierenden Uebergänge durch Quarzschichten 7 ersetzt sind, die zwischen den isolierten Regionen 5a und dem Rest des Trägers 6a angeordnet sind (entsprechend 5 und 6 in Fig, 5). Die Quarzsehicht 7a kann entweder auf der Oberfläche an des? mit den Pfeilen 8 bezeichneten Stelle endigen, oder sie kann fortlaufend sein und bei 7b die Isolationsschichten mehrerer isolierter Regionen 5 verbinden, wie in Fig. 6 mit gestrichelten linien angedeutet ist.
Bs ist selbstverständlich, dass in diesen Beispielen die N-Regionen durch P-Region«n und umgekehrt ersetzt werden können.
Fig. 7 ztigt einen Block U aus Silizium des N-Type, nachdem dit Regionen 12 und 14 entsprechend den Regionen 2a. und 4 dtr Fig. 4 hergestellt worden sind· Die Oberfläche wird dann mit einem elektrolytischen Bad in Berührung gebracht, indem ein· Spannung zwischen der inneren Oberfläche 10 des Blocks 11 und. einer in das Bad eingeführten Elektrode angelegt wird· Die re-
009819/0904
sultierende elektrochemische Reaktion dieses Arbeitsganges entfernt nur das N-Typ-Silizium, weil der PN-Uebergang im umgekehrten Sinn polarisiert ist. Die Reaktion erfordert die Anwesenheit von löchern, die in der Region 14- des N -Typs sehr selten vorkommen. Sie müssen daher mittels Bestrahlung geschaffen werden* Dies erLoht di-~ Leekströme quer durch den Uebergang mit dem Resultat, dass die Schicht 12 des P-Typs ebenfalls ' leicht angegriffen wird« In der Praxis ergibt sich indessen ein Verhältnis deSs Angriffs grades, das höher ist als 10 :** 1. Auf diese Weise erhält man die in Fig. 8 dargestellte Struktur.
Dann wird die Oberfläche der Struktur gemäss Fig. 8 wie in Figo 9 bei 15 gezeigt oxydiert, und in der Folge wird eine dicke polykristallin Siliziumschicht aufgetragen. Diese Arbeitsgänge sind bekannt. Dann entfernt man den ganzen N-Typ-Block lla, indem die innere Fläche zuerst geschliffen und dann poliert wird.
Dann erhält man die in Fig. 10 dargestellte Struktur. TJm sicher zu sein, dass alles H-Typ-Material entfernt worden ist, kann diese Arbeit fortgesetzt werden, bis der ganze Teil 12 der Oxydschicht 15, d.h. der Quarzschicht, entfernt worden ist, wie in Fig. 11 gezeigt» Dann wird die P-Typ-Schicht zum Herstellen der Zontakte 13a metallisiert. Dann wird sie passiv-"-"t, indem sie in bekannter Weise durch eine Oxydschicht ab-
009819/0904
gedeckt wird, worauf lediglich die so erhaltene Struktur abgetrennt werden muss, um die Widerstände zu bilden,, Der erhaltene Widerstand ist in Fig„ 12 dargestellt, die eine Ansicht von unten zeigt und dem linken Teil der Fig« Il entspricht.
Die Fig. 13 bis 18 zeigen eine Ausführungsform des Verfahrens, bei dem der Widerstand in einer integrierten Schaltung gebildet ist0 Im linken Teil dieser Figuren sind die verschiedenen Etappen gezeigt, die das Entstehen eines Widerstandes festhalten und im rechten Teil die entsprechenden Etappen, die die Bildung einer durch Quarzschichten isolierten N-Region darstellen, wie in Fig« 6 gezeigte
Die Fig» 13 zeigt einen Siliziumbloek 21 (in diesem Beispiel aus K-Typ), in welchen eine Region 22 in Form einer geraden Linie oder einer Schlange diffundiert wurde, die einen Widerstand in der integrierten Schaltung darstellt. Dieser Arbeitsgang, dessen Einzelheiten nicht gezeigt sind, wird nach bekannter Art mit Hilfe von Planarverfahren durchgeführte Nachher wird eine N-Typ-Region 24 auf die ganze Oberfläche des Blocks 21 diffundiert. Das Ziel dieser Diffusion ist:
1) Verkleinern des Querschnitts der Region 22 zum Vergrössern ihres Widerstandes wie bei der Ausführungsform gemäss Fig. 7 bis 12;
2) die Schicht 24 dient zur Schaffung einer Region hoher leit-
009819/0904
fähigkeit wie die Region 9 in FIg0 6;
3) die Region 24 dient zur Schaffung der gleichen Konzentration von Verunreinigungen auf der ganzen Fläche der Platte, wodurch später jede Stelle befähigt ist, elektrochemisch mit der gleichen Geschwindigkeit angegriffen zu werden.
Nachdem die Schicht 24 aufgetragen ist, wird die gesamte Oberfläche oxydiert wie bei 23 in Fig„ 13 dargestellt. Dann wird dieses Oxyd durch bekannte photolithographische Methoden in den Regionen 25, wo man einen Widerstand bilden will, · oder in den Regionen 26, wo man eine Isolation haben will, entfernt. So erhält man die in Fig* 14 dargestellte Struktur.
Dann wird ein Kontakt hergestellt mit der Innenfläche 20 des Blocks 21, und man taucht ihn in ein elektrolytisches Bad, wo er über die Oxydmaske 23 angegriffen wird. Dieser Arbeitsgang entfernt praktisch nur das N-Typ-Material» Pig. 15 zeigt die so erhaltene Struktur, links ist das P-Typ-Material, daa den Widerstand bilden soll, unversehrt geblieben und alles N-Typ-Material, das ihn oben und seitlich umgibt, wurde entfernt. Rechts, wo man eine Isolationswand aus Quarz wünscht, wurde im N-Typ-Material ein Loch gebildet. Im Hinblick darauf, dass die Schicht 24 auf der ganzen Oberfläche aufgetragen wurde, sind die Angriff sgeschwindigkeiten links und rechts praktisch identisch.
000.8197 090
Nachher wird die Oxydschicht 23 entfernt und das Ganze wird mit einer neuen Oxydschicht 27 bedeckt« Dann trägt man ein dickes, polykristallines Siliziumdepot 28 auf* So erhält man die in Figo 16 dargestellte Struktur,,
Dann wird die innere Fläche geschliffen und poliert, wobei wenn nötig ein elektrochemisches Polieren angewendet werden kann, was uns die in Figo 17 gezeigte Struktur ergibt,, Die Fig. 18 ist eine Uhtenansicht der in Figo 17 dargestellten Struktur. Diese beiden Fig. zeigen die definitive Struktur mit dem Widerstand 22 links, einer Isolierregion 21 rechts und teilweise gezeigt zwei Isolierregionen an den Enden. Diese Isolierregionen bestehen aus einer stark IT -dotierten Schicht, welche mit einer N-Schicht bedeckt ist. Sie sind bereit, um gemäss der Planartechnik diffundiert zu werden, wie zum Herstellen von Transistoren, Dioden etco
Bs sind mehrere Varianten möglich:
In Fig. 13 kann man die Schicht 24 in zwei Etappen diffundieren, eine tiefe in der Region 25 und eine weniger tiefe, die den Rest der Oberfläche bedeckt. Auf diese Weise kann unabhängig voneinander die Dicke des Widerstandes 22 und die Dicke der Schicht 24 in den Isolierregionen angepasst werden.
Eine Variante der in Fig. 17 dargestellten Struktur wird erhalten, indem mehr geschliffen und poliert wird, derart,
009319/0904
däss'die Quarzschieht 27 an der Oberfläche entfernt wird, wie bereits bei Fig. 11 angegeben. Die Dicke der Schicht 27 kann zehn oder mehr mal dünner sein als.jene der Widerstandsregion 22, was den Querschnitt nicht wesentlich ändert, jedoch den Widerstand der He£ .on 2?
Die Vorteile der gemäss dem Verfahren nach der Erfindung hergestellten Widerstände sind die folgenden:
a) Widerstand gemäss Figo 11:
Dieser Widerstand ist nicht durch einen PU-Uebergang isoliert, jedoch durch Quarzschiehten, was die parasitäre Kapazität sowie die ieckströme quer durch die Isolation der üebergange wesentlich reduziert. Daher ist der Widerstand äquivalent zu einem Widerstand, der durch Ablage einer dünnen Schicht auf Quarzsubstrat hergestellt wurde, jedoch hat er den Vorteil, dass er eine "vollkommen ebene Oberfläche aufweist, was günstig ist für weitere planartechnische Arbeiten, und dass er aus monokri— stallinem Material besteht. Dieser letzte Punkt erhöht die Reproduzierbarkeit, well der Widerstand der Schichten, die in polykristalliner Form aufgetragen sind, von der G-rösse der Kristalle abhängt, die schwer zu kontrollieren ist.
b) Widerstand gemäss Fig. 17:
Dieser Widerstand kann in einer integrierten Schaltung xni'u :. ;olation '-arch Quarzschiehten vorgesehen sein, und die oben-
BAD-ÖG9819/09Ö4
159022p
erwähnten Vorteile voll "beibehalten« Die Oberfläche erleichtert die Ausführung der übrigen notwendigen Operationen zur Herstellung von Transistoren, Dioden etc. in den Isolierregionen und vor allem die notwendige Metallisierung, um die Elemente miteinander zu verbinden,,
In den beschriebenen Beispielen wird das Abtragen auf elektrochemischem Weg bewerkstelligt. Dem Fachmann ist sofort klar, dass auch ein chemisches Abtragen möglich ist unter Berücksichtigung des bekannten Umstandes, dass das chemische Abtragen es nicht ermöglicht, wie das elektrochemische Abtragen, dass das η und ρ Material differenziert abgetragen werden kann,, Im weiteren ist es nicht unerlässlich, dass die Isolation durch eine Quarzschicht gebildet wird, und dass ein anderes Dielektrikum vorgesehen wird. Die Ausführungsmöglichkeiten der Erfindung können daher wie folgt zusammengefasst werden:
Elektrochemisches
Abtragen
Chemisches
Abtragen
Isolation mit
Quarz oder
anderem Di
elektrikum
a) Individueller
Widerstand
b) Integrierte
Schaltung
a) Individueller
Widerstand
b) Integrierte
Schaltung
009819/0904

Claims (13)

■' ' - 13 ANSPRÜCHE
1) Halbleiterwiderstand, dadurch gekennzeichnet, dass eine Schicht aus Halbleitermaterial vorgesehen ist, das die gleiche Leitfähigkeit in der ganzen Schicht aufweist, welche Schicht von einem Block, der ihr Träger ist, durch eine dielektrische Schicht isoliert ist, die mit der Schicht aus Halbleitermaterial in Berührung steht,
2) Widerstand nach Anspruch 1, dadurch gekennzeichnet, dass das Dielektrikum aus Quarz besteht.
3) Widerstand nach Anspruch 1, dadurch gekennzeichnet, dass er seitlich vom Block isoliert ist und durch seine dem Block benachbarte Fläche, und dass die gegenüberliegende Pia"ehe geöffnet ist.
4) Widerstand nach Anspruch 1, dadurch gekennzeichnet, dass der genannte Block zu einer Integrierten Schaltung gehört.
5) Widerstand nach Anspruch 3, dadurch gekennzeichnet, dass er schlangenförmig ausgebildet',ist»
6) Widerstand nach Ansprächen 2 bis 5,
7) Verfahren zur Hersteilung des Wideretandes nach,"" Anspruch 1, bei welchem in einem BlöcTc mindesten» «ine Diffusion durchgeführt ist, die vom entgegengesetzten leitf8higkeitstyp wie der Block ist, dadurch gekennzeichnet, daee »im
Erhöhen des so gebildeten Widerstandes ein chemisches oder elektrochemisches Abtragen des Oberflächenteils dieses Widerstandes durchgeführt wird.
8) Verfahren nach Anspruch 7, bei welchem die erste Diffusion von einer zweiten Diffusion gefolgt wird, die vom gleichen Leitfähigkeitstyp ist, wie im Block, woraus ein Verkleinern des Querschnittes des Widerstandes resultiert, in dem eine erste Diffusion durchgeführt worden ist, dadurch gekennzeichnet, dass durch das erwähnte Abtragen alles Material entfernt wird, das die zweite Diffusion erhalten hat und das die Region bedeckt, die die erste Diffusion erhalten hat, so dass die parasitäre Kapazität des Widerstandes verkleinert wird.
9) Verfahren nach Ansprüchen 7 und 8, dadurch gekennv zeichnet, dass das erwähnte Abtragen auf elektrochemischem Weg durchgeführt wird, um auch das Material des Blocks zu entfernen, das die Region seitlich umgibt, die die erste Diffusion erhalten hat, so dass die parasitäre Kapazität des Widerstandes verkleinert wird.
10) Verfahren nach Anspruch 7, 8 oder 9, dadurch gekenn zeichnet, dass nachher die Region, die die erste Diffusion erhalten hat, mit einer Isolierschicht bedeckt wird, dass diese Schicht durch eine zweite Schicht aus einem anderen Material verstärkt wird, und dass nachher alias Material des Blocks en'iP^ fernt wird, das noch den ursprünglichen leitfahigkeitstyp aufweist·
0Q9819/ÖIG4
11) Verfahren nach Anspruch. 10, dadurch gekennzeichnet > dass der Block aus Silizium, die Isolierschicht aus Quarz und die zweite Schicht aus polykristallinen! Silizium besteht.
12) Verfahren nach Anspruch 7, "bei welchem der Widerstand in einer integrierten Schaltung angeordnet wird, dadurch gekennzeichnet, dass die erste Diffusion lediglich in dem Teil der Fläche des Blocks durchgeführt wird, die den Widerstand bilden soll, dass diese !Fläche, mit einer Oxydschicht bedeckt wird, dass dieses Oxyd photolithographisch aus dem Teil der Fläche des Blocks entfernt wird, der den Widerstand bilden soll sowie aus den Teilen der genannten Fläche, die die IsolationswSnde zwischen den Halbleiterelementen der integrierten Schaltung bilden sollen, dass die so behandelte Fläche chemisch oder 'elektrochemisch abgetragen wird, um das Blockmaterial an den Stellen zu entfernen, wo das Oxyd entfernt worden ist, dass die genannte Fläche mit einer Isolierschicht bedeckt wird, dass diese Schicht durch eine zweite Schicht aus einem anderen Material verstärkt wird, und dass dann die entgegengesetzte Fläche des Blocks geschliffen und poliert wird, so dass im Hinblick auf die Teile, wo das Oxyd photolithographisch entfernt worden ist, alles Material des Blocks, das noch den ursprünglichen Leitfähigkeitstyp aufweist, entfernt wird.
13) Verfahren nach Ansprüchen 7, 8, 9 und 12.
009619/0904
L e e r s e i t
DE19661590220 1965-04-07 1966-04-04 Halbleiterwiderstand und Verfahren zu dessen Herstellung Pending DE1590220A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CH488065A CH439499A (fr) 1965-04-07 1965-04-07 Résistance semiconductrice et procédé pour sa fabrication

Publications (1)

Publication Number Publication Date
DE1590220A1 true DE1590220A1 (de) 1970-05-06

Family

ID=4284146

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19661590220 Pending DE1590220A1 (de) 1965-04-07 1966-04-04 Halbleiterwiderstand und Verfahren zu dessen Herstellung

Country Status (4)

Country Link
US (1) US3453498A (de)
CH (1) CH439499A (de)
DE (1) DE1590220A1 (de)
FR (1) FR1473788A (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3619739A (en) * 1969-01-16 1971-11-09 Signetics Corp Bulk resistor and integrated circuit using the same
US3818583A (en) * 1970-07-08 1974-06-25 Signetics Corp Method for fabricating semiconductor structure having complementary devices
US3667009A (en) * 1970-12-28 1972-05-30 Motorola Inc Complementary metal oxide semiconductor gate protection diode
US3798753A (en) * 1971-11-12 1974-03-26 Signetics Corp Method for making bulk resistor and integrated circuit using the same
NL7310279A (de) * 1972-07-31 1974-02-04
US3936789A (en) * 1974-06-03 1976-02-03 Texas Instruments Incorporated Spreading resistance thermistor
US4085382A (en) * 1976-11-22 1978-04-18 Linear Technology Inc. Class B amplifier
GB2060252B (en) * 1979-09-17 1984-02-22 Nippon Telegraph & Telephone Mutually isolated complementary semiconductor elements
JPS5864044A (ja) * 1981-10-14 1983-04-16 Toshiba Corp 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB732437A (en) * 1951-10-03 1955-06-22 Technograph Printed Circuits L Electric circuit components
US3290753A (en) * 1963-08-19 1966-12-13 Bell Telephone Labor Inc Method of making semiconductor integrated circuit elements
US3337780A (en) * 1964-05-21 1967-08-22 Bell & Howell Co Resistance oriented semiconductor strain gage with barrier isolated element
US3312879A (en) * 1964-07-29 1967-04-04 North American Aviation Inc Semiconductor structure including opposite conductivity segments
US3361936A (en) * 1966-09-29 1968-01-02 Zd Elektroizmeriteljnykh Pribo Printed circuit block of series-connected electric resistors

Also Published As

Publication number Publication date
FR1473788A (fr) 1967-03-17
US3453498A (en) 1969-07-01
CH439499A (fr) 1967-07-15

Similar Documents

Publication Publication Date Title
DE2737073C3 (de) Verfahren zum Herstellen eines Isolierschicht-Feldeffekttransistors für eine Ein-Transistor-Speicherzelle
DE2032315C3 (de) Halbleiteranordnung mit emittergekoppelten inversen Transistoren sowie Verfahren zu ihrer Herstellung
DE3241184C2 (de) Leistungs-MOS-FET
DE2911132A1 (de) Verfahren zur bildung einer kontaktzone zwischen schichten aus polysilizium
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE2932043C2 (de) Feldgesteuerter Thyristor und Verfahren zu seiner Herstellung
DE3124633C2 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE2523307C2 (de) Halbleiterbauelement
DE19501557A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE1564129A1 (de) Feldeffekttransistor
DE2454705A1 (de) Ladungskopplungsanordnung
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE2645014C3 (de) Verfahren zur Herstellung einer integrierten MOS-Schaltungsstrukrur mit doppelten Schichten aus polykristallinem Silizium auf einem Silizium-Substrat
EP2107615A2 (de) Solarzelle und Verfahren zur Herstellung einer Solarzelle
DE1590220A1 (de) Halbleiterwiderstand und Verfahren zu dessen Herstellung
DE2743299A1 (de) Ladungskopplungsanordnung
DE1539090B1 (de) Integrierte Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE1958542A1 (de) Halbleitervorrichtung
DE2329570C3 (de)
DE4441901C2 (de) MOSFET auf SOI-Substrat und Verfahren zu dessen Herstellung
DE19525576B4 (de) Verfahren zur Herstellung eines Dünnfilmtransistors
DE2236510B2 (de) Monolithisch integrierbare Speicherzelle
DE2738049A1 (de) Integrierte halbleiterschaltungsanordnung
DE1910297A1 (de) Feldeffekttransistor mit isoliertem Gate und Verfahren zu dessen Herstellung