JPH03138938A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH03138938A
JPH03138938A JP1274971A JP27497189A JPH03138938A JP H03138938 A JPH03138938 A JP H03138938A JP 1274971 A JP1274971 A JP 1274971A JP 27497189 A JP27497189 A JP 27497189A JP H03138938 A JPH03138938 A JP H03138938A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばリングラフィ技術に係わるものであ
り、特に、０．２μｍ以下の微細な開孔パターン（抜き
パターン）の形成に使用される半導体装置の製造方法に
関する。
（従来の技術） ０．２μｍ以下の微細な開孔パターンを形成する方法と
しては、主にＥＢ（エレクトロンｅビーム）描画が使用
されている。特に、レジストととしてＰＭＭＡ　（ポリ
メチルメタアクリレート）などの高解像度ポジレジスト
を使用してバターニングしている。
この他の方法としては、複数のレジストを使用する多層
レジスト法、イメージ・リバーサル処理と多層レジスト
とを併用した方法などが試みられている。イメージ・リ
バーサル処理と多層レジストを併用した方法の一例は、
例えば５ＰＩＥＶｏ　１．７７３　（１９８７）ｐ、６
１〜６７に開示されている （発明が解決しようとする課題） ところで、上記ＰＭＭＡなどの高解像度レジストを使用
した場合、レジストの改良、および薄膜化により、０．
１μｍ乃至０．０５μｍレベルの解像が可能となってい
る。しかし、ＰＭＭＡ自体、耐ＲＩＥ（リアクティブ・
イオン・エツチング）、耐熱性が悪く、パターン転写時
のエツチング等の工程で加工条件が厳しく制限されてし
まう。
しかも、このレジストは低感度であるたメ、描画時間が
長く、現像も細かい条件設定が必要であり、スルーブツ
トが悪いものであった。
また、多層レジストプロセスの場合、工程数が単層プロ
セスに対して増えるとともに、上層レジストの寸法を確
認することができても、下層レジストの＝Ｊ゛法および
形状は、断面をチエツクしないと確認できないものであ
った。
さらに、形成した開孔パターンの寸法のチエツクは、Ｓ
ＥＭ（走査型電子顕微鏡）によって測定されるが、ＰＭ
ＭＡおよび多層レジストとも、ウェハを破壊しなければ
断面をチエツクすることができないものであった。
また、ＳＭＥを使用した非破壊による寸法測定の場合、
現状の装置では０．２μｍレベルが限界であり、測定中
に周囲のレジストがチャージアップを起こし、測定不可
能となることがあった。
この発明は、上記ＰＭＭＡ、多層レジスト法が有する課
題を解決するものであり、その目的とするところは、レ
ジストパターンの寸法チエツクを容易、Ｒつ正確に行う
ことが可能であるとともに、描画時間を短縮することが
可能な半導体装置の製造方法を提供しようとするもので
ある。
［発明の構成］ （課題を解決するための手段） この発明は、上記課題を解決するため、半導体基板上に
第１の絶縁層を形成する工程と、前記第１の絶縁層上に
電子ビームに感応するレジストを形成する工程と、パタ
ーンを電子ビームで照射する工程と、現像液により不必
要なエリアのレジストを除去し、レジストの残しパター
ンを形成する工程と、前記第１の絶縁層の全面上に第２
の絶縁層を形成する工程と、前記レジストの残しパター
ンを除去することにより、前記第２の絶縁層に開孔パタ
ーンを形成する工程と、前記第２の絶縁層をマスクとし
て、第１の絶縁層をエツチングすることにより、前記半
導体基板上に開孔パターンを形成する工程とを設けてい
る。
（作用） すなわち、この発明は、半導体基板上に第１の絶縁層を
形成し、この第１の絶縁層にネガレジストを使用して残
しパターン形成する。この残しパターンおよび第１の絶
縁層の全面上に第２の絶縁層を設けた後、ネガレジスト
を除去し、第２の絶縁層に開孔パターンを形成する。こ
の第２の絶縁層に形成された開孔パターンをマスクとし
て第１の絶縁層をエツチングすることにより、第１の絶
８層に開孔パターンを形成する。
このように基板上に微細な開孔パターンを形成する際、
基板上にレジストの残しパターンを形成しているため、
この残しパターンを測定することにより、パターンの寸
法を容易に１ｌ）Ｊ定することができ、しかも、ネガレ
ジストを使用しているため、ＳＥＭによる測定において
もレジストがダメージを受けることが少なく、パターン
の寸法を正確に測定することができるものである。
また、ネガレジストを使用することにより、描画時間を
短縮することができるものである。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。
第１図（ａ）において、基板１はＧａＡｓ基板もしくは
ＧａＡｓ上にＡｌ−ＧａＡｓなどをエピタキシャル成長
させたものである。この基板１上に、例えばＳＬ、Ｎ４
からなる第１の絶縁層２を５００〜１０００人デポジシ
ョンする。
次に、ＥＢ用のネガレジスト３、例えば５ＡＬ６０１（
シブレー社製）を０．５μｍ厚で塗布し、予め定められ
たパターンをＥＢ露光装置により描画する。この描画パ
ターンは本来形成するパターンとは反転している。この
後、現像処理により、同図（ｂ）に示すごとく、幅０．
１μｍの残しパターンを形成し、ボストベークを行う。
次に、同図（Ｃ）に示すごとく、低温デポジションが可
能なスパッタ法により、例えば５ｔＯ２からなる第２の
絶縁層４を、第１の絶縁層２およびレジスト３の全面に
５００〜１０００人デポジションする。この後、アセト
ンまたは通常のレジスト剥離液を使用して、同図（ｄ）
に示すごとく、レジスト３による残しパターンおよびこ
のパターン上の５ｉｎ２を除去する。
次に、ＣＤＥ　（ケミカルドライエツチング）を使用し
、ＣＦ４＋０□ガスにより、第２の絶縁層４をマスクと
して、第２の絶縁層２（ＳｉｉＮ４）をドライエツチン
グし開孔パターンを形成する。
そして、最後に、同図（ｅ）に示すごとく、上記形成し
た開孔パターンに電極メタル５を形成することにより、
ＧａＡｓ−ＦＥＴ、ＨＥＭＴ等のゲート電極を形成した
。
次に、この発明の第２の実施例について説明する。
この実施例は、上記第１の絶縁層２として、ＳｔＯ，を
使用し、第２の絶縁層４として、Ｓｉ、Ｎ、を使用し、
さらに、レジスト剥離方法としてＲＩＥを使用したもの
であり、工程ロ体は第１図と同様である。
すなわち、ＧａＡｓ基板１上に第１の絶縁層２としての
ＳｉＱ、を５００〜１０００人デボジシ弓ンする。次に
、ネガレジスト３を塗布し、このネガレジストに０．１
μｍの残しパターンを形成する。さらに、スパッタ法に
より、第２の絶縁層４としてのＳｉ３Ｎ４を全面に５０
０〜１０００人デポジションし、アセトンまたは通常の
レジスト剥離液によって、レジストおよび不要なＳｉ３
Ｎ、を除去する。
次に、ＲＩＥを使用し、ＣＦ４＋Ｈ，ガスによって第１
の絶縁層１をドライエツチングし、０゜１μｍの開孔パ
ターンを形成する。
０．１μｍの開孔パターンを形成する条件として、ＥＢ
の照射条件は、５０ＫｅＶの加速電圧を使用した。この
場合、ドーズ量０．４ｎｃ／ｃｍにて垂直なプロファイ
ルが得られた。
上記実施例によれば、ネガレジスト３を使用して０．１
μｍの残しパターンを形成し、測長ＳＭＥ、断面ＳＭＥ
写真によってそれぞれ寸法をチエツクしたところ、５万
倍程度で０．００５〜０．０１μｍ程度の誤差しか生じ
なかった。
また、レジストによって残しパターンを形成しているた
め、ウェハを破壊することなく、レジストのプロファイ
ルがテーパ状となっているか垂直かを容易に確認するこ
とができ、且つ、レジストパターンの寸法チエツクを従
来に比べて容品に行うことができるものである。
しかも、ネガレジスト３を使用しているため、ＳＥＭに
よる１ｌ）Ｊ窓中にレジストによる残しパターンがダメ
ージを受けることが少ないため、残しパターンの寸法を
正確にｎ１定することができるものである。
さらに、低感度のポジレジストに代えてネガレジストを
使用しているため、ポジレジストの場合に比べて描画時
間を１／３〜１１５に短縮することが可能である。
また、ポジレジストを使用した場合、５ｉ０２などをレ
ジストマスクとしてエツチングした後、直ぐにリフトオ
フ法で電極メタルを形成し、この後、レジスト除去、お
よび洗浄処理を行っていた。
このため、電極へのダメージが大きいとともに、電極の
汚染等が問題となっていたが、この実施例では、パター
ン形成後、電極を形成するため、レジスト等の有機物が
残留し難く、電極に与える悪影響が少ないものである。
なお、上記実施例では、半導体基板としてＧａＡｓを使
用したが、これに限定されるものではなく、シリコン等
を使用することも可能である。
その他、この発明の要旨を変えない範囲において種々変
形実施可能なことは勿論である。
［発明の効果〕 以上、詳述したようにこの発明によれば、基板上に微細
な開孔パターンを形成する際、基板上に開孔パターンと
対応するレジストの残しパターンを形成しているため、
この残しパターンを測定することにより、パターンの寸
法を容易に＋１−１定することができ、しかも、ネガレ
ジストを使用しているため描画時間が短＜、ＳＥＭによ
る測定においてもレジストがダメージを受けることがな
く、パターンの寸法を正確に測定することが可能な半導
体装置の製造方法を提供できる。
【図面の簡単な説明】
第１図（ａ）乃至（ｅ）はこの発明の一実施例を示す側
断面図である。 １・・・半導体基板、２．４・・・第１、第２の絶縁層
、３・・・ネガレジスト、５・・・電極メタル。

Claims (5)

    【特許請求の範囲】
  1. （１）半導体基板上に第１の絶縁層を形成する工程と、 前記第１の絶縁層上に電子ビームに感応するレジストを
    形成する工程と、 パターンを電子ビームで照射する工程と、 現像液により不必要なエリアのレジストを除去し、レジ
    ストの残しパターンを形成する工程と、前記第１の絶縁
    層の全面上に第２の絶縁層を形成する工程と、 前記レジストの残しパターンを除去することにより、前
    記第２の絶縁層に開孔パターンを形成する工程と、 前記第２の絶縁層をマスクとして、第１の絶縁層をエッ
    チングすることにより、前記半導体基板上に開孔パター
    ンを形成する工程と、 を具備したことを特徴とする半導体装置の製造方法。
  2. （２）前記レジストはネガ型であることを特徴とする請
    求項１記載の半導体装置の製造方法。
  3. （３）前記半導体基板は、ＧａＡｓによって形成されて
    いることを特徴とする請求項１記載の半導体装置の製造
    方法。
  4. （４）前記半導体基板に形成する第１、第２の絶縁層は
    少なくともＳｉＯＮ、Ｓｉ＿３Ｎ＿４、ＳｉＯ＿２のい
    ずれかによって形成されることを特徴とする請求項１記
    載の半導体装置の製造方法。
  5. （５）前記第１、第２の絶縁層はそれぞれ ５００〜１０００Åの厚さに形成されることを特徴とす
    る請求項１記載の半導体装置の製造方法。
JP1274971A 1989-10-24 1989-10-24 半導体装置の製造方法 Pending JPH03138938A (ja)

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